芯片JTAG测试结构以及芯片的制作方法

本实用新型涉及JTAG测试，尤其是涉及一种芯片JTAG测试结构以及芯片。

背景技术：

JTAG(Joint Test Action Group；联合测试工作组)是一种国际标准测试协议，主要用于芯片内部测试。JTAG接口通常需要5线：TDI，TDO，TMS，TCK，TRST，各线定义如下：

TDI(Test Data Input)：TDI是数据输入的接口。所有要输入到特定寄存器的数据都是通过TDI接口一位一位串行输入的(由TCK驱动)。

TDO(Test Data Output)：TDO是数据输出的接口。所有要从特定的寄存器中输出的数据都是通过TDO接口一位一位串行输出的(由TCK驱动)。

TMS(Test Mode Selection)：TMS信号用来控制TAP(测试访问端口)状态机的转换。通过TMS信号，可以控制TAP在不同的状态间相互转换。

TCK(Test Clock Input)：TCK为TAP的操作提供了一个独立的、基本的时钟信号，TAP的所有操作都是通过这个时钟信号来驱动的。

TRST(Test Reset Input)：TRST可以用来对TAP控制器进行复位(初始化)。因为通过TMS也可以对TAP控制器进行复位(初始化)，所以有四线JTAG与五线JTAG之分。

图1示出已知的芯片JTAG测试结构，参考图1所示，测试结构需要5个管脚。但是对于管脚比较少的芯片来说，整个芯片可用于测试的管脚不到5个，甚至是更少就很难实现有JTAG接口来实现对芯片内部的测试。因此，现有的方案只适用于可用的测试管脚大于等于5个的芯片。这样严重影响了JTAG接口的使用范围。

技术实现要素：

本实用新型所要解决的技术问题是提供一种芯片JTAG测试结构以及芯片，能够在不到5个管脚的芯片内进行JTAG测试。

本实用新型为解决上述技术问题而采用的技术方案是提出一种芯片JTAG测试结构，包括曼彻斯特解码器和译码器，该曼彻斯特解码器具有输入端、时钟输出端和数据输出端，该译码器具有时钟输入端、数据输入端以及一组JTAG测试端子、该曼彻斯特解码器的该输入端连接芯片的输入管脚，该时钟输出端连接该译码器的时钟输入端，该数据输出端连接该译码器的数据输入端。

在本实用新型的一实施例中，该组JTAG测试端子包括TDI端、TMS端、TCK端和TRST端。

在本实用新型的一实施例中，该译码器包括：级联的多级移位寄存器，各级移位寄存器连接该时钟输入端和该数据输入端；比较单元，具有命令输入端、第一输出端、第二输出端和第三输出端，该命令输入端连接各级移位寄存器的输出端，该比较单元比较来自该命令输入端的数据与三个预设的命令，以从该第一输出端、该第二输出端和该第三输出端分别输出比较结果信号；多路选择单元，具有数据输入端、时钟输入端、第一选择端、第二选择端、第三选择端、第一JTAG测试端、第二JTAG测试端、第三JTAG测试端和第四JTAG测试端，该多路选择单元的数据输入端连接该译码器的数据输入端，该多路选择单元的第一选择端、第二选择端、第三选择端分别连接该比较单元的该第一输出端、该第二输出端和该第三输出端，该多路选择单元根据该第一输出端、该第二输出端和该第三输出端的比较结果信号决定将该数据输入端的数据分配给该第一JTAG测试端、该第二JTAG测试端和该第三JTAG测试端的其中之一，且将该时钟输入端的时钟传输给该第四JTAG测试端。

在本实用新型的一实施例中，第一JTAG测试端为TDI端、第二JTAG测试端TMS端、第三JTAG测试端为TRST端，该第四JTAG测试端为TCK端。

本实用新型提出一种芯片，包括如上所述的芯片JTAG测试结构。

本实用新型通过曼彻斯特码的方式和控制命令的方式实现了等效的JTAG(5线)方案。降低了JTAG对芯片管脚数的要求，扩大了它的应用范围，给少管脚芯片JTAG测试带来可能。

附图说明

为让本实用新型的上述目的、特征和优点能更明显易懂，以下结合附图对本实用新型的具体实施方式作详细说明，其中：

图1是已知的芯片JTAG测试结构。

图2是本实用新型一实施例的芯片JTAG测试结构。

图3是曼彻斯特编码示意图。

图4是曼彻斯特解码示意图。

图5是本实用新型一实施例的译码器结构示意图。

具体实施方式

图2是本实用新型一实施例的芯片JTAG测试结构。参考图2所示，本实施例的一种芯片JTAG测试结构20，包括曼彻斯特解码器21和译码器22。曼彻斯特解码器21具有输入端21a、数据输出端21b和时钟输出端21c。译码器22具有数据输入端22a、时钟输入端22b、一组JTAG测试端子22c、22d、22e和22f。曼彻斯特解码器21的输入端21a连接芯片的输入管脚Input，时钟输出端21c连接译码器22的时钟输入端22b，数据输出端21b连接译码器22的数据输入端22a。

如图2所示，JTAG测试端子包括TDI端、TMS端、TCK端和TRST端，这些端子都连接到TAP控制器23。TAP控制器23另有TDO端，其连接芯片的输出管脚Output。

在本实施例中，用曼彻施特编码的方式实现一根线同时传输时钟(clock)和数据(data)，输入到芯片的Input管脚。图3是曼彻斯特编码示意图。参考图3所示，曼彻斯特编码用上升沿表示“1”，用下降沿表示“0”。

相应地，在曼彻斯特解码器21提取出数据(Data)和时钟(clock)信号。图3是曼彻施特解码器解码出的时钟和数据结果。

曼彻施特解码器解码的结果进一步通过核对命令的方式来实现把数据(Data)信号分别送给TMS,TDI,TRST。

例如：命令A(命令＝aaaaaaaa)把数据(Data)送给TDI，clock送给TCK，但TMS和TRST都为“0”。

命令B(命令＝bbbbbbbb)把数据(Data)送给TMS，clock送给TCK，但TDI和TRST都为“0”。

命令C(命令＝cccccccc)把数据(Data)送给TRST，clock送给TCK，但TDI和TMS都为“0”。

图5是本实用新型一实施例的译码器结构示意图。参考图5所示，译码器22包括级联的多级移位寄存器52a-52h、比较单元54和多路选择单元56。这里移位寄存器的级数与命令的宽度一致，可以是8个(对应8bit宽度命令)，也是少于或多于8个。各级移位寄存器52a-52h的输入端D和时钟端分别连接译码器22的数据输入端22a和时钟输入端22b。比较单元54具有命令输入端54a、第一输出端54b、第二输出端54c和第三输出端54d，命令输入端54a连接各级移位寄存器52a-52h的输出端Q。在此，比较单元54比较来自命令输入端54a的数据与三个预设的命令，以从第一输出端54b、第二输出端54c和第三输出端54d分别输出比较结果信号。例如当比较后发现数据为预设的命令A时，第一输出端54b输出的比较结果信号为高电平，否则第一输出端54b输出的比较结果信号为低电平。类似地，当比较后发现数据为预设的命令B时，第二输出端54c输出的比较结果信号为高电平，否则第二输出端54c输出的比较结果信号为低电平。当比较后发现数据为预设的命令C时，第三输出端54d输出的比较结果信号为高电平，否则第三输出端54d输出的比较结果信号为低电平。

多路选择单元56具有数据输入端、时钟输入端、第一选择端、第二选择端、第三选择端、第一JTAG测试端、第二JTAG测试端、第三JTAG测试端和第四JTAG测试端。多路选择单元56的数据输入端连接译码器22的数据输入端以输入数据Data。多路选择单元56的第一选择端、第二选择端、第三选择端分别连接比较单元54的该第一输出端54b、第二输出端54c和第三输出端54d。多路选择单元56根据第一输出端54b、第二输出端54c和第三输出端54d的比较结果信号决定将数据输入端的数据Data分配给第一JTAG测试端TDI、第二JTAG测试端TMS和第三JTAG测试端TRST的其中之一，且将时钟输入端的时钟Clock传输给第四JTAG测试端TCK。

本实用新型上述实施例的芯片JTAG测试结构应用在芯片中，通过曼彻斯特码的方式和控制命令的方式实现了等效的JTAG(5线)方案。降低了JTAG 对芯片管脚数的要求，扩大了它的应用范围，给少管脚芯片JTAG测试带来可能。

虽然本实用新型已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本实用新型，在没有脱离本实用新型精神的情况下还可作出各种等效的变化或替换，因此，只要在本实用新型的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。