带隙基准源电路及其基极电流补偿电路的制作方法
【专利摘要】本发明针对双三极管PN结串联结构的带隙基准源公开了一种基极电流补偿电路，包括镜像待补偿支路电流的第一电流镜，接收镜像的支路电流以采样待补偿三极管的基极电流的采样三极管，以及镜像基极电流并输出给待补偿支路的第二电流镜。保证了补偿的精确性的同时，有效消除基极电流导致的基准电压温度系数较大的现象。本发明还公开了包含上述基极电流补偿电路的带隙基准源电路，能在降低运算放大器失调电压的影响的同时也消除了基极电流导致的基准电压温度系数较大的现象。
【专利说明】带隙基准源电路及其基极电流补偿电路
【技术领域】
[0001] 本申请涉及集成电路，特别涉及在集成电路中使用的电压基准源。
【背景技术】
[0002] 电压基准源作为一个独立的功能模块被广泛地应用于模拟及数模混合集成电路 中，其性能决定了整个芯片的可靠性。电压基准源的电路结构有很多，带隙基准源应用广 泛。
[0003] 传统的带隙基准源由于基极电流的存在，将会影响H级管的集电极的电流密度， 不能保证运算放大器输入端的两个支路上H级管集电极电流的一致性，从而导致了较大的 基准电压温漂系数，需要进行基极电流补偿。例如：申请号为201010127309. 9,名为《自适 应基极电流补偿曲率校正的带隙基准源》的发明专利申请，公开了包含"自适应基极电流补 偿电路"的带隙基准源，针对一条支路只有一个H极管的情况进行补偿。但是该种带隙基准 结构运算放大器失调电压对输出电压产生的误差比较大，失调电压本身随温度变化，因此 增大了输出电压温度系数。
[0004] 通常，利用两个PN结串联的结构降低运放的输入失调电压影响，即；运算放大器 输入端的支路上通过两个PNPH级管串联，一个PNPH极管的基极相连到另外一个PNPH 级管的发射极。采用H级管基极-发射极的负温度系数的结电压与它们具有正温度系数的 基极-发射极电压差进行相加得到与温度无关的基准电压。目P;通过采用两个具有相反温 度系数的量W适当的权重相加，得到零温度系数的输出结果。如图1所示，常规的带隙基准 源包括共源共栅电流镜（M0S管M3、M6，Ml、M7，M2、M8，M9、M4，M33、M34)、运算放大器A1、H 极管Q1、Q2、Q3、Q4、Q7W及电阻R1、R2组成。H极管的特性相同，且H极管Q1、Q2及Q7的 发射结面积为Q3、Q4的1/n。
[0005] 负温度系数的推导过程如下：
[0006]PNPH极管的发射极与基极的电压VBE为：
[0007] 画￡ =VTM!:.黄 (1 )
[000引VT表示具有正温度系数的热电压（VT=kT/q，k为玻尔兹曼常量，q为电子电荷），1C表示集电极电流，IS表示饱和电流。
[0009] 假设1C保持不变，VBE对温度T求导数：
[0010] 竺=E玄 空巡 (2) 浸7 7
[0011]Eg= 1. 12eV是娃的带隙能量，m^-1.5。
[001引公式（2)给出了给定温度T下基极-发射极电压的温度系数。
[0013] 正温度系数电压产生推导为：
[0014]
【权利要求】
1. 一种带隙基准源用基极电流补偿电路，连接所述带隙基准源中待补偿三极管所在的 支路，所述带隙基准源的运算放大器的输入端接双三极管PN结串联结构，其特征在于，包 括： 第一电流镜，镜像所述支路的电流； 采样三极管，接收镜像的支路电流以采样待补偿三极管的基极电流；以及 第二电流镜，镜像所述采样三极管采样得到的基极电流并输出给所述支路。
2. 根据权利要求1所述的带隙基准源用基极电流补偿电路，其特征在于，所述第二电 流镜包括： N型共源共栅电流镜，镜像所述采样三极管输出的基极电流；以及 P型共源共栅电流镜，镜像所述N型共源共栅电流镜输出的基极电流，输出给所述支 路。
3. 根据权利要求2所述的带隙基准源用基极电流补偿电路，其特征在于， 所述N型共源共栅电流镜包括：第一 NMOS管（M17)、第二NMOS管（M18)、第三NMOS管 (M19)和第四NMOS管（M20)，其中， 所述第三NMOS管（M19)的漏极接所述采样三极管的输出端，栅极接所述第一电流镜的 输出端，源极接所述第四NMOS管（M20)的漏极； 所述第四NMOS管（M20)的源极接地，栅极接所述采样三极管的输出端； 所述第二NMOS管（M18)的源极接地，栅极接所述采样三极管的输出端，漏极接所述第 一 NMOS管（M17)的源极； 所述第一 NMOS管（M17)的栅极接所述第一电流镜的输出端； 所述P型共源共栅电流镜包括：第一 PM0S管（M10)、第二PM0S管（M5)、第三PM0S管 (M12)和第四PM0S管（M11)，其中， 所述第四PM0S管（Mil)的漏极接所述第一 NMOS管（M17)的漏极，栅极接偏置电压，源 极接所述第三PM0S管（M12)的漏极； 所述第三PM0S管（M12)的源极接电源，栅极接所述第一 NMOS管（M17)的漏极； 所述第一 PM0S管（M10)的源极接电源，漏极接所述第二PM0S管（M5)的源极，栅极接 所述第一 NMOS管（M17)的漏极； 所述第二PM0S管（M5)的栅极接偏置电压，漏极接所述支路。
4. 根据权利要求3所述的带隙基准源用基极电流补偿电路，其特征在于，所述第一 电流镜包括：第五PM0S管（M14)、第六PM0S管（M13)、第七PM0S管（M16)和第八PM0S管 (M15)，其中， 所述第五PM0S管（M14)的源极接电源，漏极接所述第六PM0S管（M13)的源极，栅极接 所述第一 NMOS管（M17)的漏极； 所述第六PM0S管（M13)的栅极接偏置电压； 所述第七PM0S管（M16)的源极接电源，栅极接运算放大器的输出端，漏极接所述第八 PM0S管（M15)的源极； 所述第八PM0S管（M15)的栅极接偏置电压； 所述第六PM0S管（M13)的漏极和所述第八PM0S管（M15)的漏极相接，作为所述第一 电流镜的输出端。
5. 根据权利要求4所述的带隙基准源用基极电流补偿电路，其特征在于，所述采样三 极管与待补偿三极管的特性、发射结面积均相同，该采样三极管的发射极接所述第一电流 镜的输出端，集电极接地，基极作为所述采样三极管的输出端。
6. -种带隙基准源电路，包括： 运算放大器； 连接运算放大器反相输入端的第一双三极管PN结串联支路，包括待补偿的第一三极 管（Q1); 连接运算放大器同相输入端的第二双三极管PN结串联支路，包括待补偿的第三三极 管（Q3);以及 在基准电压输出支路中待补偿的第五三极管（Q7); 其特征在于，所述带隙基准源电路还包括： 给所述第一双三极管PN结串联支路补偿第一三极管（Q1)的基极电流的如权利要求1 至5中任一项所述基极电流补偿电路； 给所述第二双三极管PN结串联支路补偿第三三极管（Q3)的基极电流的如权利要求1 至5中任一项所述基极电流补偿电路；以及 给所述基准电压输出支路补偿第五三极管（Q7)的基极电流的如权利要求1至5中任 一项所述基极电流补偿电路。
7. 根据权利要求6所述的带隙基准源电路，其特征在于， 所述第一双三极管PN结串联支路还包括第二三极管（Q2); 所述第二双三极管PN结串联支路还包括第四三极管（Q4); 所述带隙基准源电路还包括：引出第一至第五电流输出端的共源共栅电流镜； 所述第一三极管（Q1)的基极接地，集电极接地，发射极接第一电流输出端； 所述第二三极管（Q2)的发射极接运算放大器反相输入端和第二电流输出端，集电极 接地，基极接所述第一三极管（Q1)的发射极； 所述第四三极管（Q4)的发射极通过第一电阻（R1)接运算放大器同相输入端和第三电 流输出端，集电极接地，基极接所述第三三极管（Q3)的发射极； 所述第三三极管（Q3)的发射极接第四电流输出端，基极接地，集电极接地； 所述第五三极管（Q7)的基极接地，集电极接地，发射极通过第二电阻（R2)接第五电流 输出端；所述第五电流输出端为基准电压输出端； 所述第二三极管（Q2)的发射极、第四三极管（Q4)的发射极和第五三极管（Q7)的发射 极分别接各自对应基极电流补偿电路的输出端。
8. 根据权利要求7所述的带隙基准源电路，其特征在于，所述第一三极管（Q1)、第二三 极管（Q2)和第五三极管（Q7)各自的发射结面积为所述第三三极管（Q3)和第四三极管 (Q4)发射结面积的1/n。
【文档编号】G05F1/567GK104375553SQ201410756287
【公开日】2015年2月25日 申请日期:2014年12月10日 优先权日:2014年12月10日
【发明者】王沦 申请人:中国电子科技集团公司第四十七研究所