本公开涉及集成电路技术领域，尤其涉及一种带隙电路及电子设备。
背景技术：
针对微控制单元(microcontrollerunit；mcu)的应用领域，根据不同客户应用，对芯片工作的电压范围要求也越来越高，例如由原来的直流5v电源供电改为电压较低的电池供电，原来的双节电池，改为单节电池供电等，大大降低的芯片的工作电压，要求芯片在更广的电压下都能正常工作。在传统5v工艺条件下，由于mos管(metaloxidesemiconductor)阈值电压较高，传统的带隙一般工作在2v～5.5v，实现1.5v～5.5v的带隙存在较大的挑战。
技术实现要素：
有鉴于此，本公开提出一种带隙电路及电子设备，以拓宽工作电压范围。
根据本公开的一方面，提供了一种带隙电路，所述带隙电路包括：
运算放大器，包括正向输入端、反向输入端及输出端，所述输出端用于输出基准电压；
第一电阻、第二电阻、第三电阻及第四电阻，所述第一电阻的一端及第二电阻的一端电连接于所述输出端，所述第二电阻的另一端电连接于所述第三电阻的一端及所述反向输入端，所述第四电阻的一端电连接于所述第一电阻的另一端及所述正向输入端；
第一晶体管及第二晶体管，所述第一晶体管包括第一端、第二端及第三端，所述第二晶体管包括第四端、第五端及第六端，所述第二端、所述第三端、所述第五端及所述第六端接地，所述第一端电连接于所述第三电阻的另一端，所述第四端电连接于所述第四电阻的另一端。
在一种可能的实施方式中，所述运算放大器还包括：
第一nmos管，连接于所述正向输入端；
第二nmos管，连接于所述反向输入端。
在一种可能的实施方式中，所述第一晶体管及所述第二晶体管为三极管，所述第一端、所述第二端、所述第三端分别为所述第一晶体管的发射极、基极及集电极，所述第四端、所述第五端及所述第六端分别为所述第二晶体管的发射极、基极及集电极。
在一种可能的实施方式中，所述第一晶体管的发射极面积是所述第二晶体管的发射极面积的n倍，其中，n为大于1的整数。
在一种可能的实施方式中，所述第三电阻可包括串联连接的第六电阻及第七电阻。
在一种可能的实施方式中，所述基准电压是根据所述第一电阻、所述第四电阻及所述第七电阻的电阻值确定的。
在一种可能的实施方式中，通过如下公式确定所述基准电压：
vref＝veb1+(vt*ln(n))*(r1+r4)/r7，
其中，veb1为所述第二晶体管的发射极和基极的导通电压，vt＝kt/q，k是玻尔兹曼常数，t为开尔文温度，q是电子的电荷量，常温下vt为26mv，n为所述第一晶体管与所述第二晶体管的发射极面积的比值，r1表示所述第一电阻的电阻值，r4表示所述第四电阻的电阻值，r7表示所述第七电阻的电阻值。
根据本公开的另一方面，提出了一种电子设备，所述电子设备包括：
所述带隙电路，所述带隙电路用于为所述电子设备的部件提供基准电压。
本公开提出的带隙电路的最低工作电压低，工作电压范围广，大大增加了带隙电路的适用情景。
根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。
附图说明
包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。
图1示出了根据本公开一实施例的带隙电路的电路结构示意图。
图2示出了根据本公开一实施例的带隙电路的电路结构示意图。
图3示出了根据本公开一实施例的带隙电路中的运算放大器amp的结构示意图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
为了得到范围更广的输出电压，可以设计带隙电路，使得带隙电路的工作电压更低，从而达到增加带隙电路工作电压范围的目的。
针对以上问题，本公开提出一种带隙电路，以降低工作电压。
请参阅图1，图1示出了根据本公开一实施例的带隙电路的电路结构示意图。
如图1所示，所述带隙电路包括运算放大器amp、多个电阻及多个晶体管。
运算放大器amp，包括正向输入端vp、反向输入端vn及输出端vref，所述输出端vref用于输出基准电压。
所述多个电阻可以包括第一电阻r1、第二电阻r2、第三电阻r3及第四电阻r4，所述第一电阻r1的一端及第二电阻r2的一端电连接于所述输出端vref，所述第二电阻r2的另一端电连接于所述第三电阻r3的一端及所述反向输入端vn，所述第四电阻r4的一端电连接于所述第一电阻r1的另一端及所述正向输入端vp。
所述多个晶体管包括第一晶体管q1及第二晶体管q2，所述第一晶体管q1包括第一端、第二端及第三端，所述第二晶体管q2包括第四端、第五端及第六端，所述第二端、所述第三端、所述第五端及所述第六端接地vss，所述第一端电连接于所述第三电阻r3的另一端，所述第四端电连接于所述第四电阻r4的另一端。
本公开提出的带隙电路的最低工作电压低，工作电压范围广，大大增加了带隙电路的适用情景。
请参阅图2，图2示出了根据本公开一实施例的带隙电路的电路结构示意图。
如图2所示，所述带隙电路包括运算放大器amp、多个电阻及多个晶体管。
运算放大器amp，包括正向输入端vp、反向输入端vn及输出端vref，所述输出端vref用于输出基准电压。
请一并参阅图3，图3示出了根据本公开一实施例的带隙电路中的运算放大器amp的结构示意图。
在一种可能的实施方式中，运算放大器amp可以包括mos管m0、mos管m1、mos管m2、mos管m3、mos管m4。
在本实施方式中，mos管m0、mos管m1及mos管m2可为nmos管，mos管m1的栅极连接于所述正向输入端vp，mos管m2的栅极连接于所述反向输入端vn，mos管m1及mos管m2的源极连接于mos管m0的漏极，mos管m0的栅极连接于偏置电压bias，mos管m0的源极接地。
mos管m3及mos管m4可为pmos管，mos管m3及mos管m4的源极连接于输入电源vdd，mos管m3的栅极连接于mos管m4的栅极及漏极，mos管m4的漏极连接于mos管m1的漏极，mos管m3的漏极及mos管m2的漏极相连作为输出out，在一种可能的实施方式中，可以从输出out输出所述基准电压vref。
其中，mos管是金属(metal)—氧化物(oxide)—半导体(semiconductor)场效应晶体管，或者是金属—绝缘体(insulator)—半导体场效应晶体管。mos管的源极和漏极是可以对调的，在多数情况下，这个两个区是一样的，即使两端对调也不会影响器件的性能。其中，nmos管(n-metal-oxide-semiconductor)主要靠电子导电，pmos管(positivechannelmetaloxidesemiconductor)主要靠空穴导电。
本公开通过设置运算放大器的两个输入管m1及m2为nmos管，可以有效降低运算放大器的工作电压，从而降低带隙电路的工作电压。
所述多个电阻可以包括第一电阻r1、第二电阻r2、第四电阻r4、第六电阻r6及第七电阻r7，所述第一电阻r1的一端及第二电阻r2的一端电连接于所述输出端vref，所述第二电阻r2的另一端电连接于所述第六电阻r6的一端及所述反向输入端vn，所述第六电阻r6的另一端电连接于第七电阻r7的一端，所述第四电阻r4的一端电连接于所述第一电阻r1的另一端及所述正向输入端vp。
应该说明的是，图2所示带隙电路与图1所示带隙电路的区别在于，图1中所述第三电阻r3被图2中串联连接的第六电阻r6及第七电阻r7替代。也即，第三电阻r3可被等效的多个电阻替代。应该说明的是，r3及其他电阻可以被串联电阻网络或者并联电阻网络替代，此处以串联的第六电阻r6及第七电阻r7为例进行说明，并不以此限制本公开。应该说明的是，现有技术也有在运算放大器中使用nmos作为输入管，然而当将该运算放大器运用到带隙电路时，现有技术要求作为输入管的nmos具备较低的阈值电压，这大大地限制了带隙电路的工作环境。本公开通过电阻r4和电阻r6抬高vn和vp的电压，使得高阈值电压的nmos器件也可以使用，从而扩宽了带隙电路的工作环境。
所述多个晶体管包括第一晶体管q1及第二晶体管q2，所述第一晶体管q1包括第一端、第二端及第三端，所述第二晶体管q2包括第四端、第五端及第六端，所述第二端、所述第三端、所述第五端及所述第六端接地vss，所述第一端电连接于所述第七电阻r7的另一端，所述第四端电连接于所述第四电阻r4的另一端。
在一种可能的实施方式中，所述第一晶体管q1及所述第二晶体管q2可为三极管，例如第一晶体管q1及第二晶体管q2可为pnp三极管。
在本实施方式中，所述第一端、所述第二端、所述第三端分别为所述第一晶体管的发射极、基极及集电极，所述第四端、所述第五端及所述第六端分别为所述第二晶体管的发射极、基极及集电极。
在一种可能的实施方式中，所述第一晶体管q1的发射极面积(m)可以是所述第二晶体管q2的发射极面积(m)的n倍，其中，n为大于1的整数。也即，第一晶体管q1及第二晶体管q2可以包括多个三极管，其中，第一晶体管q1及第二晶体管q2的晶体管数目比值为n：1。
在一种可能的实施方式中，运算放大器amp输出的基准电压可以根据所述第一电阻r1、所述第四电阻r4及所述第七电阻r7的电阻值确定的。
在一种可能的实施方式中，通过如下公式确定所述基准电压：
vref＝veb1+(vt*ln(n))*(r1+r4)/r7，
其中，veb1为所述第二晶体管的发射极和基极的导通电压，vt＝kt/q，k是玻尔兹曼常数，t为开尔文温度，q是电子的电荷量，常温下vt为26mv，n为所述第一晶体管与所述第二晶体管的发射极面积的比值，r1表示所述第一电阻的电阻值，r4表示所述第四电阻的电阻值，r7表示所述第七电阻的电阻值。
在本实施方式中，可通过如下方式得到运算放大器输出的基准电压vref：
运算放大器amp可以实现电压vp和电压vn相等，即vp＝vn。
其中vn＝i0*(r6+r7)+veb0，vp＝i1*r4+veb1，所以i0*(r6+r7)+veb0＝i1*r4+veb1，其中，veb0为所述第二晶体管的发射极和基极的导通电压，veb1为所述第二晶体管的发射极和基极的导通电压。
由于电压vp＝电压vn，第一电阻r1＝第二电阻r2，并且第一电阻r1及第二电阻r2的上端电压都等于vref，所以电流i0＝电流i1，同时由于第四电阻r4＝第六电阻r6，所以电流i1＝i0＝(veb1-veb0)/r7，
三极管的电流公式：
其中，iss是双极型晶体管的饱和电流：vt＝kt/q，k为波尔兹曼常数，q为电子电荷，t为开尔文温度，i为流过三极管集电极的电流，veb是三极管发射极和基极之间的电压，
可以根据三极管的电流公式获取电压veb：
可将veb＝vt*ln(i/iss)带入i1＝i0＝(veb1-veb0)/r7：
为第一晶体管q1与第二晶体管q2的发射极的面积q1：q2＝n：1，且电
流i1＝电流i0，所以流过第一晶体管q1及第二晶体管q2的发射极的电流比
iq1：iq2＝1：n，因此，
在本实施方式中，运算放大器amp输出的基准电压为：
vref＝veb1+i1*(r1+r4)，
将电流i1带入电压vref＝veb1+i1*(r1+r4)中，可得veb1+(vt*ln(n))*(r1+r4)/r7。
由上述分析可知，本公开提出的带隙电路中，运算放大器amp输出的基准电压的大小可由第一电阻r1、第四电阻r4及第七电阻r7确定，当改变第一电阻r1、第四电阻r4及第七电阻r7的阻值时，运算放大器amp输出的基准电压也相应改变。
由上述分析还可以看出，本公开提出的带隙电路输出的基准电压为一个稳定值。
在本实施方式中，带隙电路的最低工作电压为|vthp|+3vdssat，约为1.3v，其中，vthp是指pmos管的开启阈值电压，为负值，所以使用|vthp|表示值的大小，根据现在的工艺|vthp|＝0.85v；vdssat为过驱动电压，对于不同工艺取值不同，对于5v工艺一般取0.15v。
由此可见，本公开提出的带隙电路能在更低的电压下工作，大大的增加了电源的工作范围。
在一种可能的实施方式中，可将上述的带隙电路运用到电子设备中，以为所述电子设备提供基准电压。
举例而言，可将本公开提出的带隙电路运用于数/模转换器(d/a)、模/数转换器(a/d)、存储器及开关电源灯数模混合电路系统中。
利用本公开提出的带隙电路，电子设备可以获得稳定性高、抗噪声能力强的基准电压。本公开提供的电子设备，因而具有较好的系统精度。
以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。