至203-12中。存储器单元203-13具有4-位宽度且存储了剩余的四位(一个符号)。每个存储器单元203-cl和203-C2具有5-位宽度，10位(两个符号)的冗余位存储在存储器单元203-cl和203-C2中。虽然存储器单元203-13以4-位宽度构成，但一直为O的一个位被补偿以实际形成五位的符号，存储器单元203-13可被编码/解码为一个符号由5位(b = 5)构成的Reed-Solomon码。在实际操作中会省略一直为O的位，以便减少运算量和算法电路。
[0173]图22示例了具有被划分成块的64位宽度的且能部分写入的存储器200的配置示例。有一种实例是:来自处理器的存储器存取包括以小于实际存储器位宽度的单位，诸如字节(8-位)单位、字(16-位)单位或长字(32-位)单位，执行部分写入。为了构造能适合部分写入的存储器，如图22所示，最优将存储器划分成有四位宽度的块并通过每个都有5位宽度的块构造编码部分。即，存储器200具有18个存储器单元203-1至203-16、203-cl和203-c2，和18个地址解码器201-1至201-16、201_cl和201_c2。存储器单元203-1至
203-16具有4-位宽度并存储了 64位(16个符号)的数据位，存储器单元203-cl和203_c2具有5-位宽度并存储了 10位(2个符号)的冗余位。通过使每块都有4-位宽度，得到了适合部分写入的配置。在这种情况下，即使在数据部分的存储器单元由四位构成时，通过添加一直为O的一个虚拟位且实际操作结果为五位。存储器单元可被编码/解码为一个符号由5位构成的Reed-Solomon码。减少了运算量和包括一直为O的位的电路规模的量。
[0174]虽然根据实施例在上面具体描述了由发明人实现的本发明，但明显地，本发明不限制于上述的实施例且在不偏离该精神的情况下可以有各种变更。
[0175]例如，处理器可以是任何结构的处理器，且可以是例如DSP(数字信号处理器)或构成加速器的无名的专用处理器。而且，总是可以将处理器变成访问存储器的另一个主体。
【主权项】
1.一种微控制器，其包括有三个以上的处理器以及存储装置， 其中，所述三个以上的处理器能够并行地执行相同的处理，以及 其中，所述存储装置包括: 存储垫，所述存储垫具有这样的存储区域，该存储区域对应于在通过所述处理器访问时发布的地址并且未被冗余化， 地址选择部，所述地址选择部用于基于在通过所述三个以上的处理器访问时发布的三个以上的地址，来选择在所述存储垫中的存储区域， 数据输出部，所述数据输出部用于从通过所述地址选择部选择的所述存储垫中的存储区域，来读取数据，以及 故障恢复部，所述故障恢复部用于校正或屏蔽在所述存储垫、所述地址选择部和所述数据输出部中出现的预定数目以下的故障。2.根据权利要求1所述的微控制器，其中， 所述存储垫包含L个字的存储区域，所述L个字中的每个字由W位构成，其中，W和L中的每一个是自然数，并且 所述地址选择部具有i个地址解码器和多数逻辑电路，所述i个地址解码器中的每个用于输出选择信号，该选择信号基于提供的地址来从所述L个字中选择一个字，所述多数逻辑电路被提供有从所述i个地址解码器输入的所述选择信号并且用于从所述存储垫的所述L个字中选择一个字，其中，i是自然数。3.根据权利要求2所述的微控制器，其中， 所述故障恢复部对从所述存储垫读取的数据执行1-位错误校正2-位错误检测。4.根据权利要求2所述的微控制器， 其中，所述微控制器具有第一、第二和第三处理器作为所述三个以上的处理器， 其中，所述第一、第二和第三处理器分别发布用于访问所述存储装置的第一、第二和第三地址， 其中，所述微控制器包括:用于比较所述第一地址和所述第二地址的第一比较器，用于比较所述第二地址和所述第三地址的第二比较器，以及被提供有所述第一地址和所述第三地址并且基于所述第一比较器和所述第二比较器的比较结果来向对应的地址解码器提供所述第一地址和所述第三地址中的任何一个地址的i个选择器，以及 其中，所述选择器是这样的电路:当所述第一比较器的比较结果指示所述第一地址和所述第二地址彼此相等时，该电路向对应的地址解码器提供所述第一地址，而当所述第一比较器的比较结果指示所述第一地址和所述第二地址彼此不相等并且所述第二比较器的比较结果指示所述第二地址和所述第三地址彼此相等时，该电路向对应的地址解码器提供所述第三地址。5.根据权利要求2所述的微控制器， 其中，所述微控制器具有第一、第二、第三和第四处理器作为所述三个以上的处理器，其中，所述第一、第二、第三和第四处理器分别发布用于访问所述存储装置的第一、第二、第三和第四地址， 其中，所述微控制器包括:用于比较所述第一地址和所述第二地址的第一比较器，用于比较所述第三和所述第四地址的第二比较器，以及被提供有所述第一地址和所述第三地址并且基于所述第一比较器和所述第二比较器的比较结果来向对应的地址解码器提供所述第一地址和所述第三地址中的任何一个地址的i个选择器，以及 其中，所述选择器是这样的电路:当所述第一比较器的比较结果指示所述第一地址和所述第二地址彼此相等时，该电路向对应的地址解码器提供所述第一地址，而当所述第一比较器的比较结果指示所述第一地址和所述第二地址彼此不相等并且所述第二比较器的比较结果指示所述第三地址和所述第四地址彼此相等时，该电路向对应的地址解码器提供所述第三地址。6.根据权利要求2所述的微控制器， 其中，所述i个地址解码器中的每个解码器具有行解码器和列解码器。7.根据权利要求1所述的微控制器， 其中，针对从所述存储垫读取的数据，所述故障恢复部能够对使用“b”位作为一个符号的Reed-Solomon码的“c”个符号的码字执行错误校正，其中，b和c是自然数， 其中，所述存储垫包含每个字由W位构成并且为L个字的存储区域，并且所述存储垫被划分成每个字由“b”位以下的位构成并且为L个字的多个部分存储垫，其中，W和L是自然数，以及 其中，所述地址选择部具有地址解码器，以使得所述地址解码器与所述多个部分存储垫相关联，其中，每个所述地址解码器用于输出选择信号，该选择信号基于提供的地址来从所述L个字中选择一个字。8.根据权利要求7所述的微控制器， 其中，所述故障恢复部通过以下方式来执行所述错误校正: 对于从在所述多个部分存储垫中的、每个字的位数少于“b”位的部分存储垫中读取的数据，补偿其值被预先指定的一位或多位，以及 当所述多个部分存储垫的数目少于“c”时，对于从所述多个部分存储垫中读取的数据，补偿其值被预先指定的并且数目等于欠缺的符号的数目的数据。9.根据权利要求7所述的微控制器， 其中，针对从所述存储垫读取的数据，所述故障恢复部能够对使用四位作为一个符号的Reed-Solomon码的10个符号的码字执行错误校正， 其中，所述存储垫包含每个字由32位构成并且为L个字的存储区域，并且所述存储垫被划分成每个字由四位构成并且为L个字的10个部分存储垫，以及 其中，所述地址选择部具有地址解码器，以使得所述地址解码器与所述10个部分存储垫相关联，其中，每个所述地址解码器用于输出选择信号，该选择信号基于提供的地址来从所述L个字中选择一个字。10.根据权利要求7所述的微控制器， 其中，针对从所述存储垫读取的数据，所述故障恢复部能够对使用五位作为一个符号的Reed-Solomon码的15个符号的码字执行错误校正， 其中，所述存储垫包含每个字由64位构成并且为L个字的存储区域，并且所述存储垫被划分成每个字由五位构成并且为L个字的14个部分存储垫以及每个字由四位构成并且为L个字的一个部分存储垫，以及 其中，所述地址选择部具有地址解码器，以使得所述地址解码器与所述15个部分存储垫相关联，其中，每个所述地址解码器用于输出选择信号，该选择信号基于提供的地址来从所述L个字中选择一个字。11.根据权利要求7所述的微控制器， 其中，针对从所述存储垫读取的数据，所述故障恢复部能够对使用五位作为一个符号的Reed-Solomon码的18个符号的码字执行错误校正， 其中，所述存储垫包含每个字由64位构成并且为L个字的存储区域，并且所述存储垫被划分成每个字由四位构成并且为L个字的18个部分存储垫，以及 其中，所述地址选择部具有地址解码器，以使得所述地址解码器与所述18个部分存储垫相关联，其中，每个所述地址解码器用于输出选择信号，该选择信号基于提供的地址来从所述L个字中选择一个字。12.根据权利要求1所述的微控制器， 其中，所述三个以上的处理器和所述存储装置被配置在单个半导体衬底上。13.一种电子控制装置，在其上安装有根据权利要求1所述的微控制器。14.一种微控制器，所述微控制器在同一芯片中包含三个以上的处理器以及具有数据系统故障屏蔽功能和地址系统故障屏蔽功能的存储器， 其中，所述数据系统故障屏蔽功能是这样的功能:当在用于将数据从所述处理器写入到所述存储器的路径上的布线或电路中、或者在用于将数据从所述存储器读取到所述处理器的路径上的布线或电路中出现预定数目以下的故障时，屏蔽该故障的影响，以使得该影响不会延伸到所述微控制器的整个操作，以及 其中，所述地址系统故障屏蔽功能是这样的功能:当在所述处理器访问所述存储器时所输出的地址的路径上的布线或电路中出现预定数目以下的故障时，屏蔽该故障的影响，以使得该影响不会延伸到所述微控制器的整个操作。15.根据权利要求14所述的微控制器， 其中，所述数据系统故障屏蔽功能是1-位错误校正2-位错误检测码。16.根据权利要求14所述的微控制器， 其中，对于所述地址系统故障屏蔽功能，所述存储器具有被冗余化的地址解码器以及通过冗余化的所述地址解码器的输出的多数表决的结果而选择的存储器单元。17.根据权利要求14所述的微控制器， 其中，对于所述地址系统故障屏蔽功能，所述存储器具有通过位切割而被划分成块的存储器单元、分别对应于所述块的地址解码器、以及使用用于检测块单元中的错误的码的错误校正电路。18.根据权利要求17所述的微控制器， 其中，用于检测所述检测块单元中的错误的码是Reed-Solomon码。19.根据权利要求17所述的微控制器， 其中，对于每个所述处理器提供所述错误校正电路。20.一种电子控制装置，在其上安装有根据权利要求14所述的微控制器。
【专利摘要】本发明涉及微控制器以及使用该微控制器的电子控制装置。本发明提供了一种微控制器，在不进行存储器冗余化从而抑制芯片面积增加的情况下，该微控制器即使在故障时也能继续操作。该微控制器包括并行地执行相同的处理的三个以上的处理器和存储器装置。该存储器装置包括：具有没有冗余化的存储区域的存储垫、地址选择部、数据选择部和故障恢复部。地址选择部基于在通过处理器访问时发布的三个以上的地址来选择在存储垫中的存储区域。数据输出部从通过地址选择部选择的存储垫中的存储区域读取数据。故障恢复部校正或屏蔽在存储垫、地址选择部和数据输出部中出现的预定数目以下的故障。
【IPC分类】G05B19/042
【公开号】CN105094007
【申请号】CN201510262608
【发明人】金川信康, 有光仁, 安增贵志, 松山英树
【申请人】瑞萨电子株式会社
【公开日】2015年11月25日
【申请日】2015年5月21日
【公告号】EP2953027A1, US20150339201