专利名称：具暂存器的即时时钟芯片模块的制作方法
技术领域：
本实用新型涉及一种用于读取计算机时钟的芯片，尤其涉及一种 具暂存器的即时时钟芯片模块，该模块通过预设的中央处理器的控制 命令即可将即时时钟内的外部暂存器中的时间标记静止，以达到无论 预设的中央处理器是否于忙录的状态下，皆可准确的读取中央处理器 所下达读取命令的正确时间点的功效。
背景技术：
目前电子科技的快速成长，使得各式电子产品已成为人们生活或 工作中不可或缺的工具，然而于多元化的电子产品中如计算机或自动
化控制设备中，占有重要地位而却默默工作的装置即是电子元件中的 即时时钟。
而一般电子系统中的即时时钟，若失去其准确性且对于某些电子 系统，如服务器系统而言，在网络上需要提供传播的日期信息的时 间给该客户端，或是对于计算机系统而言，则需要所执行的应用软件 程序的日期信息的精确时间，若是其系统内的即时时钟失去其精确度 的话，则系统的整体效能和准确度将会大打折扣，甚至发生服务器的 错误而造成当机。
再者， 一般计算机系统中均有一即时时钟用以计算计算机系统的 时间，并常用于产生资料存取、程序运算等方面的时间记录，而为达 上述目的则利用该即时时钟来做为直接读取计算机系统时间的装置， 而在目前读取即时时钟的方法，利用以串行方式读取即时时钟芯片里 计数的时间，但若在中央处理器读取串行资料时，即时时钟芯片尚在 计数时间，则会出现所读回的时间并非所要的瞬间，若中央处理器的
读取时间过长甚置会使读出秒数或分数，可能因秒数恰好由0分5 9
秒进位成1分0秒，但所读到的即时时间却是o分o秒，而使读到的
时间慢了一分钟，同理，若进位恰好为时、日或更甚于月时，所读取 的即时时间的误差则更大，而增加电子系统潜在的不稳定性。
缘此，上述现有技术的不足，便为从事此行业者所亟欲改善的课 题，而有待相关业者作进一步改良与创新设计的必要。
发明内容
本实用新型的主要目的在于提供一种具暂存器的即时时钟芯片模 块，藉由即时时钟芯片模块所设立的外部暂存器，可以使得中央处理 器在各种状态下(运算其它程序而处于忙录的状态)，皆可准确的读 取中央处理器所下达读取命令的正确时间点。
本实用新型的次要目的在于提供的具暂存器的即时时钟芯片模 块，通过外部控制端所设立的中断讯号脚，即可增加判断外部事件发 生时间的读取，因此若程序或系统有特殊的事件发生时，便可触发读 取讯号启动脚，因此使用者即可准确査验该事件正确的触发时间点的 功效。
为达成上述目的，本实用新型提供的一实施例如下 一种具暂存器的即时时钟芯片模块，是用于电子装置的即时时钟，
当预设的中央处理器于欲读取时间标记时，可将即时时钟内的外部暂
存器中的时间标记静止，尔后再由该预设的中央处理器将外部暂存器
的时间标记读出，其特征是-
该具暂存器的即时时钟模块由控制器、时序产生器及外部暂存器
所构成；
该产生时间标记的时序产生器与存入时间标记的外部暂存器电性 耦接；
该外部暂存器与时序产生器、控制器电性耦接；
该控制器与其控制的时序产生器、外部暂存器电性相耦接。
为达成上述目的，本实用新型提供的另一实施例如下-一种具暂存器的即时时钟芯片模块，是用于电子装置的即时时钟，
并当预设的中央处理器于欲读取时间标记时可通过外部控制端分别将
即时时钟内的外部暂存器中的时间标记静止，尔后再由该预设的中央
处理器将外部暂存器的时间标记读出，其特征是
该具外部暂存器的即时时钟由控制器、时序产生器及外部暂存器
所构成；
该产生时间标记的时序产生器与存入时间标记的外部暂存器、控 制器电性耦接；
该外部暂存器与时序产生器、控制器及外部控制端电性耦接； 该控制器与时序产生器、外部暂存器电性耦接，并与中央处理器 讯号连接；
外部控制端与外部暂存器及中央处理器连接。
通过上述技术特征，本实用新型具有的有益效果表现为 (一)本实用新型通过即时时钟芯片模块所设立的外部暂存器，因 此无论中央处理器是否因为运算其它程序而处于忙录的状态下，皆可 准确的读取中央处理器所下达读取命令的正确时间点，因此不会如现 有技术的即时时钟芯片尚在计数时间时，则会出现所读回的时间并非 所要的瞬间，亦不会因中央处理器的读取时间过长而造成时间跳位的 状况，且使用者无须利用软件去避免读取即时时钟上时间进位的误差。
(二) 本实用新型通过外部控制端所设立的中断讯号脚，即可增 加判断外部事件发生时间的读取，因此若程序或系统有特殊的事件发 生时，便可触发读取讯号启动脚，并让外部暂存器记录该事件触发的 时间，因此使用者即可准确査验该事件正确的触发时间点。
(三) 本实用新型通过复数的外部暂存器，即可增加中央处理 器所触发的时间点的读取，因此若程序或系统有一个以上的特殊事件 发生时，便可通过中央处理器让一个以上的外部暂存器记录该事件触
发的时间，因此使用者即可准确查验不同事件的正确触发时间点。
图1为本实用新型较佳实施例的系统方块图。
图2为本实用新型较佳实施例的系统架构图(一)。
图3为本实用新型较佳实施例的系统架构图(二)。 图4为本实用新型较佳实施例的系统架构图(三)。 图5为本实用新型较佳实施例的系统架构图(四)。
图中符号说明
1 、即时时钟芯片模块
11 、控制器1 2 1、内部暂存器
12 、时序产生器1 3、外部暂存器
2 、中央处理器
3 、外部控制端
31 、逻辑元件33、中断讯号脚
32 、读取讯号启动脚
具体实施方式
请参阅图l所示，为本实用新型较佳实施例的系统方块图，由图 中所示可清楚看出，本实用新型的具暂存器的即时时钟由即时时钟芯 片模块1所构成，而该即时时钟芯片模块1由控制器11、时序产生
器l 2及外部暂存器1 3所构成，故就本案的主要结构特征详述如后，
其中
该控制器1 1为即时时钟芯片模块1的控制单元，而外部的控制 端可通过该控制器ll来控制与控制器ll成电性相耦接的时序产生
器l2及外部暂存器13的动作。
该时序产生器l 2与为用以产生如年、月、日、时、分及秒等时 间标记的时间产生器。
该外部暂存器l 3与时序产生器1 2成一电性耦接，且可将时序 产生器l2所产生的时间标记存入该外部暂存器13内。
请参阅图2所示，为本实用新型较佳实施例的系统架构图(一)， 当外部的中央处理器2欲读取时序产生器12的时间时，由中央处理 器2先下达一控制命令给予控制器11，尔后，该控制器ll再对时 序产生器l 2下达读取的命令，最后再将时序产生器l 2所储存于内 部暂存器l21内的时间标记写入外部暂存器13，并停止更新外部 暂存器l 3内的时间标记，待中央处理器2下达读取的时间点已写入 外部暂存器l 3内并停止更新外部暂存器l 3的时间标记后，无论中 央处理器2是否于运算其它程序而处于忙录的状态下，皆可准确的读 取正确的时间点。
另请参阅图3所示，为本实用新型较佳实施例的系统架构图(二)， 由该图可清楚看出本实施例与上述图2的实施例不同处于即时时钟芯 片模块l设有一个以上的外部暂存器l 3，而该复数的外部暂存器l 3则分别与控制器1 l及时序产生器l 2呈一电性相连，藉上，中央 处理器2则可分别读取储存于一个以上外部暂存器1 3内的不同时间 标记。
再者，请参阅图4所示，为本实用新型较佳实施例的系统架构图 (三)，由该图可清楚看出本实施例与上述图2的实施例不同处于即 时时钟芯片模块1及中央处理器2另设有一外部控制端3 ，而当外部 的中央处理器2欲读取时序产生器1 2的时间时，通过中央处理器2 来触发外部控制端3的读取讯号启动脚3 2，藉此即可将内部暂存器 12l所储存的时间标记写入外部暂存器l3内，因此待中央处理器 2所下达的读取时间点已写入外部暂存器1 3并静止后，无论中央处 理器2是否于运算其它程序而处于忙录的状态下，亦可准确的读取正 确的时间点，然而该外部控制端3亦设有中断讯号脚3 3，通过该中
断讯号脚3 3，即可增加判断外部事件发生时间的读取，例如，假使 有一事件发生时，则让即时时钟芯片模块1判断该读取讯号启动脚3 2的动作以便使时间暂存，而后待中央处理器2亦知该事件发生时， 再由中央处理器2去读取该中断的时间，而此时记录的时间即为该事 件发生的正确时间，而不会是中央处理器2判断完该中断的状况后再 去读取的时间，因此即可正确抓到发生状况的时间点。
然而，另请参阅图5所示，为本实用新型较佳实施例的系统架构 图(四)，由该图可清楚看出本实施例与上述图4的实施例不同处于 即时时钟芯片模块1及中央处理器2另设有一个以上的外部控制端 3，该外部控制端3则分别与相对应的外部暂存器13呈电性相连， 同理，中央处理器2则可分别读取储存于一个以上的外部暂存器13 内的时间标记。
而上述的中央处理器2可为由韩国三星所制造的S 3 C 2 5 0 0 B芯片，且逻辑元件3 l可为由德州仪器所生产的7 4 LVC 1 G 3 2的逻辑元件，再者，上述的时间标记可为年、月、日、时、分、秒 或毫秒等时间单位，故举凡可达成前述效果的形式皆应受本实用新型 所涵盖，此种简易修饰及等效结构变化，均应同理包含于本实用新型 的专利范围内，合予陈明。
以上所揭露者，仅是本实用新型的较佳实施例而已，自不能以此 而局限本实用新型的专利范围，因此，举凡运用本实用新型的专利范 围所做的均等变化与修饰，仍应包含于本实用新型所涵盖的专利范围 内。
权利要求1.一种具暂存器的即时时钟芯片模块，是用于电子装置的即时时钟，当预设的中央处理器于欲读取时间标记时，可将即时时钟内的外部暂存器中的时间标记静止，尔后再由该预设的中央处理器将外部暂存器的时间标记读出，其特征是该具暂存器的即时时钟模块由控制器、时序产生器及外部暂存器所构成，该产生时间标记的时序产生器与存入时间标记的外部暂存器电性耦接；该外部暂存器与时序产生器、控制器电性耦接；该控制器与时序产生器、外部暂存器电性相耦接。
2. 如权利要求1所述的具暂存器的即时时钟芯片模块，其特征是， 该控制器讯号连接下达读取时间标记的指令或命令的中央处理器。
3. 如权利要求1所述的具暂存器的即时时钟芯片模块，其特征是， 所述的外部暂存器为一个或一个以上。
4. 一种具暂存器的即时时钟芯片模块，是用于电子装置的即时时 钟，并当预设的中央处理器于欲读取时间标记时，可通过外部控制端 分别将即时时钟内的外部暂存器中的时间标记静止，尔后再由该预设 的中央处理器将外部暂存器的时间标记读出，其特征是-该具外部暂存器的即时时钟由控制器、时序产生器及外部暂存器 所构成，该产生时间标记的时序产生器与存入时间标记的外部暂存器电性 耦接；该外部暂存器与时序产生器、控制器及外部控制端电性耦接； 该控制器与时序产生器、外部暂存器成一电性相耦接，并与中央 处理器讯号连接； 外部控制端与外部暂存器及中央处理器连接。
5. 如权利要求4所述的具暂存器的即时时钟芯片模块，其特征是， 所述的外部暂存器为一个或一个以上。
6. 如权利要求4所述的具暂存器的即时时钟芯片模块，其特征 是，所述的外部控制端为一个或一个以上，该外部控制端包括有逻辑 元件、读取讯号启动脚及中断讯号脚所构成。
专利摘要本实用新型为一种具暂存器的即时时钟芯片模块，当主机端或控制端于欲读取即时时钟的时间标记时，由预设的中央处理器下达控制指令并将即时时钟内的外部暂存器中的时间标记静止，尔后再由该预设的中央处理器将外部暂存器的时间标记读出。该具暂存器的即时时钟芯片模块由产生时间标记的时序产生器、存入时间标记的外部暂存器、及可控制时序产生器及外部暂存器的控制器所构成，藉此，预设的中央处理器即可读取储存于外部暂存器的时间标记，因此无论预设的中央处理器是否因为运算其它程序而处于忙录的状态下，皆可准确的读取中央处理器所下达读取命令的正确时间点功效。
文档编号G06F1/14GK201011559SQ20062013110
公开日2008年1月23日 申请日期2006年8月4日 优先权日2006年8月4日
发明者余俊德, 吴坤男 申请人:四零四科技股份有限公司