专利名称：Fpga互联装置、验证板及soc系统的制作方法
技术领域：
本实用新型涉及集成电路技术领域，特别涉及ー种FPGA互联装置、验证板及SOC系统。
背景技术：
半导体产业进入超深亚微米乃至纳米加工时代后，在単一集成电路芯片上就可以实现ー个复杂的电子系统，诸如手机芯片、数字电视芯片、DVD芯片等。随着工艺的进步，更多的功能都可望在单ー芯片上实现。SOC (System on Chip，片上系统，或称系统级芯片)技术正是在集成电路(IC)向集成系统(IS)转变的大方向下产生的，随着半导体エ艺技术的发展，IC设计者能够将愈来愈复杂的功能集成到单硅片上。由于SOC可以充分利用已有的 设计积累，显著地提高了単一 CPU的设计能力和集成能力，因此得到了迅速的发展。SOC通常使用FPGA (Field Programmable Gate Array,现场可编程门阵列)实现逻辑功能模块的定制，因而SOC开发过程中必须进行FPGA功能验证。但随着SOC逻辑规模越来越大，单颗FPGA很难放下一个完整的SOC设计，因此在FPGA验证的时候，必须进行功能分割，将SOC的功能分别放在两颗或是更多FPGA中进行验证。如图I所示，现有技术中，当在SOC中实现两块FPGA互联时，通常使用多根信号线来直接互联，即如果从FPGA_1到FPGA_2需要发送多类信号(SignalJ)到Signalj )并接收多类信号(Signal_j到Signal—n)，则使用η根信号线分别发送和接收各类信号。SOC的这种设计和验证方式对于多个FPGA之间的互联提出了一定要求，FPGA的管脚数量和互联线的长短(时序影响)等因素均会影响SOC的性能或是验证效率。并且在进行FPGA验证的时候需要建立工程，做详细的管脚划分，管脚位置约束等，由于管脚数目众多、走线复杂，该工作很容易引入错误。在实现本实用新型过程中，实用新型人发现，上述互联方式存在以下缺点在两块FPGA的互联工程中需要分别对使用到的管脚进行位置約束，并且需要在硬件上提供足够多的硬件互联管脚才能实现；对于ー些时序要求比较高的接ロ，还需要对硬件互联线的走线提出要求，这些互联结构的布局设计复杂，在工程上难以实现，且极易发生错误。此外，在中国专利公开文献CN102116841A中虽然公开了ー种基于模型量化的FPGA互联结构评估方法，该方法主要通过遍历捜索大規模的FPGA互联结构空间来提取量化指标用于评价，从而在保证准确性的情况下加快了评估速度。但是该方法只是在确定互联结构后对其进行评价，而无法对互联结构做出有效的改迸。
实用新型内容(一)要解决的技术问题针对上述缺点，本实用新型为了解决现有技术中FPGA互联结构复杂的问题，提供了ー种FPGA互联装置、验证板及SOC系统。(ニ)技术方案[0010]为了解决上述技术问题，一方面，本实用新型提供了ー种FPGA互联装置，所述装置包括通过高速互联接ロ互联的两块FPGA ;其中，每块FPGA中包括内部模块、接收模块和发送模块；所述内部模块要发送的信号集中成一组连接所述发送模块，所述内部模块要接收的信号集中成另ー组连接所述接收模块；每块FPGA的发送模块通过ー个高速互联接ロ连接到另ー块FPGA的接收模块。另一方面，本实用新型还同时提供了ー种FPGA验证板，所述验证板包括如上所述的FPGA互联装置。再一方面，本实用新型还同时提供了ー种SOC系统，所述系统包括如上所述的FPGA验证板。(三)有益效果在本实用新型的技术方案中，由于使用高速互联接ロ实现FPGA的互联，节省了FPGA互联结构中的信号线数目和管脚数目，降低了 SOC设计时FPGA安装管脚设计的复杂度，降低了 SOC验证时管脚划分、管脚位置约束的实现难度，提高了 SOC设计效率和速度，并使得SOC验证实现的速度和准确性得到提升。此外，由于减少了两块FPGA互联之间的走线，使走线简洁明了，方便了 SOC的硬件布局设计和错误排查。
图I为现有技术中FPGA互联结构示意图；图2为本实用新型的实施例中FPGA互联装置的结构示意图；图3为本实用新型的实施例中FPGA互联时进行信号转换的示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。在本实用新型的实施例中，针对当前的FPGA通常使用多信号线连接实现互联的方式，提出使用高速互联接ロ取代多信号线连接，在FPGA内部将互联时的各类信号进行分组,在FPGA之间通过少量的高速互联接ロ实现互联，通过这种方式减少了 FPGA互联结构之间的管脚数量，降低了布线设计的复杂度，使工程错误率大大降低，同时提高了设计验证的效率和速度。本实用新型的实施例中，FPGA互联装置的结构如图2所示。在图2中，在需要互联的两块FPGA内部分别内置接收模块和发送模块，将每块FPGA要发送的信号集中成ー组连接到发送模块、要接收的信号集中成另ー组连接到接收模块，每块FPGA的发送模块通过高速互联接ロ连接到另ー块FPGA的接收模块，通过高速互联接ロ将本FPGA要发送的信号发送给另ー块FPGA同时接收从另ー块FPGA发来的信号。其中，所述内部模块与发送模块和/或接收模块的连接为慢速时钟域连接，所述高速互联接ロ为高速时钟域接ロ。所述发送模块中包括井串转换接ロ，所述接收模块包括串并转换接ロ，所述内部模块与所述发送模块和/或所述接收模块的连接为并行连接接ロ，所述高速互联接ロ为串行接ロ。所述并行连接接ロ为低压差分信号接ロ，所述串行接ロ为高速串行接ロ。下面进ー步以图2中第一 FPGA 100发送信号，第二 FPGA 200接收信号为例进行说明。在第一 FPGA 100中，将需要发送到第二 FPGA 200的多个信号Signal_0, Signal_l, Signal_2,…，Signal_i集中成ー组,分别通过各自的通道(如连接线或数据发送通道等)首先发送至第一 FPGA 100的发送模块TX_1处；发送模块ΤΧ_1并行接收全部发送信号，对信号进行并串转换，通过高速互联接ロ将全部发送信号以高速串行信号方式发送到第二 FPGA 200的接收模块RX_2处；在第二 FPGA 200的接收模块RX_2中对接收到的高速串行信号进行串并转换，还原出第一 FPGA 100中原始要发送的多个信号Signal_0, Signal_l, Signal_2, ···，Signal_i ;再将信号通过各信号的通道(如连接线或数据接收通道等)送给第二 FPGA 200内部的功能模块使用。同样地，第一 FPGA 100通过其接收模块RX_1接收第二 FPGA 200的发送模块TX_2通过高速互联接ロ发来的串行信号，将其还原为原始的多个信号Signal_j，Signal_ j+1, Signal_j+2,…，Signal_n后送给第一 FPGA 100内部的功能模块使用。通过上述方式，本实用新型以两组高速互联接ロ实现了两块FPGA之间的互联，由于高速互联接ロ互传的信号不受物理管脚限制，本实用新型的实施例中明显减少了 FPGA互联结构中使用的管脚和连接线数目，使得FPGA的设计安装更快捷，管脚使用和走线布局更简洁，大大提高了 SOC设计速度和FPGA功能验证速度。本实用新型的实施例中，FPGA互联的详细实现方式如下(I)在SOC的FPGA验证初期，确定需要进行分割的功能模块，即确定需要分别放在不同FPGA中进行验证的功能模块的划分，根据功能模块的划分确定两块FPGA之间需要传递的信号，将信号分为接收和发送两个方向的信号。(2)在两FPGA内部引入高速收发功能模块，可以使用FPGA内置的LVDS(Low-Voltage Differential Signaling,低压差分信号)等接ロ实现,该功能模块实现双向收发功能和信号的井串转换功能。(3)源FPGA发送信号时的信号转换的实现示意图如图3所示，其中，Clockl为慢速时钟域，Signal_0, Signal_l,…，Signal_i为该慢速时钟域的ー组信号，Clock2为高速时钟域，在该高速时钟域中实现对Clockl时钟域的信号Signal_0, Signal_l, ···, Signal_i的采样和井串转换，将最終得到的高速串行信号Signal_tx在高速互联接口上进行发送；所述高速互联接ロ为高速串行接ロ，如USB、PCI Express等。(4)高速串行信号Signal_tx在到达目标FPGA之后，目标FPGA的接收模块同样使用高速时钟域Clock2将该高速串行信号Signal_tx接收下来，随后进行串并转换将
信号--还原到Clockl的慢速时钟域,还原后得到初始发送的Signal_0, Signal_l,…
，Signalj信号，将还原后信号送到目标FPGA内部的功能模块中使用。在本实用新型的实施例中，上述源目标FPGA发送信号到目标FPGA的过程的反方向是ー样的，即互联的两个FPGA内部需要分别放置接收模块和发送模块；发送模块处理信号后通过高速互联接ロ发送到接收模块，接收模块还原信号后送给FPGA内部的功能模块使用。在本实用新型进ー步的实施例中，通过该高速互联接ロ进行传输的信号最好是一组时序相关性不强的信号，例如寄存器配置信号、ー组时钟无关的数据信号等。因为在并串和串并转换的时候通常使用异步时钟进行处理，如果是时序强相关的信号，必须严格按照信号的时序关系进行传递，否则可能会引起信号时序上的问题(如信号等待时间过长或死锁等现象)；而时序相关性不强的信号在转换时无需考虑信号间的时序关系，使得信号转换效率更尚。更进一歩地，ー对高速串行收发接ロ所能承载的并行信号数量与使用的时钟域有关，例如，当高速时钟域Clock2的频率是慢速时钟域Clockl的频率的16倍时，如果采用双时钟沿采样的方式，可以通过高速互联接ロ传送并行信号32个。在本实用新型更进ー步的实施例中，上述FPGA互联装置是FPGA验证板上的硬件结构，所述FPGA验证板主要用于进行SOC片上系统的验证，通过使用所述FPGA验证板来快速验证SOC系统的逻辑、功能和/或性能，因而该验证板通常还包括ー些与外部设备连接的通用接ロ，比如输入/输出接ロ、图像输出接ロ(如VGA等)、音频输出接ロ、网络接ロ(如以太网接ロ等)、电源接ロ、存储设备接ロ、CPU接ロ等，用以传递所需验证内容的信号数据。 本领域普通技术人员可以理解，实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，所述的程序可以存储于ー计算机可读取存储介质中，该程序在执行时，包括上述实施例方法的各步骤，而所述的存储介质可以是R0M/RAM、磁碟、光盘等。此外，由于现场可编程门阵列FPGA本身的特性，其除了具备硬件的逻辑单元阵列之外，自身还支持以编程配置的方式实现更复杂的逻辑功能。因此，本领域普通技术人员同样可以理解，上述实施例中的发送模块和接收模块可以是具体的硬件模块，也可以是在FPGA中通过编程配置实现的固件或软件功能模块，这两个功能模块与FPGA内部可以通过实体的连接线接收信号，也可以接收程序运行时直接产生的信号。在此情况下，本实用新型的上述实施方式不应理解为对本实用新型的装置和方法的具体限定，其并非是本实用新型的装置和方法所唯一采用的方式，在现场可编程门阵列FPGA中所通常采用的任意的功能模块的实现方式均应落入本实用新型的保护范围内。综上所述，采用本实用新型上述实施例的装置，具有以下明显的有益效果I、使用较少的接ロ管脚实现两块FPGA的互联，节省了互联时使用的管脚数量；2、降低了 SOC设计时FPGA安装管脚设计的复杂度，提高了 SOC设计效率和速度；3、降低了 SOC验证时管脚划分、管脚位置约束的实现难度，使得SOC验证实现的速度和准确性得到提升；4、減少了两块FPGA互联之间的走线，使走线简洁明了，方便了 SOC的硬件布局设计和错误排查。以上实施方式仅用于说明本实用新型，而并非对本实用新型的限制，有关技术领域的普通技术人员，在不脱离本实用新型的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本实用新型的范畴，本实用新型的实际保护范围应由权利要求限定。
权利要求1.ー种FPGA互联装置，其特征在干，所述装置包括通过高速互联接ロ互联的两块FPGA ;其中， 每块FPGA中包括内部模块、接收模块和发送模块；所述内部模块要发送的信号集中成一组连接所述发送模块，所述内部模块要接收的信号集中成另ー组连接所述接收模块；每块FPGA的发送模块通过ー个高速互联接ロ连接到另ー块FPGA的接收模块。
2.根据权利要求I所述的装置，其特征在干，每块FPGA中，所述内部模块通过连接线或数据发送通道连接所述发送模块，通过连接线或数据接收通道连接所述接收模块。
3.根据权利要求I所述的装置，其特征在于，所述内部模块与发送模块和/或接收模块的连接为慢速时钟域连接，所述高速互联接ロ为高速时钟域接ロ。
4.根据权利要求1-3中任一项所述的装置，其特征在于，所述发送模块中包括并串转换接ロ，所述接收模块包括串并转换接ロ，所述内部模块与所述发送模块和/或所述接收模块的连接为并行连接接ロ，所述高速互联接ロ为串行接ロ。
5.根据权利要求4所述的装置，其特征在于，所述并行连接接ロ为低压差分信号接ロ，所述串行接ロ为高速串行接ロ。
6.根据权利要求5所述的装置，其特征在于，所述高速串行接ロ为USB或PCIExpress接ロ。
7.ー种FPGA验证板，其特征在于，所述验证板包括如权利要求1-6中任一项所述的FPGA互联装置。
8.根据权利要求7所述的验证板，其特征在于，所述验证板还包括连接外部设备的通用接ロ。
9.根据权利要求8所述的验证板，其特征在于，所述通用接ロ为输入/输出接ロ、图像输出接ロ、音频输出接ロ、网络接ロ、电源接ロ、存储设备接口和/或CPU接ロ。
10.ー种SOC系统，其特征在于，所述系统包括如权利要求7-9中任一项所述的FPGA验证板。
专利摘要本实用新型涉及集成电路技术领域，提供了一种FPGA互联装置、验证板及SOC系统。所述装置包括通过高速互联接口互联的两块FPGA；其中，每块FPGA中包括内部模块、接收模块和发送模块；所述内部模块要发送的信号集中成一组连接所述发送模块，所述内部模块要接收的信号集中成另一组连接所述接收模块；每块FPGA的发送模块通过一个高速互联接口连接到另一块FPGA的接收模块。本实用新型的技术方案中，高速互联接口实现FPGA的互联，节省了FPGA互联的信号线和管脚数目，降低了SOC设计的复杂度和验证的实现难度，提高了SOC设计效率和速度以及验证的实现速度和准确性；还方便了SOC硬件布局设计和错误排查。
文档编号G06F17/50GK202662010SQ20122000083
公开日2013年1月9日 申请日期2012年1月4日 优先权日2012年1月4日
发明者于岗 申请人:青岛海信信芯科技有限公司