存储器访问控制装置及制造方法

专利名称：存储器访问控制装置及制造方法
技术领域：
本发明涉及存储器访问控制技术。
背景技术：
以往，有将多个半导体芯片层叠、封入到I个封装内的3维集成电路。
在这样的3维集成电路中，层叠的半导体芯片间的连接例如如非专利文献I中记 载那样，通过称作微凸块(micro-bump)的凸块等实现。
在通过凸块等进行的层叠半导体芯片间的连接中，由于需要高度的微细加工技 术，所以以一定比率发生连接不良。
在3维集成电路中，如果在半导体芯片间连接中发生连接不良，则有可能因该连 接不良而发生不良状况。
以往，作为即使在半导体芯片间的连接中发生连接不良、也提高避免因该连接不 良而发生的不良状况的可能性的技术，已知有例如专利文献I中记载的技术。
该技术是在半导体芯片间的连接中发生了连接不良的情况下、提高未发生连接不 良的端子的数据转送速度、发送应由发生了连接不良的端子发送的数据的技术。
现有技术文献
专利文献
专利文献1:日本特开2009 - 134573号公报
非专利文献I J-S, Kim, et al.，"Al. 2V12. 8GB/s2Gb Mobile Wide-1O DRAM with4xl28I/0s Using TSV-Based Stacking, "pp. 496-497，Digest of ISSCC(2011).发明概要
发明要解决的技术问题
在层叠了逻辑芯片和存储器芯片的3维集成电路中，在想要利用专利文献I中记 载的技术的情况下，至少需要对存储器芯片中的接口电路附加如下电路(以下，称作“端子 分配变更电路”)，即该电路变更对于从存储区域读出的数据及向存储区域写入的数据的输 入输出端子的分配，上述逻辑芯片具有利用存储区域的母片(master)(例如，处理器、解码 器等)和控制从母片向存储区域的访问的存储器访问控制装置，上述存储器芯片具有由母 片利用的存储区域。
但是，如果对存储器芯片中的接口电路附加端子分配变更电路，则该存储器芯片 变得比市场销售的标准规格的芯片昂贵。因此，3维集成电路的成本在使用了附加端子分配 变更电路的存储器芯片的情况下，比使用了标准规格的存储器芯片的情况高
发明内容
所以，本发明是鉴于这样的问题而做出的，目的是提供一种在将逻辑芯片和存储 器芯片层叠成的3维集成电路中、在作为存储器芯片而使用了不带有端子分配变更电路的 存储器芯片的情况下、即使因逻辑芯片与存储器芯片之间的连接不良等而只能接收从存储器芯片发送的位列中的一部分位列时、包含在逻辑芯片中的母片也能够利用存储器芯片的 存储器访问控制装置。
用于解决技术问题的手段
为了解决上述问题，有关本发明的存储器访问控制装置的特征在于，具备逻辑地 址受理部，受理对外部的存储器中的存储区域范围进行指定的逻辑地址；位位置信息存储 部，用来存储位位置信息，该位位置信息表示规定长度的位列中的I个以上的位位置；读 出部，基于由上述逻辑地址受理部受理到的逻辑地址，进行将位列以上述规定长度单位从 上述存储器读出的尝试，上述位列包括比由该逻辑地址指定的存储区域范围的位数多的位 数；位列提取部，从通过上述读出部进行的上述读出的尝试而从上述存储器取出的位列中， 以上述规定长度单位，提取由存储在上述位位置信息存储部中的位位置信息表示的位位置 的位；以及输出部，从由上述位列提取部提取出的I个以上的位列，生成由通过上述逻辑地 址受理部受理到的逻辑地址指定的存储区域范围的位数构成的位列并输出。
发明效果
根据具备上述结构的有关本发明的存储器访问控制装置，即使在因逻辑芯片与存 储器芯片之间的连接不良等而造成逻辑芯片仅能够接收从存储器芯片发送的位列中的一 部分位列时，也通过将表示该能够接收的位列的位位置的位位置信息存储到位位置信息存 储部中、将逻辑芯片中包含的母片利用的数据存储在存储器芯片的存储区域中的能够由不 受连接不良等的影响而接收的位列读出的存储区域中，从而母片能够利用存储器芯片。


图1是示意地表示集成电路100的截面的剖视图。
图2 Ca)是作为面向高性能的合格品的集成电路100的示意图，图2 (b)是作为 面向普及的合格品的集成电路100的示意图，图2 Ce)是作为不合格品的集成电路100的示意图。
图3是存储器芯片102的主要的硬件的概要结构图。
图4是表示存储器芯片102的逻辑地址的结构的结构图。
图5是系统LSI芯片101的主要的硬件结构图。
图6是外部存储器控制电路519的主要的功能结构图。
图7 (a)是将数据读出的情况下的时序图之1，图7 (b)是将数据读出的情况下的 时序图之2。
图8 Ca)是表示保存有“DTa”、“DTb”、“DTc”的区域的示意图，图8 (b)是表示保 存有“ DTa ”、“ DTb ”、“ DTc ”、“ DTd ”的区域的示意图。
图9是表示在存在连接不良微凸块的情况下、数据线冗余补救部611中的输入数 据与输出数据的关系的示意图之I。
图10是表示在存在连接不良微凸块的情况下、数据线冗余补救部611中的输入数 据与输出数据的关系的示意图之2。
图11是表示在存在连接不良微凸块的情况下、R数据校准(alignment)缓存614 进行的处理的示意图。
图12是表示在存在连接不良微凸块的情况下、W数据校准缓存器616进行的处理的示意图。
图13是存储器命令调停处理的流程图。
图14是存储器芯片控制处理的流程图之I。
图15是存储器芯片控制处理的流程图之2。
图16是集成电路100制造方法的流程图之I。
图17是集成电路100制造方法的流程图之2。
图18是系统LSI芯片1801的主要的硬件结构图。
图19是外部存储器控制电路1819的主要的功能结构图。
图20是自诊断处理的流程图。
图21是外部存储器控制电路2119的主要的硬件结构图。
图22是第2变形集成电路制造方法的流程图之I。
图23是第2变形集成电路制造方法的流程图之2。
图24是将数据读出的情况下的时序图。
图 25 是表示保存有“DTaI ”、“DTc I ”、“DTb I ”、“ DTdI ”、“DTa2 ”、“DTc2，’的区域的示意图。
图26是表示存储器芯片102的逻辑地址的结构的结构图。
图27是将数据读出的情况下的时序图
图 28 是表示保存有“DTaI ”、“DTa2 ”、“DTb I ”、“ DTb2 ”、“DTc I ”、“DTc2 ” 的区域的示意图。
图29是表示存储器芯片102的逻辑地址的结构的结构图。
图30是将数据读出的情况下的时序图。
图 31 是表示保存有“ DTaI ”、“ DTb 1”、“ DTc 1”、“ DTd 1”、“ DTa2 ”、“ DTb2，’的区域的示意图。
图32是表示存储器芯片102的逻辑地址的结构的结构图。
图33是产品制造处理的流程图。
图34是存储器访问控制装置3400的功能结构图。
具体实施方式
<实施方式1>
< 概要 >
以下，作为有关本发明的存储器访问控制装置的一例，对将系统LSI(Large Scale Integration)芯片和存储器芯片通过经由多个微凸块相互连接而层叠成的集成电路进行说明，其中系统LSI芯片具有利用存储区域的母片、控制从母片向存储区域的访问的存储器访问控制器，存储器芯片具有由母片利用的存储区域。
该集成电路基于制造时的检查结果，在将系统LSI芯片与存储器芯片连接的多个微凸块中没有发生连接不良的情况下，作为面向高性能的合格品被选择 。并且，即使是在将系统LSI芯片与存储器芯片连接的多个微凸块中的规定的微凸块组的中发生连接不良的情况下，当连接不良的数量不足规定数量时，也作为将面向高性能的合格品的一部分的功能限制的面向普及的合格品被选择。
以下，使用附图对有关本实施方式I的集成电路的概要进行说明。
图1是示意地表示集成电路100的截面的剖视图。
在该图中，系统LSI芯片101是在内部中具有利用存储区域的多个母片、和控制 从母片向存储区域的访问的存储器访问控制器的逻辑芯片，具备晶体管形成层124和布线 形成层123。并且，在晶体管形成层124中，配置有用来将形成在布线形成层123中的布线 上的信号向晶体管形成层124侧主表面外部引出的TSV (Through Silicon Via，穿透硅通 孔)。
对该系统LSI芯片101而言,在作为利用的外部存储器而确保192MB的存储区域、 并确保7GB/s的存储器带宽的情况下，具有利用外部存储器将数字电视广播节目解码I个 节目的功能，在作为利用的外部存储器而确保256MB的存储区域、并确保lOGB/s的存储器 带宽的情况下，具有利用外部存储器将数字电视广播节目同时解码2个节目的功能。
存储器芯片102是在内部中具有由包含在系统LSI芯片101中的母片利用的存储 区域的通用存储器芯片，具备晶体管形成层121和布线形成层122。
引线框架(lead frame) 103支承固定系统LSI芯片101，将系统LSI芯片101的 各个TSV端子与集成电路100外部的基板(未图示)的各个端子连接。
将系统LSI芯片101与存储器芯片102以使布线形成层对置的方式相互叠合，经 由多个微凸块111相互连接。
将系统LSI芯片101与存储器芯片102连接的微凸块中的、用来传递从存储器芯 片102读出的数据和向存储器芯片102写入的数据的微凸块组(以下，称作“存储器数据用 微凸块组”)由512个微凸块构成。
在将系统LSI芯片101与存储器芯片102连接的微凸块中不包含连接不良微凸块 的情况下，系统LSI芯片101以lOGB/s的带宽利用存储器芯片102。并且，即使是在存储器 数据用微凸块组中存在连接不良微凸块的情况下，只要其数量是128个以下，系统LSI芯片 101就不使用连接不良微凸块，而通过与存储器芯片102通信，以7GB/s的带宽利用存储器 芯片102。
系统LSI芯片101与引线框架103以使系统LSI芯片101的晶体管形成层124侧 主表面与引线框架103对置的方式相互重叠，经由多个凸块113相互连接。
并且，系统LSI芯片101、存储器芯片102和引线框架103通过树脂而封入在I个 封装(未图示)内。
图2 (a)是示意地表示作为面向高性能的合格品的集成电路100的示意图。
在该图中，系统LSI芯片101与存储器芯片102之间的各个线示意地表示将系统 LSI芯片101与存储器芯片102之间连接的各个微凸块。
面向高性能的合格品是指在将系统LSI芯片101与存储器芯片102之间连接的微 凸块中不包含连接不良的微凸块的状态下的集成电路100。在该状态下，系统LSI芯片101 以存储器芯片102为外部存储器，利用256MB的存储区域，以lOGB/s的带宽与存储器芯片 102进行数据通信。
图2 (b)是示意地表示作为面向普及的合格品的集成电路100的示意图。
在该图中，系统LSI芯片101与存储器芯片102之间的线分别与图2 (a)同样，示 意地表示将系统LSI芯片101与存储器芯片102之间连接的各个微凸块。并且，通过标记为这些线的一部分断线，表示在微凸块的一部分中包含有连接不良微凸块的情况。
面向普及的合格品是指在存储器数据用微凸块组中存在128个以下的连接不良 微凸块的状态下的集成电路100。在该状态下，系统LSI芯片101将存储器芯片102作为外 部存储器，利用192MB的存储器区域，以7GB/s的带宽与存储器芯片进行数据通信。
图3 (C)是示意地表示作为不合格品的集成电路100的示意图。
在该图中，系统LSI芯片101与存储器芯片102之间的各个线与图2(a)、图2(b) 同样，示意地表示将系统LSI芯片101与存储器芯片102之间连接的各个微凸块。并且，通 过标记为这些线的一部分断线，表示在微凸块的一部分中包含有连接不良微凸块。
不合格品是指在存储器数据用微凸块组中存在129个以上的连接不良微凸块的 状态、或者在存储器数据用微凸块组以外的微凸块中存在连接不良的微凸块的状态。在该 状态下，系统LSI芯片101不能利用存储器芯片102将数字电视广播节目解码。
以下，使用附图对集成电路100的详细情况进行说明。
〈结构〉
图3是存储器芯片102的主要的硬件的概要结构图。
如该图所示，存储器芯片102由存储体(bank)A310、存储体B320、存储体C330、存 储体D340、和IO电路350构成。
存储体A310、存储体B320、存储体C330和存储体D340分别是以512位(=64B)单 位进行读出和写入、具有由12位的行地址和8位的列地址指定的64MB的存储区域的存储 器，分别连接在IO电路350上。
IO电路350连接在存储体A310、存储体B320、存储体C330、存储体D340、和系统 LSI芯片101上，具有将从存储体A310、存储体B320、存储体C330、和存储体D340的某个读 出的512位的数据向外部输出的功能、和将从外部输入的512位的数据向存储体A310、存储 体B320、存储体C330和存储体D340的某个输出的功能。
图4是表示系统LSI芯片101内的各母片使用的逻辑地址与存储器芯片102中的 指示存储区域的物理地址的对应的地址的结构图。系统LSI芯片内的各母片使用称作逻辑 地址的地址，以便能够不知觉存储器芯片102的行及列等的物理地址而使用。在本实施例 中，IB使用与I个地址对应的32位的逻辑地址。
如该图所示，与存储器芯片102的存储区域对应的逻辑地址由6位的固定值区域 401,2位的存储器芯片102的存储体地址区域402、8位的列地址区域403、12位的行地址 区域404、以及4位的固定值区域405构成。其中，存储体地址区域402、8位的列地址区域 403、和12位的行地址区域404为存储器芯片102的物理地址。
存储体地址区域402是保存表示包含在存储器芯片102中的4个存储体(存储体 A310、存储体B320、存储体C330、存储体D340 :参照图3)中的哪个的地址的区域。
列地址区域403是保存指定存储体中的列的列地址的区域。
行地址区域404是保存指定存储体中的行的行地址的区域。
固定值区域401对应于数据的读出、写入单位为64B的情况，设定为固定值 “0x00”。这是因为，逻辑地址是字节单位的寻址。
固定值区域405设定为固定值“0x3”。由于逻辑地址为系统整体的地址映射，所以 也在外部存储器以外的例如内部存储器的地址等中使用。因此，当母片向外部存储器访问时，将指示该区域的0x3明示为逻辑地址的开头的固定值区域405而访问。
另外，从逻辑地址向物理地址变换的变换方法并不限定于图4，也可以考虑存储器芯片102的规格和各母片的存储器访问样式等而优化，以便不出现存储器访问开销。
图5是表示系统LSI芯片101的主要的硬件构成要素的结构图。
如该图所示，系统LSI芯片101由第I母片501、第2母片502 第η母片503、存储器访问控制器510、和冗余补救电路520构成。在它们之中，存储器访问控制器510还由第I母片接口 511、第2母片接口 512 第η母片接口 513、命令仲裁器(command arbiter) 516、数据缓存器517、和外部存储器控制电路519构成。
第I母片501是连接在存储器访问控制器510的第I母片接口 511上的处理器， 经由存储器访问控制器510利用存储器芯片102的存储区域。该第I母片501通过执行存储在存储器芯片102的存储区域中的程序，实现各种各样的功能。
第2母片502是连接在存储器访问控制器510的第2母片接口 512上的解码器， 受作为处理器的第I母片501控制，具有经由存储器访问控制器510利用存储器芯片102 的存储区域、将存储在存储器芯片102的存储区域中的编码化的影像数据解码的功能。
第η母片503是连接在存储器访问控制器510的第η母片接513上的编码器，受作为处理器的第I母片501控制，具有经由存储器访问控制器510利用存储器芯片102的存储区域、将存储在存储器芯片102的存储区域中的影像数据编码的功能。
冗余补救电路520连接在外部存储器控制电路519上，在内部中包括电子熔断 CeFUSE)电路521，具有通过从集成电路100的外部使用LSI测试器等在电子熔断电路521 中写入信息、从而存储确定连接不良的微凸块的微凸块ID的功能。
这里，所谓在电子熔断电路521中写入信息，是指在包含在电子熔断电路521中的多个电子熔断中、在与写入的信息对应的特定的电子熔断组中发生电迁移(electro migration)、使这些电子熔断组断线。
此外，作为存储的微凸块ID的对象的微凸块被限定于存储器数据用微凸块组，不包含用来传递向存储器芯片102发送的物理地址、命令等的微凸块组。
第I母片接511连接在第I母片501、命令仲裁器516、和数据缓存器517上，在内部中具有将从第I母片501送出的、用来利用存储器芯片102的存储区域的命令(以下，称作“来自母片的存储器命令”)存储的命令缓存器，具有如下功能受理从第I母片501送出的来自母片的存储器命令，暂时存储到命令缓存器中，将存储的来自母片的存储器命令向命令仲裁器516输出的功能；受理从数据缓存器517送出的从存储器芯片102的存储区域读出的数据，向第I母片501输出的功能；受理从第I母片501送出的向存储器芯片102的区域写入的数据，向数据缓存器517输出的功能。
这里，来自母片的存储器命令包括表示读出或写入之一的访问种类信息、表示利用的存储区域的开始地址的逻辑地址、和表示利用的存储区域的位宽的位宽信息(脉冲串数)。
第2母片接512 是与第I母片接口 511同样的电路，连接在第2母片502、命令仲裁器516、和数据缓存器517上。
第η母片接口 513是与第I母片接口 511、第2母片接口 512同样的电路，连接在第η母片503、命令仲裁器516和数据缓存器517上。
命令仲裁器516连接在第I母片接口 511、第2母片接口 512 第η母片接口 513 和外部存储器控制电路519上，具有如下功能受理从多个母片接口送出的来自母片的存储器命令的功能；在受理了来自多个母片的存储器命令的情况下，基于预先设定的优先位次赋予方法，对所受理的来自母片的存储器命令分别赋予优先位次的功能；从赋予的优先位次最高者起依次向外部存储器控制电路519发送的功能。
数据缓存器517连接在第I母片接口 511、第2母片接口 512 第η母片接口 513 和外部存储器控制电路519上，具有如下功能受理从第I母片接口 511 第η母片接口 513向存储器写入的数据，向外部存储器控制电路519发送的功能；受理来自外部存储器控制电路519的从存储器读出的数据，向第I母片接口 511 第η母片接口 513中的某个发送的功能。
图6是表示外部存储器控制电路519的主要的功能结构的结构图。
如该图所示，外部存储器控制电路519由通常用地址变换部601、补救用地址变换部602、选择器603、命令队列(command queue)604、命令发行控制部605、定时管理部606、 数据线冗余补救部611、数据重新排列部612、属性赋予部613、R数据校准缓存器(data alignment buffer) 614、数据重新排列部615、W数据校准缓存器616等构成。
通常用地址变换部601连接在命令仲裁器516和选择器603上，具有以下的2个功能。
功能1:通常地址变换功能，即将从命令仲裁器516送来的、包含在来自母片的命令中的、指示由m位构成的存储区域的开始地址的逻辑地址，变换为对存储区域的开始地址进行指示的外部存储器的物理地址，其中，存储区域是存储器芯片102中的、由存储体 A310、存储体B320、存储体C330、存储体D340的4个存储体构成的256MB的存储区域中的由m位构成的区域。
这里，所谓由m位构成的存储区域是，包含在来自母片的命令中的位宽信息表示m 位的情况下的存储区域的位宽(脉冲串数X数据宽度)。
功能2 :命令变换功能，即，使用利用通常地址变换功能变换后的物理地址，将从命令仲裁器516送来的、包含在来自母片的命令中的存储器访问命令，向存储器芯片102能够利用的命令(以后，称作“存储器命令”)变换。
这里，所谓存储器命令，包括表示读出或写入之一的访问种类信息、和表示利用的存储区域的开始地址的物理地址，读出和写入的位宽以512位(=64B)固定。
图7 Ca)是在对通常用地址变换部601输入了来自母片的存储器命令的情况下， 通常用地址变换部601将来自母片的存储器命令变换为存储器命令并输出、结果从存储器芯片102读出数据时的时序图的一例。这里，示出了来自母片的存储器命令是从存储器芯片102读出以“0x30000000”的逻辑地址为开始地址的、连续的192B的数据的命令的情况下的例子。
通常用地址变换部601如果接受到将192B的数据读出的来自母片的存储器命令， 则利用通常地址变换功能和命令变换功能，生成在存储体A310、存储体B320和存储体C330 中、从由相互相同的行地址“0x000”和相互相同的列地址“0x00”指示的64B的存储区域读出数据的“ RDa”存储器命令、“ RDb ”存储器命令和“ RDc ”存储器命令这3个存储器命令并 输出。
于是，存储器芯片102将由64B的数据构成的“DTa”从存储体A310读出，将由64B 构成的“DTb”从存储体B320读出，将由64B构成的“DTc”从存储体C330读出并输出。
图8 Ca)是示意地表示上述例子中的、保存有“DTa”的区域、保存有“DTb”的区域和保存有“DTc”的区域的示意图。
如该图所示，在上述例子中，保存有“DTa”的区域的开始物理地址为存储体A310 的行地址“0x000”和列地址“0x00”，保存有“DTb”的区域的开始物理地址为存储体B320的行地址“0x000”和列地址“0x00”，保存有“DTc”的区域的开始物理地址为存储体C330的行地址“0x000”和列地址“0x00”。
再次回到图6，继续外部存储器控制电路519的说明。
补救用地址变换部602连接在命令仲裁器516和选择器603上，具有以下的2个功能。
功能1:补救地址变换功能，S卩，将从命令仲裁器516送来的、包含在来自母片的命令中的、由m位构成的存储区域的开始地址的逻辑地址，变换为指示存储器芯片102中的由存储体A310、存储体B320、存储体C330这3个存储体构成的192MB的存储区域中的由m位构成的存储区域的开始地址的物理地址；和指示存储器芯片102中的由存储体D340构成的 64MB的存储区域中的由k位构成的存储区域的开始地址的物理地址。
这里，由m位构成的存储区域与由k位构成的存储区域的关系是，由k位构成的存储区域包括(1)由指示由m位构成的存储区域中的、存储体A310的存储区域的行地址和列地址的组表示的存储体D的存储区域、(2)由指示由m位构成的存储区域中的、存储体 B320的存储区域的行地址和列地址的组表示的存储体D的存储区域、(3)由指示由m位构成的存储区域中的、存储体C330的存储区域的行地址和列地址的组表示的存储体D的存储区域这3个存储区域。
功能2 :命令变换功能，即，使用利用补救地址变换功能变换后的物理地址，将从命令仲裁器516送来的、包含在来自母片的命令中的存储器访问命令，向存储器芯片102能够利用的存储器命令变换。
图7 (b)是在对补救用地址变换部602输入了来自母片的存储器命令的情况下， 补救用地址变换部602将来自母片的存储器命令变换为存储器命令并输出、结果从存储器芯片102读出数据时的时序图的一例。这里，示出了来自母片的存储器命令为从存储器芯片102读出以作为“0x30000000”的逻辑地址为开始地址的、连续的192B的数据的命令的情况下的例子。
补救用地址变换部602如果接受到将192B的数据读出的来自母片的存储器命令， 则利用补救地址变换功能和命令变换功能，生成从在存储体A310、存储体B320和存储体 C330中用相互相同的行地址“0x000”和相互相同的列地址“ObOO”指示的64B的存储区域 读出数据的“RDa”存储器命令和“RDb”存储器命令和“RDc”存储器命令这3个存储器命令、 以及从存储体D340读出数据的“RDd”存储器命令并输出。这里，“RDa”存储器命令、“RDb” 存储器命令和“RDc”存储器命令中的行地址和列地址的组相互相同，所以“RDd”存储器命令中的行地址和列地址的组也与这些其他命令中的行地址和列地址的组相同。
于是，存储器芯片102将由64B的数据构成的“DTa”从存储体A310读出，将由64B 构成的“DTb”从存储体B320读出，将由64B构成的“DTc”从存储体C330读出，将由64B的数据构成的“DTd”从存储体D340读出并输出。
图8 (b)是示意地表示上述例子中的保存有“DTa”的区域、保存有“DTb”的区域、 保存有“DTc”的区域、和保存有“DTd”的区域的示意图。
如该图所示，在上述例子中，保存有“DTa”的区域的开始物理地址为存储体A310 的行地址“0x000”和列地址“0x00”，保存有“DTb”的区域的开始物理地址为存储体B320的 行地址“0x000”和列地址“0x00”，保存有“DTc”的区域的开始物理地址为存储体C330的行 地址“0x000”和列地址“0x00”，保存有“DTd”的区域的开始物理地址为存储体D340的行地 址“0x000”和列地址“0x00”。
该补救时的逻辑地址与物理地址的变换不是使用图4的变换规则而是使用以下 这样的变换规则。对存储体地址而言，如果将逻辑地址用0x0040除时的商为3的倍数则是 存储体A310，如果为3的倍数+1则是存储体B320，如果为3的倍数+2则是存储体C330。 同样，列地址是用0x0080除时的商，行地址是用0x0080X列数来除的商。
再次回到图6，继续外部存储器控制电路519的说明。
选择器603连接在通常用地址变换部601、补救用地址变换部602、命令发行控制 部605和冗余补救电路520上，具有以下的功能。
功能基于存储在冗余补救电路520中的、连接不良的微凸块的微凸块ID，(I)在 不存在连接不良的微凸块的情况下，选择从通常用地址变换部601发送的存储器命令，向 命令队列604输出，(2)在存在连接不良的微凸块的情况下，选择从补救用地址变换部602 发送的存储器命令，向命令队列604输出。
命令队列604连接在选择器603和命令发行控制部605上，具有将从选择器603 送出的存储器命令在被命令发行控制部605读出之前暂时存储的功能。
定时管理部606连接在命令发行控制部605上，具有基于一定的条件来依次生成 用来确定当前能够发行的存储器命令的定时制约信息、并进行存储的功能。
命令发行控制部605连接在命令队列604、定时管理部606、和存储器芯片102上， 具有如下功能，即参照存储在定时管理部606中的定时制约信息，从暂时存储在命令队列 604中的存储器命令中读出能够发行的存储器命令，将所读出的存储器命令向存储器芯片 102 无序地(out of order)发行。
数据线冗余补救部611连接在存储器芯片102、数据重新排列部612、数据重新排 列部615和冗余补救电路520上，具有以下的4个功能。
功能1:接受从存储器芯片102读出的64B的读出数据，基于存储在冗余补救电路 420中的连接不良的微凸块的微凸块ID，在不存在连接不良的微凸块的情况下，将接受到 的读出数据原样向数据重新排列部612输出。
功能2 :接受从存储器芯片102读出的64B的读出数据，基于存储在冗余补救电路 420中的连接不良的微凸块的微凸块ID，在存在连接不良的微凸块的情况下，从接受到的 读出数据中剔除与连接不良的微凸块对应的位置的位，将剔除后的读出数据左校准，向数 据重新排列部612输出。
图9是表示在存在连接不良的微凸块的情况下、从存储器芯片102向数据线冗余 补救部611输入了读出数据时的、向数据线冗余补救部611输入的输入数据和来自数据线 冗余补救部611的输出数据的关系的示意图。这里，该图表示作为输入数据的64B (=512位)的数据中的第h位901、第i位902、第j位903、第k位904、第I位905、第m位906、第 η位907为与连接不良的微凸块对应的位置的位的情况下的例子。
如该图所示，数据线冗余补救部611从输入数据中将与连接不良的微凸块对应的位置的位剔除，将进行了剔除后的读出数据左校准并输出。
再次回到图6，继续数据线冗余补救部611的功能说明。
功能3 :接受从数据重新排列部615发送的64Β的数据，基于存储在冗余补救电路 520中的连接不良的微凸块的微凸块ID，在不存在连接不良的微凸块的情况下，将接受到的数据原样向存储器芯片102输出。
功能4 :接受从数据重新排列部615发送的64Β的数据，基于存储在冗余补救电路 520中的连接不良的微凸块的微凸块ID，在存在连接不良的微凸块的情况下，对接受到的数据，在与连接不良的微凸块对应的位置插入空位(dummy bit)(例如“ObO”)，以使比该位置靠高位侧进行右移位，向存储器芯片102输出。
图10是表示在存在连接不良的微凸块的情况下、从数据重新排列部615向数据线冗余补救部611输入了读出数据时的、向数据线冗余补救部611输入的输入数据和来自数据线冗余补救部611的输出数据的关系的图。这里，该图表示作为输出数据的64B (=512 位)的数据中的第h位1001、第i位1002、第j位1003、第k位1004、第I位1005、第m位 1006、第η位1007为与连接不良的微凸块对应的位置的位的情况下的例子。
如该图所示，数据线冗余补救部611从输入数据中，在与连接不良的微凸块对应的位置插入空位，以使比该位置靠高位侧进行右移位，将进行了插入后的数据输出。
再次回到图6，继续外部存储器控制电路519的说明。
数据重新排列部612连接在数据线冗余补救部611和属性赋予部613上，具有以下的功能。
功能在命令发行控制部605将存储器命令无序地发行的情况下，当从数据线冗余补救部611与无序地发行的命令呼应地送来从存储器芯片102读出的数据时，将这些数据重新排序(reorder)以成为有序(in order),向属性赋予部613输出。
属性赋予部613连接在数据重新排列部612和R数据校准缓存器614上，具有对从数据重新排列部612发送的读出数据赋予作为读出源的母片的ID来作为属性信息、并向 R数据校准缓存器614输出的功能。
R数据校准缓存器614连接在属性赋予部613、数据缓存器617和冗余补救电路 620上，具有以下的5个功能。
功能1:基于存储在冗余补救电路620中的连接不良的微凸块的微凸块ID，在不存在连接不良的微凸块的情况下，将从属性赋予部613发送的读出数据原样向数据缓存器 517输出。
功能2 :基于存储在冗余补救电路520中的连接不良的微凸块的微凸块ID，在存在连接不良的微凸块的情况下，将从属性赋予部613发送的读出数据暂时存储。
功能3 :基于存储在冗余补救电路620中的连接不良的微凸块的微凸块ID，在连接不良的微凸块存在k位(k>0 )的情况下，当存储在存储体A310中的读出数据(以后，称作 “读出数据A”)被从属性赋予部613送来时，待机直到被输入如下读出数据，即，存储在由与指出存储有读出数据A的存储区域的行地址和列地址的组相同的行地址和列地址的组指示的存储体D的存储区域中的读出数据(以后，称作“读出数据D1”)，如果被输入读出数据 D1，则通过将由读出数据Dl的[O k]构成的位列插入到读出数据A的[511 — k :511]中， 生成读出数据Al，向数据缓存器517输出。
功能4 :基于存储在冗余补救电路620中的连接不良的微凸块的微凸块ID，在连接 不良的微凸块存在k位(k>0 )的情况下，当存储在存储体B320中的读出数据(以后，称作“读 出数据B”)被从属性赋予部613送来时，待机直到被输入如下读出数据，即，存储在由与指 出存储有读出数据B的存储区域的行地址和列地址的组相同的行地址和列地址的组指示 的存储体D的存储区域中的读出数据(以后，称作“读出数据D2”)，如果被输入读出数据D2， 则通过将由读出数据D2的[128 :128+k]构成的位列插入到读出数据B的[511 — k :511] 中，生成读出数据BI，向数据缓存器517输出。
功能5 :基于存储在冗余补救电路620中的连接不良的微凸块的微凸块ID，在连接 不良的微凸块存在k位(k>0 )的情况下，当存储在存储体C330中的读出数据(以后，称作“读 出数据C”)被从属性赋予部613送来时，待机直到被输入如下读出数据，即，存储在由与指 出存储有读出数据C的存储区域的行地址和列地址的组相同的行地址和列地址的组指示 的存储体D的存储区域中的读出数据(以后，称作“读出数据D3”)，如果被输入读出数据D3， 则通过将由读出数据D3的[256 256+k]构成的位列插入到读出数据C的[511 — k :511] 中，生成读出数据Cl，向数据缓存器517输出。
图11是示意地表示在为连接不良的微凸块存在k位(k>0)的情况下、当由相互相 同的行地址和相互相同的列地址的组指示的、从存储体A310的存储区域读出的第I数据、 从存储体B320的存储区域读出的第2数据、从存储体C330的存储区域读出的第3数据、和 从存储体D340的存储区域读出的第4数据被输入到R数据校准缓存器614中时、由R数据 校准缓存器614进行的处理的示意图。
如该图所示，R数据校准缓存器614在第I数据的[511 — k :511]中插入由第4数 据的[O k]构成的位列并输出，在第2数据的[511 - k :511]中插入由第4数据的[128 128+k]构成的位列并输出，在第3数据的[511 — k :511]中插入由第4数据的[256 256+k] 构成的位列并输出。
再次回到图6，继续外部存储器控制电路519的说明。
W数据校准缓存器616连接在数据重新排列部615、数据缓存器517和冗余补救电 路520上，具有以下的3个功能。
功能1:基于存储在冗余补救电路520中的连接不良的微凸块的微凸块ID，在不 存在连接不良的微凸块的情况下，将从数据缓存器517发送的数据原样向数据重新排列部 615输出。
功能2 :基于存储在冗余补救电路520中的连接不良的微凸块的微凸块ID，在存在 连接不良的微凸块的情况下，将从数据缓存器517发送的数据暂时存储。
功能3 :基于存储在冗余补救电路520中的连接不良的微凸块的微凸块ID，在连接 不良的微凸块存在k位(k>0)的情况下，当从数据缓存器517送来了基于来自I个母片的 存储器命令的、要向存储体A310写入的写入数据(以下，称作“写入数据A”)、或/及要向存 储体B320写入的写入数据(以下，称作“写入数据B”)、或/及要向存储体C330写入的写入 数据(以下，称作“写入数据C”)时，(I)对于这些写入数据中的、要向由相互相同的行地址和相互相同的列地址指示的存储区域写入的数据的组，分别生成将由写入数据A的[511 -k :511]构成的位列作为[O :k]、将由写入数据B的[511 — k :511]构成的位列作为[128 128+k]、将由写入数据C的[511 — k :511]构成的位列作为[255 :255+k]的写入数据D，(2) 将送来的全部的写入数据和所生成的全部的写入数据D向数据重新排列部615输出。
图12是示意地表示在连接不良的微凸块存在k位(k>0)的情况下、当被输入了基于来自I个母片的存储器命令的、由相互相同的行地址和相互相同的列地址的组指示的、 要向存储体A310的存储区域写入的第5数据、要向存储体B320的存储区域写入的第6数据、和要向存储体C330的存储区域写入的第7数据时、W数据校准缓存器616进行的处理的示意图。
如该图所示，W数据校准缓存器616生成将由第5数据的[511 — k :511]构成的位列作为[O :k]、将由第6数据的[511 — k :511]构成的位列作为[128 :128+k]、将由第7 数据的[511 - k :511]构成的位列作为[256 256+k]的第8数据，将第5数据、第6数据、 第7数据、及第8数据输出。
再次回到图6，继续外部存储器控制电路519的说明。
数据重新排列部615连接在W数据校准缓存器616和数据线冗余补救部611上， 具有以下的功能。
功能在命令发行控制部605将存储器命令无序地发行的情况下，当从W数据校准缓存器616与无序地发行的命令对应地送来要向存储器芯片102写入的数据时，将这些数据重新排序成为对应的命令的发行顺序，向数据线冗余补救部611输出。
以下，参照图面，说明上述结构的集成电路100进行的动作。
〈动作〉
这里，说明集成电路100进行的动作中的、作为特征性的动作的存储器命令调停处理和存储器芯片控制处理。
<存储器命令调停处理>
存储器命令调停处理是存储器访问控制器510进行的处理，是受理从第I母片 501 第η母片503送来的来自母片的存储器命令、对所受理的来自母片的存储器命令进行调停的处理。
以下，为了将存储器命令调停处理的说明简略化，使用第I母片501作为第I母片 501 第η母片503的代表，使用第I母片接口 511作为第I母片接口 511 第η母片接口 513的代表而进行说明。
图13是存储器命令调停处理的流程图。
存储器命令调停处理通过将存储器访问控制器510起动而开始。
如果开始存储器命 令调停处理，则第I母片接口 511待机直到从第I母片501送来来自母片的存储器命令(重复步骤S1300 否)，如果送来来自母片的存储器命令(步骤 S1300:是)，则调查在内部的命令缓存器中是否留有存储来自母片的存储器命令的区域(步骤 S1305)。
在步骤S1305的处理中，在没有留有存储来自母片的存储器命令的区域的情况下 (步骤S1305 :否)，第I母片接口 511待机直到在内部的命令缓存器中出现存储来自母片的存储器命令的区域(重复步骤S1305 :否)，在留有存储来自母片的存储器命令的区域的情况下(步骤S1305 :是)，第I母片接口 511受理来自母片的存储器命令(步骤S1310)，在内部的命令缓存器暂时存储。
如果将来自母片的存储器命令存储，则第I母片接口 511调查所存储的来自母片的存储器命令是否是向存储器芯片102的写命令(写入命令)(步骤S1315)。
在步骤S1315的处理中，在是向存储器芯片102的写命令的情况下(步骤S1315 是)，第I母片接口 511受理从第I母片501送来的、向存储器芯片102的区域的写入数据 (步骤S1320)，将暂时存储在内部的命令缓存器中的来自母片的存储器命令向命令仲裁器 516输出，将所受理的写入数据向数据缓存器517输出(步骤S1325)。
在步骤S1315的处理中，在不是向存储器芯片102的写命令的情况下，即，在是向存储器芯片102的读命令的情况下(步骤S1315 :否)，第I母片接口 511将暂时存储在内部的命令缓存器中的来自母片的存储器命令向命令仲裁器516输出(步骤S1330)。
在步骤S1325的处理结束的情况下，或在步骤S1330的处理结束的情况下，命令仲裁器516受理从第I母片接口 511送来的来自母片的存储器命令。
命令仲裁器516受理不仅从第I母片接口 511、还从第2母片接口 512 第η母片接口 513并行送来的来自母片的存储器命令。
命令仲裁器516对于并行受理的来自母片的存储器命令，通过对所受理的来自母片的存储器命令分别赋予优先位次，进行来自母片的存储器命令的调停(步骤S1335)，从所赋予的优先位次最高者起依次向外部存储器控制电路519输出。
外部存储器控制电路519如果被从命令仲裁器516输入来自母片的存储器命令， 则进行与该命令对应的处理。关于外部存储器控制电路519进行的处理，在后面〈存储器芯片控制处理〉的项目的部分中详细地说明。
命令仲裁器516如果对外部存储器控制电路519输出来自母片的存储器命令，则等待外部存储器控制电路519根据该命令进行的处理结束(重复步骤S1340 :否)。
在步骤S1340的处理中，如果检测到与输出的来自母片的存储器命令对应地外部存储器控制电路519进行的处理结束(步骤S1340 :是)，则调查该输出的来自母片的存储器命令是否是与命令(步骤S1345)。
在步骤S1345的处理中，在来自母片的存储器命令是写命令的情况下(步骤 S1345 :是)，命令仲裁器516对发行该来自母片的存储器命令的母片，经由对应的母片接口、输出作为写命令完成的信号的写下信号(步骤S1350)。
在步骤S1345的处理中，在来自母片的存储器命令不是写命令的情况下，即在是读命令的情况下(步骤S1345 :否)，数据缓存器517受理从外部存储器控制电路519送来的、 从存储器芯片102的区域读出的读出数据，对发行该来自母片的存储器命令的母片，经由对应的母片接口、输出受理的读出数据(步骤S1355 )。
在步骤S1350的处理结束的情况下，或在步骤S1355的处理结束的情况下，存储器访问控制器510再次回到步骤S1300的处理，重复步骤S1300以下的处理。
〈存储器芯片控制处理〉
存储器芯片控制处理是外部存储器控制电路519进行的处理，是在从命令仲裁器 516送来了来自母片的存储器命令的情况下、将该来自母片的存储器命令变换为存储器芯片102能够利用的存储器命令、通过将变换后的存储器命令向存储器芯片102发行、进行向存储器芯片102的数据的写入或来自存储器芯片102的数据的读出的处理。
图14和图15是存储器芯片控制处理的流程图。
存储器芯片控制处理通过起动外部存储器控制电路519而开始。
如果开始存储器芯片控制处理，则外部存储器控制电路519待机直到从命令仲裁 器516送来来自母片的存储器命令(重复步骤S1400 :否)，如果送来来自母片的存储器命 令(步骤S1400 :是)，则调查在命令队列604中是否留有将新的存储器命令暂时存储的区域 (步骤 S1410)。
在步骤S1410的处理中，在命令队列604中没有留有暂时存储新的存储器命令的 区域的情况下(步骤S1410 :否)，外部存储器控制电路519待机直到在命令队列604中留出 将新的存储器命令暂时存储的区域(重复步骤S1400 :否)，在命令队列604中留有将新的存 储器命令暂时存储的区域的情况下(步骤S1410 :是)，(I)通常用地址变换部601将包含在 从命令仲裁器516送来的来自母片的命令中的、指示由m位构成的存储区域的逻辑地址，变 换为指示存储器芯片102中的由存储体A310、存储体B320、存储体C330、存储体D340这4 个存储体构成的256MB的存储区域中的由m位构成的存储区域的物理地址，利用变换后的 物理地址，将包含在从命令仲裁器516送来的来自母片的命令中的存储器访问命令，变换 为存储器芯片102能够利用的存储器命令，向选择器603输出(步骤S1420)，(2)补救用地 址变换部602将包含在从命令仲裁器516送来的来自母片的命令中的、指示由m位构成的 存储区域的逻辑地址，变换为指示存储器芯片102中的由存储体A310、存储体B320、存储体 C330这3个存储体构成的192MB的存储区域中的由m位构成的存储区域的物理地址、和指 示存储器芯片102中的由存储体D340构成的64MB的存储区域中的由k位构成的存储区 域的物理地址，利用变换后的物理地址，将包含在从命令仲裁器516送来的来自母片的命 令中的存储器访问命令，变换为存储器芯片102能够利用的存储器命令，向选择器603输出 (步骤 S1430)。
选择器603从通常用地址变换部601受理存储器命令，如果从补救用地址变换部 602接受存储器命令，则基于存储在冗余补救电路52中的连接不良的微凸块的微凸块ID， 调查是否存在连接不良的微凸块(步骤S1440)。
在步骤S1440的处理中，在存在连接不良的微凸块的情况下(步骤S1440 :是)， 选择器603选择由补救用地址变换部602生成的存储器命令，向命令队列604输出(步骤 S1450)。
在步骤S1440的处理中，在不存在连接不良的微凸块的情况下(步骤S1440 :否)， 选择器603选择由通常用地址变换部601生成的存储器命令，向命令队列604输出(步骤 S1460)。
在步骤S1450的处理结束的情况下，或在步骤S1460的处理结束的情况下，命令队 列604将输入的存储器命令暂时存储(步骤S1470)。
命令队列604如果将存储器命令暂时存储，则命令发行控制部605参照存储在定 时管理部606中的定时制约信息，调查在暂时存在于命令队列604中的存储器命令之中是 否存在能够发行的存储器命令(步骤S1480)。
在步骤S1480的处理中，在不存在能够发行的存储器命令的情况下(步骤S1480 否)，命令发行控制部605待机直到存在能够发行的存储器命令(重复步骤S1480 :否的处理)。
在步骤S1480的处理中，在存在能够发行的存储器命令的情况下(步骤S1480 是)，命令发行控制部605调查该能够发行的存储器命令是否是向存储器芯片102的写命令 (写入命令)(步骤S1500)。
在步骤S1500的处理中，在是写命令的情况下(步骤S1500 :是)，W数据校准缓存器 616接受从数据缓存器517发送的、向存储器芯片102写入的写入数据(步骤S1505)。
W数据校准缓存器616如果接受到写入数据，则基于存储在冗余补救电路520中的 连接不良的微凸块的微凸块ID，调查是否存在连接不良的微凸块(步骤S1510)。
在步骤S1510的处理中，在存在连接不良的微凸块的情况下(步骤S1510 :是)，如 果设连接不良的微凸块的数量为k位(k>0)，则W数据校准缓存器616将写入数据暂时存 储，直到从数据缓存器517送来基于来自I个母片的存储器命令的、要向存储体A310写入 的写入数据A、或/及要向存储体B320写入的写入数据B、或/及要向存储体C330写入的 写入数据C，(I)对于这些写入数据中的、要向由相互相同的行地址和相互相同的列地址指 示的存储区域写入的数据的组，分别生成将由写入数据A的[511 - k :511]构成的位列作 为[O :k]、将由写入数据B的[511 — k :511]构成的位列作为[128 :128+k]、将由写入数据 C的[511 - k :511]构成的位列作为[255 255+k]的写入数据D，(2)将送来的全部的写入 数据、和所生成的全部的写入数据D向数据重新排列部615输出(步骤S1515)。
数据重新排列部615如果被从W数据校准缓存器616输入写入数据，则根据需要 将写入数据的顺序重新排列，向数据线冗余补救部611输出(步骤S1520)。
数据线冗余补救部611如果被从数据重新排列部615输入写入数据，则由于存在 连接不良的微凸块，所以基于存储在冗余补救电路520中的连接不良的微凸块的微凸块 ID，对从数据重新排列部615发送的写入数据，在与连接不良的微凸块对应的位置插入空 位(例如“ObO”)，以使比该位置靠高位侧进行右移位(步骤S1525)。
在步骤S1510的处理中，在不存在连接不良的微凸块的情况下(步骤S1510 :否)， W数据校准缓存器616将从数据缓存器517发送的数据原样向数据重新排列部615输出， 数据重新排列部615如果被从W数据校准缓存器616输入写入数据，则根据需要将写入数 据的顺序重新排列，向数据线冗余补救部611输出，数据线冗余补救部611由于不存在连 接不良的微凸块，所以对从数据重新排列部615发送的写入数据不进行空位的插入(步骤 S1530)。
在步骤S1525的处理结束的情况下，或在步骤S1530的处理结束的情况下，命令发 行控制部605发行向存储器芯片102的写命令(步骤S1535)，数据线冗余补救部611向存储 器芯片102输出写入数据(步骤S1540)。
在步骤S1500的处理中，在不是写命令的情况下，即在是读命令的情况下(步骤 S1500 :否)，命令发行控制部605发行向存储器芯片102的读命令(步骤S1555)。
于是，存储器芯片102按照该读命令将读出数据读出，向数据线冗余补救部611输 出，数据线冗余补救部611接受从存储器芯片102读出的读出数据(步骤S1560)。
数据线冗余补救部611如果接受到从存储器芯片102读出的读出数据，则基于存 储在冗余补救电路520中的连接不良的微凸块的微凸块ID，调查是否存在连接不良的微凸 块(步骤S1565)。
在步骤S1565的处理中，在存在连接不良的微凸块的情况下(步骤S1565 :是)，数 据线冗余补救部611基于存储在冗余补救电路420中的连接不良的微凸块的微凸块ID，从 接受到的读出数据中剔除与连接不良的微凸块对应的位置的位，将进行了剔除的读出数据 左校准，向数据重新排列部612输出(步骤S1570)。
数据重新排列部612如果被从数据线冗余补救部611输入读出数据，则根据需要 将读出数据的顺序重新排列，向属性赋予部613输出(步骤S1575)，属性赋予部613对从数 据重新排列部612发送的读出数据赋予作为读出源的母片的ID，作为属性信息，向R数据校 准缓存器614输出。
如果被从数据重新排列部612输入读出数据，则R数据校准缓存器614由于存在 连接不良的微凸块，所以如果设连接不良的微凸块的数量为k位(k>0)，则(I)当从属性赋 予部613送来了存储在存储体A310中的读出数据A时，待机直到被输入如下读出数据，即， 存储在由与指出存储有读出数据A的存储区域的行地址和列地址的组相同的行地址和列 地址的组指示的存储体D的存储区域中的读出数据(以后，称作“读出数据D1”)，如果被输 入读出数据D1，则通过将由读出数据Dl的[O :k]构成的位列向读出数据A的[511 - k 511]插入，生成读出数据Al，向数据缓存器517输出，(2)当从属性赋予部613送来了存储 在存储体B320中的读出数据B时，待机直到被输入如下读出数据，即，存储在由与指出存储 有读出数据B的存储区域的行地址和列地址的组相同的行地址和列地址的组指示的存储 体D的存储区域中的读出数据(以后，称作“读出数据D2”)，如果被输入读出数据D2，则通过 将由读出数据D2的[128 :128+k]构成的位列向读出数据B的[511 — k :511]插入，生成读 出数据BI，向数据缓存器517输出，(3)当从属性赋予部613送来了存储在存储体C330中 的读出数据C时，待机直到被输入如下读出数据，即，存储在由与指出存储有读出数据C的 存储区域的行地址和列地址的组相同的行地址和列地址的组指示的存储体D的存储区域 中的读出数据(以后，称作“读出数据D3”)，如果被输入读出数据D3，则通过将由读出数据 D3的[256 256+k]构成的位列向读出数据C的[511 — k :511]插入，生成读出数据Cl，向 数据缓存器517输出(步骤S1580)。
在步骤S1565的处理中，在不存在连接不良的微凸块的情况下(步骤S1565 :否)， 数据线冗余补救部611将接受到的读出数据原样向数据重新排列部612输出，数据重新排 列部612将接受到的读出数据根据需要而将读出数据的顺序重新排列，向属性赋予部613 输出，属性赋予部613对接受到的读出数据赋予作为读出源的母片的ID，作为属性信息，向 R数据校准缓存器614输出(步骤S1585)。
如果被从属性赋予部613输入读出数据，则R数据校准缓存器614由于不存在连 接不良的微凸块，所以将输入的读出数据原样向数据缓存器517输出(步骤S1590)。
在步骤S1540的处理结束的情况下、步骤S1580的处理结束的情况下、或步骤 S1590的处理结束的情况下，外部存储器控制电路519再次回到步骤S1400的处理，重复步 骤S1400以下的处理。
以下，对集成电路100进行考察。
< 考察 1>
根据上述集成电路100，在不存在连接不良微凸块的情况下，包含在系统LSI芯片 101中的各母片利用由存储体A310、存储体B320、存储体C330、存储体D340构成的256MB的存储区域。并且，集成电路100作为面向高性能的合格品动作。
此外，即使是在存储器数据用微凸块组中存在128个以下的连接不良微凸块的情 况下，包含在系统LSI芯片101中的各母片也能够利用由存储体A310、存储体B320、存储体 C330构成的192MB的存储区域。并且，在此情况下，由存储体D340构成的64MB的存储区域 被用于补救由存储体么310、存储体8320、存储体0330构成的192MB的存储区域中、因连接 不良微凸块的存在而不能访问的存储区域。但是，在此情况下，与不存在连接不良微凸块的 情况相比，外部存储器控制电路519发行的存储器命令的数量相对于利用的存储区域量的 比例变多，所以与不存在连接不良微凸块的情况相比，包含在系统LSI芯片101中的各母片 的存储器芯片102的利用效率下降。并且，利用的存储区域也变少。但是，集成电路100作 为面向普及的合格品动作。
相对于此，在以往的将不会具备存储器访问控制器510的逻辑芯片与存储器芯片 经由微凸块相互连接而成的集成电路中，即便连接不良微凸块存在I个，该以往的集成电 路也不能正确地动作，所以成为不合格品。
因而，集成电路100与以往的集成电路相比，会降低因微凸块的连接不良而引起 的不合格品的发生频度。
以下，使用附图对制造上述集成电路100的制造方法进行说明。
<制造方法>
图16和图17是集成电路100的制造方法的流程图。
集成电路100的制造首先通过着手集成电路100的开发而开始。
如果着手集成电路100的开发，则最先进行集成电路100的功能规格设计(步骤 S1600)，决定存储器结构(步骤S1610)。
基于在功能规格设计中得到的集成电路100的成本、成品率等的试算，决定在发 生了连接不良微凸块的情况下能够作为面向普及的合格品而进行补救的连接不良微凸块 的最大位数(以下，称作“最大补救位数”)(步骤S1620)。
如果决定最大补救位数，则进行作为面向高性能的合格品而动作的情况下的从各 母片向存储器芯片102的存储器带宽、和作为面向普及的合格品而动作的情况下的从各母 片向存储器芯片102的存储器带宽的估计(步骤S1630)，决定作为面向高性能的合格品而 动作的情况下的存储器映射、和作为面向普及的合格品而动作的情况下的存储器映射(步 骤S1640)。这里，所谓存储器映射的决定，是指按照每个母片决定利用的存储空间(=逻辑 地址空间)。
如果决定存储器映射，则调查向存储器芯片102的存储器带宽、和存储器芯片 102的存储器容量这两者是否满足在步骤S1610的处理中决定的存储器结构的要件(步骤 S1650)。
在步骤S1650的处理中，在不满足存储器结构的要件的情况下(步骤S1650 :否)， 重复进行步骤S1630的处理 步骤S1650的处理直到满足存储器结构的要件。根据不满足 存储器结构的程度，也有回到步骤S1600的处理或步骤S1610的处理的情况。
在步骤S1650的处理中，在满足存储器结构的要件的情况下(步骤S1650 :是)，进 行系统LSI芯片101的物理设计，制造系统LSI芯片101 (步骤S1660)，购买(或制造)存储 器芯片102。
并且，将制造出的系统LSIlOl中的合格品与购买(或制造)的存储器芯片102中的合格品层叠，组装集成电路100 (步骤S1670)。
然后，对组装成的集成电路100，使用LSI测试器，进行用来调查在微凸块中是否有接合不良者的测试(步骤S1680)。这里，该测试通过使用LSI测试器使集成电路100执行测试向量来进行，该测试向量包括从系统LSI芯片101向存储器芯片102的数据读出处理命令组、或数据的写入处理命令组。
并且，将测试结果解析，调查在存储器数据用微凸块组以外的微凸块中是否存在连接不良者(步骤S1700)。
在步骤S1700的处理中，在不存在连接不良的微凸块的情况下(步骤S1700 :是)， 再将测试结果解析，调查在微凸块组中是否有连接不良的微凸块(步骤S1710)。
在步骤S1710的处理中，在存在连接不良的微凸块的情况下(步骤S1710 :是)，再调查连接不良的微凸块的数量是否为最大补救位数以下(步骤S1720)。
在步骤S1720的处理中，在连接不良的微凸块的数量是最大补救位数以下的情况下(步骤S1720 :是)，使电子熔断电路521使用LSI测试器将连接不良的微凸块的微凸块ID 存储(步骤S1720)，将集成电路100选定为确保了 7GB/s的存储器带宽的面向普及功能的合格品(步骤S1740)。
在步骤S1700的处理中存在连接不良的微凸块的情况下(步骤S1700 :否)，或在步骤S1720的处理中连接不良的微凸块的数量比最大补救位数多的情况下(步骤S1720 :否)， 将集成电路100选定为不合格品(步骤S1750)。
在步骤S1710的处理中，在不存在连接不良的微凸块的情况下(步骤S1710 :否)， 不使电子熔断电路521存储信息(步骤S1760)，选定为确保了 lOGB/s的存储器带宽的面向高性能的合格品(步骤S1770)。
在步骤S1740的处理结束的情况下、步骤S1750的处理结束的情况下、或步骤 S1770的处理结束的情况下，集成电路100的制造结束。
< 考察 2>
在选定为面向普及功能的合格品的集成电路100中，在存储器数据用微凸块组中存在连接不良的微凸块。因此，不能有效利用从存储器芯片102读出的数据中的一部分数据。因而，为了从存储器芯片102读出一定量的有效的数据，被选择为面向普及功能的合格品的集成电路100与被选择为面向高性能的合格品的集成电路100(8卩，不存在连接不良的微凸块的情况下的集成电路100)相比，来自存储器芯片102的数据的读出次数变多。
因此，在被选定为面向普及功能的合格品的集成电路100和被选定为面向高性能的合格品的集成电路100执行包括从存储器芯片102读出数据的处理的、相互同样的处理的情况下，被选定为面向普及功能的合格品的集成电路100中存储器芯片102消耗的消耗电流量比被选定为面向高性能的合格品的集成电路100中存储器芯片102消耗的消耗电流量大。
此外，一般已知，对存储器而言，作为将数据读出的情况下的消耗电流的时间变动样式，呈现包含特征性峰值的样式。`
这是因为，一般而言，在存储器将数据读出的一系列的动作中，存在例如对位线预充电的预充电期间、使多个读出放大器并行动作的读出放大器动作期间等的、相对于其他期间流过比较大的电流的特征性期间。
因而，通过调查作为存储器将数据读出的情况下的消耗电流的时间变动样式而呈 现的、包括上述那样的特征性峰值的样式的次数，能够推测由存储器进行的数据的读出次数。
如果利用这一点推测进行规定的处理的集成电路100中的存储器芯片102进行的 读出次数，则能够区别该集成电路100是被选定为面向普及功能的合格品还是被选定为面 向闻性能的合格品。
此外，关于数据的写入，也与关于数据的读出同样，在被选定为面向普及功能的合 格品的集成电路100和被选定为面向高性能的合格品的集成电路100执行包括向存储器芯 片102写入数据的处理的、相互同样的处理的情况下，被选定为面向普及功能的合格品的 集成电路100中存储器芯片102消耗的消耗电流量比被选定为面向高性能的合格品的集成 电路100中存储器芯片102消耗的消耗电流量大。
此外，一般已知，对存储器而言，作为将数据写入的情况下的消耗电流的时间变动 样式，呈现包含特征性峰值的样式。
这是因为，一般而言，在存储器将数据写入的一系列的动作中，存在例如为了向存 储体写入数据而并行地驱动位线的向存储体的写入期间等的、相对于其他期间流过比较大 的电流的特征性期间。
因而，通过调查作为存储器将数据写入的情况下的消耗电流的时间变动样式而呈 现的、包括上述那样的特征性峰值的样式的次数，能够推测由存储器进行的数据的写入次数。
如果利用这一点来推测进行规定的处理的集成电路100中的存储器芯片102进行 的写入次数，则能够区别该集成电路100是被选定为面向普及功能的合格品还是被选定为 面向闻性能的合格品。
<实施方式2>
< 概要 >
以下，作为有关本发明的存储器访问控制装置的一例，对将实施方式I的集成电 路100的一部分变形后的第I变形集成电路进行说明。
有关实施方式I的集成电路100是系统LSI芯片101具备包含电子熔断电路521 的冗余补救电路520、冗余补救电路520使用电子熔断电路521将连接不良的微凸块的微凸 块ID存储的结构的例子，而有关本实施方式2的第I变形集成电路为系统LSI芯片不具备 包含电子熔断电路521的冗余补救电路520的结构的例子。
在该第I变形集成电路中，在存储器访问控制装置内具备实施微凸块的自连接测 试、将连接不良的微凸块的位置存储的BIST (Built-1n Self Test，内建自测)部。并且， 该BIST部通过每当集成电路100被起动时实施微凸块的自连接测试，将连接不良的微凸块 的位置存储。
以下，对于有关本实施方式2的第I变形集成电路的结构，以与实施方式I的集成 电路100的不同点为中心，参照附图进行说明。
< 结构 >
有关实施方式2的第I变形集成电路是从有关实施方式I的集成电路100将外部存储器控制电路519变形为外部存储器控制电路1819、并将系统LSI芯片101变形为系统 LSI芯片1801而得到的结构。并且，随着将外部存储器控制电路519变形为外部存储器控 制电路1819，将存储器访问控制器510变形为存储器访问控制器1810。
图18是表示系统LSI芯片1801的主要的硬件结构的结构图。
如该图所示，系统LSI芯片1801为从实施方式I的系统LSI芯片101删除了冗余 补救电路520、并将存储器访问控制器510变更为存储器访问控制器1810而得到的结构。
并且，存储器访问控制器1810为从实施方式I的存储器访问控制器510将外部存 储器控制电路519变更为外部存储器控制电路1819而得到的结构。
图19是表示外部存储器控制电路1819的主要的功能结构的结构图。
如该图所示，外部存储器控制电路1819是从实施方式I的外部存储器控制电路 519追加了 BIST部1901、选择器1902和选择器1903、将选择器603的向冗余补救电路520 的连接变更为向BIST部1901的连接、将数据线冗余补救部611的向冗余补救电路520的 连接变更为向BIST部1901的连接、将R数据校准缓存器614的向冗余补救电路520的连 接变更为向BIST部1901的连接、将W数据校准缓存器616的向冗余补救电路520的连接 变更为向BIST部1901的连接而得到的结构。
BIST部1901连接在选择器1902、选择器1903、R数据校准缓存器614、选择器603、 数据线冗余补救部611、和W数据校准缓存器616上，在内部中具有用来存储连接不良的微 凸块的微凸块ID的存储部，具有以下的功能。
功能1:如果外部存储器控制电路1819被起动，则生成用来测试存储器数据用微 凸块组的连接状态的测试向量和期望值。
功能2 :使用所生成的测试向量和期望值，测试存储器数据用微凸块组的连接状 态，确定连接不良微凸块。
功能3 :将所确定的连接不良微凸块的微凸块ID向内部的存储部存储。
选择器1902连接在命令仲裁器516、BIST部1901、通常用地址变换部601和补救 用地址变换部602上，受BIST部1901控制，并具有如下功能，即在BIST部1901测试存储 器数据用微凸块组的连接状态的期间中，选择从BIST部1901送来的信号并输出，在BIST 部1901测试存储器数据用微凸块组的连接状态的期间以外的期间中，选择从命令仲裁器 516送来的信号并输出。
选择器1903连接在数据缓存器517、BIST部1901和W数据校准缓存器616上，受 BIST部1901控制，并具有如下功能，即在BIST部1901测试存储器数据用微凸块组的连 接状态的期间中，选择从BIST部1901送来的信号并输出，在BIST部1901测试存储器数据 用微凸块组的连接状态的期间以外的期间中，选择从数据缓存器517送来的信号并输出。
此外，选择器603、数据线冗余补救部611、R数据校准缓存器614和W数据校准缓 存器616,将在实施方式I中基于存储在冗余补救电路520中的连接不良的微凸块的微凸块 ID而实现的功能，基于存储在BIST部1901中的连接不良的微凸块的微凸块ID而实现。
以下，参照附图，说明上述结构的第I变形集成电路进行的动作。
< 动作 >
第I变形集成电路除了实施方式I的集成电路100进行的动作以外，还进行自诊 断处理。
以下，对该自诊断处理进行说明。
〈自诊断处理〉
自诊断处理是外部存储器控制电路1819使用存储器芯片102进行的处理，是测试 存储器数据用微凸块组的连接状态、确定连接不良微凸块、将所确定的连接不良微凸块的 微凸块ID由BIST部1901存储的处理。
图20是自诊断处理的流程图。
自诊断处理通过将外部存储器控制电路1819起动而开始。
如果开始自诊断处理，则BIST部1901生成用来测试存储器数据用微凸块组的连 接状态的测试向量和期望值(步骤S2000)。该测试向量例如由向存储器芯片102的数据的 写入命令组、和从存储器芯片102的数据的读出命令组等构成。
如果生成测试向量和期望值，则BIST部1901控制选择器1902和选择器1903，使 用所生成的测试向量和期望值，测试存储器数据用微凸块组的连接状态(步骤S2010)。
在步骤S2010的处理中，在存储器数据用微凸块组中检测出连接不良的微凸块的 情况下(步骤S2020 :是)，BIST部1901将所确定的连接不良微凸块的微凸块ID向内部的存 储部存储(步骤S2030)。
在步骤S2010的处理中，在存储器数据用微凸块组中未检测到连接不良的微凸块 的情况下(步骤S2020 :否)，BIST部1901向内部的存储部什么都不存储(步骤S2040)。
在步骤S2030的处理结束的情况下、或步骤S2040的处理结束的情况下，外部存储 器控制电路1819结束该自诊断处理。
以下，对第I变形集成电路进行考察。
< 考察 >
第I变形集成电路每当外部存储器控制电路1819被起动时，测试存储器数据用微 凸块组的连接状态，在存在连接不良微凸块的情况下，将该连接不良微凸块的微凸块ID存 储。
由此，第I变形集成电路是不具备eFUSE电路的结构，并且即使存储器数据用微凸 块组中存在连接不良微凸块，也作为面向普及的合格品动作。进而，即使在产品出厂后产生 新的连接不良微凸块，也能够利用反映该连接不良微凸块的存在的存储区域。
在作为面向高功能而出厂的产品中也是有效的。以往在发生连接故障时，作为商 品完全不发挥功能。但是，通过使用本发明，在故障时虽然是与普及版相同程度的限制动 作，但也能够动作。因此，在不能迅速地修理的情况下也能够使用基本的功能。
<实施方式3>
< 概要 >
以下，作为有关本发明的存储器访问控制装置的一例，对将实施方式I的集成电 路100的一部分变形后的第2变形集成电路进行说明。
有关实施方式I的集成电路100是外部存储器控制电路519具备通常用地址变换 部601和补救用地址变换部602的结构的例子，而有关本实施方式3的第2变形集成电路 为外部存储器控制电路519不具备通常用地址变换部601的结构的例子。
该第2变形集成电路不论连接不良微凸块的有无都始终发行基于由补救用地址 变换部602变换后的物理地址的存储器命令，所以不论连接不良微凸块的有无，包含在系统LSI芯片101中的各母片都利用由存储体A310、存储体B320、存储体C330构成的192MB 的存储区域。并且，由存储体D340构成的64MB的存储区域被用于补救由存储体A310、存储 体B320、存储体C330构成的192MB的存储区域中的、因连接不良微凸块的存在而变得不能 访问的存储区域。
以下，对于有关本实施方式3的第2变形集成电路的结构，以与实施方式I的集成 电路100的不同点为中心，参照附图进行说明。
〈结构〉
有关实施方式3的第2变形集成电路是从有关实施方式I的集成电路100将外部 存储器控制电路519变形为外部存储器控制电路2119而得到的结构。
图21是表示外部存储器控制电路2119的主要的硬件结构的结构图。
如该图所示，外部存储器控制电路2119为从实施方式I的外部存储器控制电路 519将通常用地址变换部601和选择器603删除、将补救用地址变换部602变更为连接在命 令仲裁器516和命令队列604上而得到的结构。并且，通过这样，第2变形集成电路不论连 接不良微凸块的有无，都始终发行基于由补救用地址变换部602变换后的物理地址的存储 器命令。
以下，使用附图对制造上述结构的第2变形集成电路的制造方法进行说明。
<制造方法>
图22和图23是第2变形集成电路的制造方法的流程图。
第2变形集成电路的制造与实施方式I中的集成电路100的制造同样，首先，通过 着手第2变形集成电路的设计而开始。
步骤S2200的处理 步骤S2220的处理为与实施方式I的步骤S1600的处理 步 骤S1620的处理同样的处理。由此，这里将它们的说明省略。
如果步骤S2220的处理结束，则进行从各母片向存储器芯片102的存储器带宽的 估计(步骤S2230)，决定存储器芯片102的存储器映射(步骤S2240)。
步骤S2250的处理 步骤S2320的处理为与实施方式I的步骤S1650的处理 步 骤S1720的处理同样的处理。由此，这里省略它们的说明。
在步骤S2310的处理中不存在连接不良的微凸块的情况下(步骤S2310 :否)，或在 步骤S2320的处理中连接不良的微凸块的数量是最大补救位数以下的情况下(步骤S2320 是)，将第2变形集成电路选定为合格品(步骤S2330)。
在步骤S2300的处理中存在连接不良的微凸块的情况下(步骤S2300 :否)，或在步 骤S2320的处理中连接不良的微凸块的数量比最大补救位数多的情况下(步骤S2320 :否)， 将第2变形集成电路选定为不合格品(步骤S2340)。
在步骤S2320的处理结束的情况下，或在步骤S2340的处理结束的情况下，第2变 形集成电路的制造结束。
〈考察〉
第2变形集成电路在存储器数据用微凸块组中存在128个以下的连接不良微凸块 的情况下不发生不良状况。并且，在此情况下被选定为合格品。
〈实施方式4>
< 概要 >
以下，作为有关本发明的存储器访问控制装置的一例，对将实施方式I的集成电 路100的一部分变形后的第3变形集成电路进行说明。
该第3变形集成电路的有关实施方式I的补救用地址变换部602被变形为第I变 形补救用地址变换部。
在实施方式I中，补救用地址变换部602进行的逻辑地址一物理地址变换是以如 下方式进行的，即利用由存储体D340构成的64MB的存储区域，用于补救由存储体A310、 存储体B320和存储体C330构成的192MB的存储区域中的因连接不良微凸块的存在而成为 不能访问的存储区域，而在实施方式4中，第I变形补救用地址变换部进行的逻辑地址一物 理地址变换是以如下方式进行的，即利用由存储体C330和存储体D340构成的128MB的存 储区域，用于补救由存储体A310和存储体B320构成的128MB的存储区域中的因连接不良 微凸块的存在而成为不能访问的存储区域。
〈结构〉
第I变形补救用地址变换部连接在命令仲裁器516和选择器603上，具有以下的 2个功能。
功能1:补救地址变换功能，即将从命令仲裁器516送来的、包含在来自母片的命 令中的、指示由m位构成的存储区域的开始地址的逻辑地址，变换为指示存储器芯片102中 的由存储体A310和存储体B320构成的128MB的存储区域中的由m位构成的存储区域(以 下，称作“第I由m位构成的存储区域”)的开始地址的物理地址、和指示存储器芯片102中 的由存储体C330和存储体D340构成的128MB的存储区域中的由m位构成的存储区域(以 下，称作“第2由m位构成的存储区域”)的开始地址的物理地址。
这里，第I由m位构成的存储区域与第2由m位构成的存储区域的关系为(I)第 I由m位构成的存储区域中表示存储体A310所包含的区域的行地址和列地址的组、与第2 由m位构成的存储区域中表示存储体C330所包含的区域的行地址和列地址的组相互相等； (2)第I由m位构成的存储区域中表示存储体B320所包含的区域的行地址和列地址的组与 第2由m位构成的存储区域中表示存储体D340所包含的区域的行地址和列地址的组相互 相等。
功能2 :命令变换功能，使用利用补救地址变换功能而变换得到的物理地址，将从 命令仲裁器516送来的、包含在来自母片的命令中的存储器访问命令，向存储器芯片102能 够利用的存储器命令变换。
图24是在对第I变形补救用地址变换部输入了来自母片的存储器命令的情况下、 第I变形补救用地址变换部将来自母片的存储器命令变换为存储器命令并输出、结果从存 储器芯片102将数据读出时的时序图的一例。这里，表示了来自母片的存储器命令是从存 储器芯片102读出以“0x30000000”的物理地址为开始地址的、连续192B的数据的命令的 情况下的例子。
第I变形补救用地址变换部如果接受到将192B的数据读出的来自母片的存储器 命令，则利用补救地址变换功能和命令变换功能，生成(I)在存储体A310和存储体C330中、 从由相互相同的行地址“0x000”和相互相同的列地址“0x00”指示的64B的存储区域将数 据读出的“RDal”存储器命令和“RDcl”存储器命令；(2)在存储体B320和存储体D340中、 从由相互相同的行地址“0x000”和相互相同的列地址“0x00”指示的64B的存储区域将数据读出的“RDbI”存储器命令和“RDdl”存储器命令；(3)在存储体A310和存储体C330中、 从由相互相同的行地址“0x000”和相互相同的列地址“0x01”指示的64B的存储区域将数 据读出的“RDa2”存储器命令和“RDc2”存储器命令并输出。
于是，存储器芯片102将由64B的数据构成的“DTal”从存储体A310读出，将由64B 构成的“DTcl”从存储体C330读出，将由64B构成的“DTbl”从存储体B320读出，将由64B 的数据构成的“DTdl”从存储体D340读出，将由64B的数据构成的“DTa2”从存储体A310 读出，将由64B构成的“DTc2”从存储体C330读出并输出。
图25是示意地表示上述例子中的、保存有“DTal”的区域、保存有“DTcl”的区域、 保存有“DTbl”的区域、保存有“DTdl”的区域、保存有“DTa2”的区域和保存有“DTc2”的区 域的示意图。
如该图所示，在上述例子中，保存有“DTal”的区域的开始物理地址为存储体A310 的行地址“0x000”和列地址“0x00”，保存有“DTbl”的区域的开始物理地址为存储体B320 的行地址“0x000”和列地址“0x00”，保存有“DTcl”的区域的开始物理地址为存储体C330 的行地址“0x000”和列地址“0x00”，保存有“DTdl ”的区域的开始物理地址为存储体D340 的行地址“0x000”和列地址“0x00”，保存有“DTa2”的区域的开始物理地址为存储体A310 的行地址“0x000”和列地址“0x01”，保存有“DTc2”的区域的开始物理地址为存储体C330 的行地址“0x000”和列地址“0x01”。
本实施例的从逻辑地址向物理地址的变换规则如图26那样，与使图4的例子整体 向右移位I位后的结构是同样的。因此，能够较多地共用通常用地址变换和补救用地址变 换部的硬件资源。
但是，关于该变换规则中的存储体地址，示出了对于低I位的变换规则，在实际 的外部存储器访问时，在通常用存储体中对高位追加“0”，在补救用存储体中对高位追加
< 考察 >
第3变形集成电路即使是在存储器数据用微凸块组中存在128个以上的连接不良 微凸块的情况下，只要其数量是256个以下，就能够利用存储器芯片102。
<实施方式5>
< 概要 >
以下，作为有关本发明的存储器访问控制装置的一例，对将实施方式I的集成电 路100的一部分变形后的第4变形集成电路进行说明。
该第4变形集成电路中，有关实施方式I的补救用地址变换部602被变形为第2 变形补救用地址变换部。
在实施方式I中，补救用地址变换部602进行的逻辑地址一物理地址变换是以如 下方式进行的，即利用由存储体D340构成的64MB的存储区域，用于补救由存储体A310、 存储体B320和存储体C330构成的192MB的存储区域中的、因连接不良微凸块的存在而成 为不能访问的存储区域，而在实施方式5中，第2变形补救用地址变换部进行的逻辑地址一 物理地址变换是以如下方式进行的，即利用由存储体A310、存储体B320、存储体C330、存 储体D340构成的256MB的存储区域中的128MB的存储区域，用于补救其余的128MB的存储 区域中的因连接不良微凸块的存在而成为不能访问的区域。
〈结构〉
第2变形补救用地址变换部连接在命令仲裁器516和选择器603上，具有以下的 2个功能。
功能1:补救地址变换功能，即将从命令仲裁器516送来的、包含在来自母片的命 令中的、指示由m位构成的存储区域的开始地址的逻辑地址，变换为指示存储器芯片102中 的由存储体A310、存储体B320、存储体C330和存储体D340构成的256MB的存储区域中、列 地址的最低位为“O”的128MB的存储区域中的由m位构成的存储区域(以下，称作“第I由 m位构成的存储区域”)的开始地址的物理地址；和指示存储器芯片102中的由存储体A310、 存储体B320、存储体C330和存储体D340构成的256MB的存储区域中、列地址的最低位为 “I”的128MB的存储区域中的由m位构成的存储区域(以下，称作“第2由m位构成的存储 区域”)的开始地址的物理地址。
功能2 :命令变换功能，即使用利用补救地址变换功能而变换后的物理地址，将 从命令仲裁器516送来的、包含在来自母片的命令中的存储器访问命令，向存储器芯片102 能够利用的存储器命令变换。
图27是在对第2变形补救用地址变换部输入了来自母片的存储器命令的情况下、 第2变形补救用地址变换部将来自母片的存储器命令变换为存储器命令并输出、结果从存 储器芯片102将数据读出时的时序图的一例。这里，示出了来自母片的存储器命令是从存 储器芯片102将以“0x30000000”的物理地址为开始地址的连续的192B的数据读出的命令 的情况下的例子。
第I变形补救用地址变换部如果接受到将192B的数据读出的来自母片的存储器 命令，则利用补救地址变换功能和命令变换功能，生成(I)在存储体A中、从由相互相同的 行地址“0x000”和互相连续的列地址(“0x00”和“0x01”)指示的64B的存储区域将数据 读出的“RDal ”存储器命令和“RDa2”存储器命令；(2)在存储体B中、从由相互相同的行 地址“0x000”和互相连续的列地址(“0x00”和“ObOl”)指示的64B的存储区域将数据读 出的“RDbI ”存储器命令和“RDb2”存储器命令；(3)在存储体C中、从由相互相同的行地 址“0x000”和互相连续的列地址(“0x00”和“ObOl”)指示的64B的存储区域将数据读出的 “RDcl”存储器命令和“RDc2”存储器命令并输出。
于是，存储器芯片102将由64B的数据构成的“DTal”和由64B的数据构成的 “DTa2”从存储体A310读出，将由64B的数据构成的“DTbl”和由64B的数据构成的“DTb2” 从存储体B320读出，将由64B的数据构成的“DTcl”和由64B的数据构成的“DTc2”从存储 体C330读出并输出。
图28是示意地表示上述例子中的、保存有“DTal”的区域、保存有“DTa2”的区域、 保存有“DTbl”的区域、保存有“DTb2”的区域、保存有“DTcl”的区域和保存有“DTc2”的区 域的示意图。
如该图所示，在上述例子中，保存有“DTal”的区域的开始物理地址为存储体A310 的行地址“0x000”和列地址“0x00”，保存有“DTbl”的区域的开始物理地址为存储体B320 的行地址“0x000”和列地址“0x00”，保存有“DTcl”的区域的开始物理地址为存储体C330 的行地址“0x000”和列地址“0x00”，保存有“DTa2”的区域的开始物理地址为存储体A310 的行地址“0x000”和列地址“0x01”，保存有“DTb2”的区域的开始物理地址为存储体B320的行地址“0x000”和列地址“0x01”，保存有“DTc2”的区域的开始物理地址为存储体C330 的行地址“0x000”和列地址“0x01”。
本实施例的从逻辑地址向物理地址的变换规则如图29所示，列地址区域3203与 使图4的例子中的列地址区域403的最低位为固定值“lbO”是同样的。因此，能够较多地 共用通常用地址变换和补救用地址变换部的硬件资源。
但是，在向补救用的列访问的情况下，将最低位固定为“ lbl”。
〈考察〉
第4变形集成电路即使是在存储器数据用微凸块组中存在128个以上的连接不良 微凸块的情况下，只要其数量是256个以下，就能够利用存储器芯片102。
<实施方式6>
< 概要 >
以下，作为有关本发明的存储器访问控制装置的一例，对将实施方式5的第4变形 集成电路的一部分变形后的第5变形集成电路进行说明。
该第5变形集成电路将有关实施方式5的第2变形补救用地址变换部变形为第3 变形补救用地址变换部。
在实施方式5中，第2变形补救用地址变换部进行的逻辑地址一物理地址变换是 以如下方式进行的，即利用由存储体A310、存储体B320、存储体C330和存储体D构成的 256MB的存储区域中、列地址的最低位为“I”的128MB的存储区域，用于补救列地址的最低 位为“O”的128MB的存储区域中的、因连接不良微凸块的存在而成为不能访问的存储区域， 而在实施方式6中，第3变形补救用地址变换部进行的逻辑地址一物理地址变换是以如下 方式进行的，即利用由行地址和列地址的组指定的64B的存储区域中的高位侧32B的存储 区域，用于补救低位侧32B的存储区域中的因连接不良微凸块的存在而成为不能访问的存 储区域。
〈结构〉
第2变形补救用地址变换部连接在命令仲裁器516和选择器603上，具有以下的 2个功能。
功能1:补救地址变换功能，即将从命令仲裁器516送来的、包含在来自母片的命 令中的、指示由m位构成的存储区域的开始地址的逻辑地址，变换为表示存储器芯片102中 的由存储体A310、存储体B320、存储体C330和存储体D340构成的256MB的存储区域中的 由2m位构成的存储区域的开始地址的物理地址。
功能2 :命令变换功能，即使用利用补救地址变换功能而变换后的物理地址，将 从命令仲裁器516送来的、包含在来自母片的命令中的存储器访问命令，向存储器芯片102 能够利用的存储器命令变换。
图30是在第3变形补救用地址变换部中被输入来自母片的存储器命令的情况下、 第3变形补救用地址变换部将来自母片的存储器命令变换为存储器命令并输出、结果从存 储器芯片102将数据读出时的时序图的一例。这里，表示来自母片的存储器命令是从存储 器芯片102读出以“0x30000000”的逻辑地址为开始地址的连续的192B的数据的命令的情 况下的例子。
第3变形补救用地址变换部如果接受到将192B的数据读出的来自母片的存储器命令，则利用通常地址变换功能和命令变换功能，生成从连续的6个64B的存储区域将数据读出的“RDal”存储器命令、“RDbI”存储器命令、“RDcI”存储器命令、“RDdI”存储器命令、 “RDa2”存储器命令、和“RDb2”存储器命令这6个存储器命令并输出。
于是，存储器芯片102将由64B的数据构成的“DTal”从存储体A310读出，将由64B 构成的“DTbl”从存储体B320读出，将由64B构成的“DTcl”从存储体C330读出，将由64B 构成的“DTdl”从存储体D340读出，将由64B的数据构成的“DTa2”从存储体A310读出，将由64B构成的“DTb2”从存储体B320读出并输出。
图31是示意地表示上述例子中的、保存有“DTal”的区域、保存有“DTbl”的区域、 保存有“DTcl”的区域、保存有“DTdl”的区域、保存有“DTa2”的区域、和保存有“DTb2”的区域的示意图。
如该图所示，在上述例子中，保存有“DTal”的区域的开始物理地址为存储体A310的行地址‘‘0x000，’和列地址‘‘0x00’'保存有‘‘DTbl”的区域的开始物理地址为存储体B320的行地址‘‘0x000，’和列地址‘‘0x00’'保存有‘‘DTcl”的区域的开始物理地址为存储体C330的行地址‘‘0x000，’和列地址‘‘0x00’'保存有‘‘DTdl”的区域的开始物理地址为存储体D340的行地址‘‘0x000，’和列地址‘‘0x00’'保存有‘‘DTa2”的区域的开始物理地址为存储体A310的行地址‘‘0x000，’和列地址‘‘0x01”，保存有 “DTb2”的区域的开始物理地址为存储体B320的行地址‘‘0x000，’和列地址‘‘0x01’， O
本实施例的从逻辑地址向物理地址的变换规则如图32所示，与使固定值区域 2901的位数比图4的例子中的固定值区域401的位数少I位的方式向右移位I位是同样的。因此，能够较多地共用通常用地址变换和补救用地址变换部的硬件资源。
< 考察 >
第5变形集成电路即使是在存储器数据用微凸块组中存在128个以上的连接不良微凸块的情况下，只要其数量是256个以下，就能够利用存储器芯片102。
<实施方式7>
〈概要〉
作为有关本发明的存储器访问控制装置的一例，对分别内置实施方式I的集成电路100的平板电脑终端和智能电话终端的制造方法进行 说明。
< 结构 >
平板电脑终端是具备包括由3840像素X2160像素构成的所谓的4K2K型液晶显示器的触摸面板的便携用薄型个人计算机。
该平板电脑终端具有在所谓的4K2K型液晶显示器上以规定的帧速率显示影像的功能。并且，为了实现该功能，在内置的集成电路100中系统LSI芯片101能够以8GB/s的带宽利用存储器芯片102，为动作条件。因此，平板电脑终端在内置有被选定为面向高性能的合格品的集成电路100 (S卩，带宽为lOGB/s者)的情况下正常动作，但在内置有被选定为面向普及功能的合格品的集成电路100 (S卩，带宽为7GB/s者)的情况下不正常动作。
智能电话终端是具备包括由640像素X480像素构成的所谓VGA(Video Graphics Array)型液晶显示器的触摸面板的便携电话机。
该智能电话终端具有在所谓的VGA型液晶显示器上以规定的帧速率显示影像的功能。并且，为了实现该功能，在内置的集成电路100中系统LSI芯片101能够以O. 5GB/S的带宽利用存储器芯片102，为动作条件。因此，智能电话终端在内置有被选定为面向高性 能的合格品的集成电路100的情况、和被选定为面向普及功能的合格品的集成电路100的 情况这两者的情况下正常动作。
以下，使用附图对制造集成电路100的制造者再使用制造的集成电路100来制造 上述平板电脑终端和智能电话终端的制造方法进行说明。
<制造方法>
图33是制造平板电脑终端和智能电话终端的产品制造处理的流程图。
产品制造处理通过制造出的集成电路100的数量达到规定数量(例如，1000个)而 开始该处理。另外，关于集成电路100的制造方法，在实施方式I的〈制造方法 > 的项目的 部分中已详细说明。
如果开始产品制造处理，则选择集成电路100的选择者要选择制造出的集成电路 100中的I个(步骤S3300)，调查该选择出的集成电路100是否在实施方式I的制造方法的 制造过程中被选定为不合格品(参照图17的步骤S1700 步骤S1770的处理等)，即是否被 选定为合格品(步骤S3310)。
在步骤S3310的处理中，在所选择的集成电路100被选定为合格品的情况下(步骤 S3310 :是)，选择者再调查该集成电路100是否在实施方式I的制造方法的制造过程中被选 定为面向高性能的合格品(参照图17的步骤S1700、步骤S1710、步骤S1760、步骤S1770的 处理等)(步骤S3320)。
在步骤S3320的处理中，在集成电路100被选定为面向高性能的合格品的情况下 (步骤S3320 :是)，选择者将该集成电路100向运用制造平板电脑终端的平板电脑终端制造 线的制造线运用者交付。并且，制造线运用者运用平板电脑终端制造线，制造内置有所交付 的集成电路100的平板电脑终端(步骤S3330)。
在步骤S3320的处理中，在集成电路100没有被选定为面向高性能的合格品的情 况下(步骤S3320 :否)，即，在集成电路100被选定为面向普及功能的合格品的情况下，选择 者将该集成电路100向运用制造智能电话终端的智能电话终端制造线的制造线运用者交 付。并且，制造线运用者运用智能电话终端制造线，制造内置有所交付的集成电路100的智 能电话终端(步骤S3340)。
在步骤S3310的处理中，在所选择的集成电路100没有被选定为合格品的情况下 (步骤S3310 :否)，即在集成电路100被选定为不合格品的情况下，选择者将该集成电路100 弃用(步骤S3350)。因而，被选定为不合格品的集成电路100不会被内置到平板电脑终端中 以及内置到智能电话终端中。
在步骤S3330的处理结束的情况下、步骤S3340的处理结束的情况下、或步骤 S3350的处理结束的情况下，选择者调查在制造出的集成电路100中是否存在还没有被选 择者(步骤S3360)。
在步骤S3360的处理中，在存在还没有被选择的集成电路100的情况下(步骤 S3360 :是)，选择者选择还没有被选择的集成电路100中的I个(步骤S3370)，再次进行步 骤S3310的处理。
在步骤S3360的处理中，在不存在还没有被选择的集成电路100的情况下(步骤 S3360 :否)，产品制造处理结束。
< 考察 >
制造平板电脑终端和智能电话终端的制造者，即使在集成电路100的制造过程中 存储器数据用微凸块中存在连接不良，只要连接不良的数量是最大补救位数以下，就能够 制造内置有该集成电路100的智能电话终端并销售。通过这样，制造者与将在存储器数据 用微凸块中存在连接不良的集成电路100的全部作为不合格品丢弃的情况相比，会制造并 销售更多的产品。
< 补充 >
以上，作为有关本发明的存储器访问控制装置的一实施方式，在实施方式I 实 施方式6中，对6个集成电路的例子进行了说明，但也可以如以下这样变形，当然本发明并 不限定于在上述实施方式中表示的存储器访问控制装置。
(I)在实施方式I中，对系统LSI芯片101与存储器芯片102经由微凸块连接的结 构的例子进行了说明。这是因为，通过经由微凸块连接，能够使布线路径中的寄生电容、寄 生电感等比较小。
但是，如果是减小布线路径中的寄生电容、寄生电感等的必要性较低的情况，则系 统LSI芯片101与存储器芯片102的连接并不一定需要经由微凸块连接，例如也可以是称 作C4(Controlled Collapse Chip Connection,可控坍塌芯片连接)的方式的用凸块或TSV 连接的结构。进而，也可以是将系统LSI芯片101与存储器芯片102不相互层叠而配置到 引线框架103上、经由接合线连接的结构，也可以是将系统LSIlOl和存储器芯片102分别 封装到相互不同的封装中、经由电路基板上的布线连接的结构。
(2)在实施方式I中，对集成电路100即使在存储器数据用微凸块组中包含连接不 良微凸块、只要其数量是规定数以下就被选定为面向普及的合格品的例子进行了说明，但 如果是将存储器数据用微凸块组中的连接不良微凸块的数量为规定数以下的集成电路100 选定为合格品的结构，并不一定需要将存储器数据用微凸块组中的连接不良微凸块的数量 为规定数以下的集成电路100的全部选定为面向普及的合格品。
作为一例，可以考虑如果存储器数据用微凸块组中的连接不良微凸块的数量不到 第I规定数(比规定数少的数量)则被选定为面向中性能的合格品(比面向高性能的合格品 性能低、但比面向普及的合格品性能高)、如果是第I规定数以上且规定数以下则被选定为 面向普及的合格品的例子等。这个例如通过外部存储器控制电路519除了具备进行面向高 性能的合格品用的地址变换的通常用地址变换部601和进行面向普及的合格品用的地址 变换的补救用地址变换部602以外还具备进行面向中性能的合格品用的地址变换的第2补 救用地址变换部等来实现。
(3)在实施方式I中，对将集成电路100在没有连接不良微凸块的情况下选定为面 向高性能的合格品、在存储器数据用微凸块组中包含有规定数以下的连接不良微凸块的情 况下选定为面向普及的合格品的例子进行了说明。
相对于此，作为进一步的变形例，也可以是在存储器数据用微凸块组中包含了不 到第I规定数的连接不良微凸块的情况下选定为面向高性能的合格品；在存储器数据用微 凸块组中包含了第I规定数以上、比第I规定数大的第2规定数以下的连接不良微凸块的 情况下选定为面向普及的合格品的结构。这个例如通过通常用地址变换部601在存储器数 据用微凸块组中包含不到第I规定数的连接不良微凸块的情况下进行对应的地址变换、补救用地址变换部602在存储器数据用微凸块组中包含第I规定数以上第2规定数以下的连接不良微凸块的情况下进行对应的地址变换等来实现。
(4)在实施方式I中，对存储器芯片102的数据读出和数据写入的单位是512位、 存储器数据用微凸块组由512个微凸块构成的例子进行了说明，但只要包含在系统LSI芯片101中的母片能够利用存储器芯片102的存储区域，并不一定需要将存储器芯片102的数据读出和数据写入的单位限定于512位，此外，存储器数据用微凸块组的数量不需要限定于512个。
作为一例，可以考虑存储器芯片102的数据读出和数据写入的单位是64位、存储器数据用微凸块组的数量是64个的结构等。
(5)在实施方式I中，对冗余补救电路520包括用来对确定连接不良的微凸块的微凸块ID进行存储的电子熔断电路521的结构的例子进行了说明，但只要能够即使在没有被供给电力的状态下也存储确定连接不良的微凸块的微凸块ID，就并不一定限于包括电子熔断电路521的结构，例如也可以是包括闪存存储器等非易失性存储器的结构。
(6)在实施方式I中，对存储器芯片102是具有4个存储体的结构的例子进行了说明，但只要包含在系统LSI芯片101中的母片能够利用存储器芯片102的存储区域，并不一定需要限定于具有4个存储体的结构，例如也可以是具有8个存储体的结构，也可以是不具有存储体构造的结构。
(7)在实施方式7中，作为内置集成电路100的装置，对制造内置被选定为面向高性能的合格品的集成电路100的平板电脑终端、和内置被选定为面向普及功能的合格品的集成电路100的智能电话终端的情况下的例子的制造方法进行了说明。但是，制造如下第 I装置和如下第2装置的情况下的例子并不限定于上述例子，该第I装置以在内置的集成电路100中系统LSI芯片101能够将存储器芯片102以规定的带宽(这里，是比7GB/s大、 lOGB/s以下的特定的带宽)利用为动作条件，该第2装置不以在内置的集成电路100中系统 LSI芯片101能够将存储器芯片102以规定的带宽(这里是上述特定的带宽)利用为动作条件。作为一例，可以考虑第I装置是内置被选定为面向高性能的合格品的集成电路100的、 具有将数字电视广播节目同时解码2个节目的功能的高性能版电视机；第2装置是内置被选定为面向普及功能的合格品的集成电路100的、具有将数字电视广播解码I个节目的功能的普及性能板电视机的情况下的例子等。
(8)在实施方式I中，是存储器访问控制器510具备通常用地址变换部601、补救用地址变换部602和选择器603的结构的例子。但是，只要在各母片(第I母片501 第η母片503)与存储器芯片102的信号传递路径的某个部分中具备与由通常用地址变换部601、 补救用地址变换部602和选择器603构成的模块具有同等功能的模块，也可以并不一定是存储器访问控制器510具备通常用地址变换部601、补救用地址变换部602和选择器603的结构。作为一例，可以考虑各母片与存储器访问控制器510通过总线连接、 该总线是具备与由通常用地址变换部601、补救用地址变换部602和选择器603构成的模块具有同等功能的模块的结构的例子等。
此外，在实施方式I中，是存储器访问控制器510具备R数据校准缓存器614和W 数据校准缓存器616的结构的例子。但是，只要在各母片(第I母片501 第η母片503)与存储器芯片102的信号传递路径的某个部分中具备与由R数据校准缓存器614和W数据校准缓存器616构成的模块具有同等功能的模块，也可以并不一定是存储器访问控制器510 具备R数据校准缓存器614和W数据校准缓存器616的结构。作为一例，可以考虑各母片 与存储器访问控制器510通过总线连接、该总线是具备与由R数据校准缓存器614和W数 据校准缓存器616构成的模块具有同等的功能的模块的结构的例子等。
(9)以下，再对有关本发明的一实施方式的存储器访问控制装置的结构及其变形 例和各效果进行说明。
(a)有关本发明的一实施方式的存储器访问控制装置的特征在于，具备逻辑地址 受理部，受理对外部存储器中的存储区域范围进行指定的逻辑地址；位位置信息存储部，用 来存储表示规定长度的位列中的I个以上的位位置的位位置信息；读出部，基于由上述逻 辑地址受理部受理的逻辑地址，进行将比由该逻辑地址指定的存储区域范围的位数多的位 数的位列、以上述规定长度单位从上述存储器读出的尝试；位列提取部，从因上述读出部进 行的上述读出尝试而从上述存储器取出的位列中，以上述规定长度单位，提取由存储在上 述位位置信息存储部中的位位置信息表示的位位置的位；以及输出部，从由上述位列提取 部提取的I个以上的位列，生成由通过由上述逻辑地址受理部受理的逻辑地址指定的存储 区域范围的位数构成的位列并输出。
根据具备上述结构的有关本实施方式的存储器访问控制装置，因为逻辑芯片与存 储器芯片之间的连接不良等，即使在逻辑芯片仅能够接收从存储器芯片发送的位列中的一 部分的位列时，也通过将表示该能够接收的位列的位位置的位位置信息存储到位位置信息 存储部中、将母片利用的数据存储在存储器芯片的存储区域中的能够由不受连接不良等的 影响而接收的位列读出的存储区域中，从而母片能够利用存储器芯片。
图34是表示上述变形例的存储器访问控制装置3400的功能结构的功能结构图。
如该图所示，存储器访问控制装置3400由逻辑地址受理部3410、位位置信息存储 部3420、读出部3430、位列提取部3440和输出部3450构成。
逻辑地址受理部3410连接在读出部3430上，具有受理指定外部存储器的存储区 域范围的逻辑地址的功能。作为一例，作为由实施方式I的(I)实现如下受理第I母片接口 511中的从第I母片501送出的来自母片的存储器命令、暂时存储到命令缓存器中、将存储 的来自母片的存储器命令向命令仲裁器516输出的功能的部分、和(2)命令仲裁器516构 成的功能模块来实现。
位位置信息存储部3420连接在位列提取部3440上，具有将表示规定长度的位列 中的I个以上的位位置的位位置信息存储的功能。作为一例，作为冗余补救电路520实现。
读出部3430连接在逻辑地址受理部3410和位列提取部3440上，基于由逻辑地址 受理部3410受理的逻辑地址，进行将比由该逻辑地址指定的存储区域范围的位数多的位 数的位列、以上述规定长度单位从外部的存储器读出的尝试。作为一例，作为由实施方式I 的补救用地址变换部602、选择器603、命令队列604、命令发行控制部605、和定时管理部 606构成的功能模块来实现。
位列提取部3440连接在位位置信息存储部3420、读出部3430和输出部3450上， 具有从通过读出部3430进行的读出的尝试而从外部的存储器取出的位列、以上述规定长 度单位提取由存储在位位置信息存储部3420中的位位置信息表示的位位置的位的功能。 作为一例，作为实施方式I的数据线冗余补救部611来实现。
输出部3450连接在位列提取部3440上，具有从由位列提取部3440提取出的I个 以上的位列、生成由通过由逻辑地址受理部3410受理的逻辑地址指定的存储区域范围的 位数构成的位列并输出的功能。作为一例，作为由实施方式I的(I)数据重新排列部612、(2)属性赋予部613、(3) R数据校准缓存器614、(4)数据缓存器517、(5)实现受理第I母 片接口 511中的从数据缓存器517送出的从存储器芯片102的存储区域读出的数据、并向 第I母片501输出的功能的部分构成的功能模块来实现。
(b)此外，也可以具备位列受理部，受理用来向上述存储器写入的位列；生成部， 从由上述位列受理部受理的位列，生成由比上述规定长度短的位长构成的I个以上的修正 位列；位列扩展部，将由上述生成部生成的修正位列，通过分别在由存储在上述位位置信息 存储部中的位位置信息表示的位位置中插入空位，扩展为上述规定长度的位列；写入部，将 通过上述位列扩展部扩展后的由I个以上的位列构成的位列，基于由上述逻辑地址受理部 受理的逻辑地址，进行以上述规定长度单位向上述存储器写入的尝试。
通过做成这样的结构，即使在因逻辑芯片与存储器芯片之间的连接不良等而使存 储器芯片仅能够将从逻辑芯片发送的位列中的一部分的位列存储时，母片也能够将利用的 数据向构成存储器芯片的存储器存储。
(C)此外，也可以是，具备地址变换部，该地址变换部将由上述逻辑地址受理部受 理到的逻辑地址变换为，指定比由该逻辑地址指定的存储区域范围的位数多的位数的上述 存储器的存储区域范围的物理地址；上述读出部对由通过上述地址变换部变换后的物理地 址指定的存储区域范围进行上述读出的尝试；上述写入部对由通过上述地址变换部变换后 的物理地址指定的存储区域范围进行上述写入的尝试。
通过做成这样的结构，存储器访问控制装置能够使用由地址变换部变换后的物理 地址，向由该物理地址指定的存储区域范围访问。
(d)此外，也可以是，上述位位置信息存储部存储的位位置信息是关于有关上述存 储器访问控制装置与上述存储器的通信的不良状况的信息；具备不良状况检测部，通过 进行有关上述存储器访问控制装置与上述存储器的通信的处理，检测有关上述存储器访问 控制装置与上述存储器的通信的不良状况；以及位位置信息更新部，在上述不良状况检测 部检测到上述不良状况的情况下，根据该检测出的不良状况，将存储在上述位位置信息存 储部中的上述位位置信息更新。
通过做成这样的结构，存储器访问控制装置能够基于不良状况检测部检测出的有 关与存储器的通信的不良状况，将内置的位位置存储信息存储部存储的位位置信息更新。
(e)此外，也可以是，上述存储器具有多个存储体存储区域；上述地址变换部进行 向上述物理地址的变换，以使由物理地址指定的存储区域横跨上述多个存储体存储区域中 的至少2个存储体存储区域。
通过做成这样的结构，母片以横跨至少2个存储体存储区域的方式，利用存储器 的存储区域。
(f)此外，也可以是，上述地址变换部是补救用地址变换部；上述存储器访问控制 装置具备通常用地址变换部，将由上述逻辑地址受理部受理的逻辑地址变换为，指定与由 该逻辑地址指定的存储区域范围的位数相同的位数的上述存储器中的存储区域范围的物 理地址；选择器，选择由上述补救用地址变换部变换后的物理地址和由上述通常用地址变换部变换后的物理地址的某个；上述读出部将上述读出的尝试限于上述选择器选择了由上 述补救用地址变换部变换后的物理地址的情况下进行，进而，在上述选择器选择了由上述 通常用地址变换部变换后的物理地址的情况下，将在由该物理地址指定的上述存储器的存 储区域范围中存储的位列，以上述规定长度单位从上述存储器读出；上述输出部将上述生 成的位列的输出限于上述选择器选择了由上述补救用地址变换部变换后的物理地址的情 况下进行，进而，在上述选择器选择了由上述通常用地址变换部变换后的物理地址的情况 下，将由通过上述读出部读出的位列构成的位列输出；上述写入部将上述写入的尝试限于 上述选择器选择了由上述补救用地址变换部变换后的物理地址的情况下进行，进而，在上 述选择器选择了由上述通常用地址变换部变换后的物理地址的情况下，将由上述位列受理 部受理的位列，以上述规定长度单位写入由该物理地址指定的上述存储器中的存储区域范 围。
通过做成这样的结构，存储器访问控制装置能够根据选择部的选择状态，使用由 上述补救用地址变换部变换后的物理地址和由上述通常用地址变换部变换后的物理地址 的某个，向由变换后的物理地址指定的存储区域范围访问。
(g)此外，也可以是，上述读出部以如下方式进行上述尝试，即使上述读出的尝试 中的向上述存储器的访问次数比进行将通过由上述逻辑地址受理部受理的逻辑地址指定 的存储区域范围以上述规定长度单位读出的尝试的情况下的向上述存储器的访问次数多。
通过做成这样的结构，存储器访问控制装置通过增多读出的尝试中的向存储器的 访问次数，能够增多作为读出的尝试的对象的位列的位数。
(h)有关本发明的一实施方式的制造方法，是制造内置集成电路的第I或第2装置 的制造方法，上述集成电路具备具有存储器的第I芯片和包括向该存储器访问的母片的第 2芯片，其通过将该第I芯片和该第2芯片封入在I个封装中而得到，上述制造方法的特征 在于，上述第I装置是以上述母片的向上述存储器的访问中的位速率被确保为规定的位速 率以上为动作条件的装置；上述第2装置是不以上述母片的向上述存储器的访问中的位速 率被确保为规定的位速率以上为动作条件的装置；包括评价步骤，通过以上述集成电路 为对象来进行有关上述母片向上述存储器的访问的检查，评价上述母片的向上述存储器的 访问中的位速率是否能够确保为上述规定的位速率以上；第I制造步骤，在基于上述评价 步骤、作为评价对象的集成电路被做出了肯定的评价的情况下，内置该集成电路而制造上 述第I装置；第2制造步骤，在基于上述评价步骤、作为评价对象的集成电路被做出了否定 的评价的情况下，内置该集成电路而制造上述第2装置。
根据具备上述结构的有关本实施方式的制造方法，即使是因没有将母片的向存储 器的访问中的位速率确保为规定的位速率以上而不能内置到第I装置中使用的集成电路， 也内置在第2装置中使用。
(i)此外，也可以是，上述集成电路是将上述第I芯片与上述第2芯片经由多个凸 块电连接而构成的；上述母片经由上述多个凸块中的至少I个访问用凸块进行有关向上述 存储器的访问的数据通信；上述检查包括有关对上述访问用凸块的电连接不良的检查。
通过做成这样的结构，即使是因访问用凸块的连接不良而不能将母片的向存储器 的访问中的位速率确保为规定的位速率以上的集成电路，也内置在第2装置中使用。
工业实用性
本发明能够在使用存储器的装置中广泛采用。
标号说明
100集成电路
101系统LSI芯片
102存储器芯片
510存储器访问控制器
511第I母片接口
512第2母片接口
513第η母片接口
516命令仲裁器
517数据缓存器
519外部存储器控制电路
520冗余补救电路
521电子熔断电路
601通常用地址变换部
602补救用地址变换部
603选择器
604命令队列
605命令发行控制部
606定时管理部
611数据线冗余补救部
612数据重新排列部
613属性赋予部
614R数据校准缓存器
615数 据重新排列部
616W数据校准缓存器
权利要求
1.一种存储器访问控制装置，其特征在于，具备 逻辑地址受理部，受理对外部的存储器中的存储区域范围进行指定的逻辑地址；位位置信息存储部，用来存储位位置信息，该位位置信息表示规定长度的位列中的I个以上的位位置； 读出部，基于由上述逻辑地址受理部受理到的逻辑地址，进行将位列以上述规定长度单位从上述存储器读出的尝试，上述位列包括比由该逻辑地址指定的存储区域范围的位数多的位数； 位列提取部，从通过上述读出部进行的上述读出的尝试而从上述存储器取出的位列中，以上述规定长度单位，提取由存储在上述位位置信息存储部中的位位置信息表示的位位置的位；以及 输出部，从由上述位列提取部提取出的I个以上的位列，生成由通过上述逻辑地址受理部受理到的逻辑地址指定的存储区域范围的位数构成的位列并输出。
2.如权利要求1所述的存储器访问控制装置，其特征在于，具备 位列受理部，受理用来向上述存储器写入的位列； 生成部，从由上述位列受理部受理到的位列，生成由比上述规定长度短的位长度构成的I个以上的修正位列； 位列扩展部，对由上述生成部生成的修正位列，通过分别在由存储在上述位位置信息存储部中的位位置信息表示的位位置中插入空位，扩展为上述规定长度的位列；以及 写入部，基于由上述逻辑地址受理部受理的逻辑地址，进行将通过上述位列扩展部扩展后的由I个以上的位列构成的位列、以上述规定长度单位向上述存储器写入的尝试。
3.如权利要求2所述的存储器访问控制装置，其特征在于， 具备地址变换部，该地址变换部将由上述逻辑地址受理部受理到的逻辑地址，变换为指定比由该逻辑地址指定的存储区域范围的位数多的位数的上述存储器的存储区域范围的物理地址， 上述读出部对由通过上述地址变换部变换后的物理地址指定的存储区域范围进行上述读出的尝试， 上述写入部对由通过上述地址变换部变换后的物理地址指定的存储区域范围进行上述写入的尝试。
4.如权利要求3所述的存储器访问控制装置，其特征在于， 上述位位置信息存储部存储的位位置信息是关于上述存储器访问控制装置与上述存储器的通信的不良状况的信息， 该存储器访问控制装置具备 不良状况检测部，通过进行有关上述存储器访问控制装置与上述存储器的通信的处理，检测有关上述存储器访问控制装置与上述存储器的通信的不良状况； 位位置信息更新部，在上述不良状况检测部检测到上述不良状况的情况下，根据该检测出的不良状况，将存储在上述位位置信息存储部中的上述位位置信息更新。
5.如权利要求3所述的存储器访问控制装置，其特征在于， 上述存储器具有多个存储体存储区域， 上述地址变换部进行向上述物理地址的变换，以使由物理地址指定的存储区域横跨上述多个存储体存储区域中的至少2个存储体存储区域。
6.如权利要求3所述的存储器访问控制装置，其特征在于， 上述地址变换部是补救用地址变换部， 上述存储器访问控制装置具备 通常用地址变换部，将由上述逻辑地址受理部受理到的逻辑地址变换为，指定与由该逻辑地址指定的存储区域范围的位数相同的位数的上述存储器中的存储区域范围的物理地址；以及 选择器，选择由上述补救用地址变换部变换后的物理地址和由上述通常用地址变换部变换后的物理地址的某个， 上述读出部将上述读出的尝试限于在上述选择器选择了由上述补救用地址变换部变换后的物理地址的情况下进行，进而，在上述选择器选择了由上述通常用地址变换部变换后的物理地址的情况下，将在由该物理地址指定的上述存储器的存储区域范围中存储的位列、以上述规定长度单位从上述存储器读出， 上述输出部将上述生成的位列的输出限于在上述选择器选择了由上述补救用地址变换部变换后的物理地址的情况下进行，进而，在上述选择器选择了由上述通常用地址变换部变换后的物理地址的情况下，将由通过上述读出部读出的位列构成的位列输出； 上述写入部将上述写入的尝试限于在上述选择器选择了由上述补救用地址变换部变换后的物理地址的情况下进行，进而，在上述选择器选择了由上述通常用地址变换部变换后的物理地址的情况下，将由上述位列受理部受理到的位列、以上述规定长度单位、向由该物理地址指定的上述存储器的存储区域范围写入。
7.如权利要求1所述的存储器访问控制装置，其特征在于， 上述读出部进行上述尝试，以使上述读出的尝试中的向上述存储器的访问次数、比以上述规定长度单位对由通过上述逻辑地址受理部受理到的逻辑地址指定的存储区域范围进行读出的尝试的情况下的向上述存储器的访问次数多。
8.—种制造方法，制造内置集成电路的第I或第2装置，上述集成电路具备具有存储器的第I芯片和包括向该存储器访问的母片的第2芯片，该集成电路通过将该第I芯片和该第2芯片封入在I个封装中而得到， 其特征在于， 上述第I装置是以上述母片的向上述存储器的访问中的位速率被确保为规定的位速率以上为动作条件的装置， 上述第2装置是不以上述母片的向上述存储器的访问中的位速率被确保为规定的位速率以上为动作条件的装置， 上述制造方法包括如下步骤 评价步骤，通过以上述集成电路为对象来进行有关上述母片向上述存储器的访问的检查，评价上述母片的向上述存储器的访问中的位速率是否能够确保为上述规定的位速率以上； 第I制造步骤，在基于上述评价步骤、作为评价对象的集成电路被做出了肯定的评价的情况下，内置该集成电路而制造上述第I装置；以及 第2制造步骤，在基于上述评价步骤、作为评价对象的集成电路被做出了否定的评价的情况下，内置该集成电路而制造上述第2装置。
9.如权利要求8所述的制造方法，其特征在于， 上述集成电路是将上述第I芯片与上述第2芯片经由多个凸块电连接而构成的， 上述母片经由上述多个凸块中的至少I个的访问用凸块进行有关向上述存储器的访问的数据通信， 上述检查包括有关对上述访问用凸块的电连接不良的检查。
全文摘要
有关本发明的存储器访问控制装置具备位位置信息存储部，用来存储表示规定长度的位列中的1个以上的位位置的位位置信息；读出部，进行将比由逻辑地址指定的存储区域范围的位数多的位数的位列以规定长度单位从存储器读出的尝试；位列提取部，从通过读出部进行的读出的尝试从存储器取出的位列，以规定长度单位，提取由存储在位位置信息存储部中的位位置信息表示的位位置的位。
文档编号G06F12/16GK103052946SQ20128000224
公开日2013年4月17日 申请日期2012年2月21日 优先权日2011年7月1日
发明者森本高志, 桥本隆 申请人:松下电器产业株式会社