非易失性存储器写入装置以及方法
【技术领域】
[0001]本发明有关于一种非易失性存储器写入装置以及方法，特别是有关于具有分离位线的存储器阵列的一种减轻写入干扰的快闪式存储器写入装置以及方法。
【背景技术】
[0002]快闪式存储器为非易失性存储器中一种特殊的型式，其逻辑数据存储于存储器单元中。通常快闪式存储器将存储器单元以行列放置，其中每一列代表数据的位线(Bitline)。快闪式存储器利用施加电压至存储器单元以设定临限电压，而临限电压的位准代表存储器单元中所存储的数据。快闪存储器的操作通常分为抹除(Erase)以及写入(Program)。抹除是以区块(Sector or block)为单位,对存储器单元的基体施加高电压且对栅极施加负压，以减少浮动栅极存储的电子并降低存储器单元的临界电压，一般以数据“I”代表之；写入则针对位元组或字元组进行，对所选定的存储器单元经由字线(Wordline)施加栅极写入电压且对选定的位线施加源极电压以将电子送入浮动栅极，而提高存储器单元的临界电压。
[0003]在对快闪存储器进行写入操作时，未被选取的存储器单元会受到选取的存储器单元的写入干扰。对于写入干扰的情况，一般可分为未被选取的存储器单元的栅极因写入字线的高压而造成轻微写入，或是未被选取的存储器单元因位线上的源极电压而成轻微写入等状况。特别对于具有分离位线架构的快闪存储器而言，由于未被选取的存储器单元的源极会受到耦合效应而产生感应电荷累积，所受的写入干扰尤甚。
【发明内容】
[0004]有鉴于此，本发明提出一种非易失性存储器写入装置以及方法，可有效降低非易失性存储器的写入干扰。
[0005]本发明的非易失性存储器写入装置，包括:一快闪式存储器，包括一选取阵列，上述选取阵列包括一基体、多个位线以及多个字线；一升压模块，产生一列高电压、一行电压以及一负电压；一选取模块，耦接至上述字线及上述升压模块，上述选取模块自上述升压模块接收上述行高电压及上述负电压，且上述选取模块根据一地址信号选取上述位线的其中之一为写入位线以及选取上述字线的其中之一为写入字线，其中上述写入位线的邻近位线为浮接；一写入模块，耦接至上述位线及上述升压模块，上述写入模块自上述升压模块接收上述列高电压及上述负电压；其中，当上述升压模块于升压过程中，上述写入模块将上述负电压施加至上述位线，当上述升压模块完成产生上述列高电压以及上述行高电压时，上述选取模块将上述行高电压施加于上述写入字线，上述写入模块将上述列高电压施加于上述写入位线，用以将数据写入上述写入字线以及上述写入位线所对应的存储器单元。
[0006]根据本发明的一实施例，其中在上述选取模块切换至下一字线地址之前，同样对上述位线施加上述负电压。
[0007]根据本发明的一实施例，其中当上述负电压至上述基体的一跨压大于上述基体的接面电压时，则上述写入模块将上述基体浮接。
[0008]根据本发明的一实施例，其中上述写入模块施加上述列高电压于上述写入位线之前，上述写入模块施加上述负电压于上述位线。
[0009]本发明的非易失性存储器的写入方法，适用于一快闪式存储器，其中上述快闪式存储器具有一选取阵列，上述选取阵列包括一基体、多个位线以及多个字线，包括:提供一列高电压、一行高电压以及一负电压，其中将上述负电压施加于上述位线；选取上述字线的其中之一为写入字线以及上述位线的其中之一为写入位线，并将上述行高电压施加于上述写入字线；施加上述列高电压于上述写入位线以写入数据至上述写入字线以及上述写入位线所对应的一存储器单元；以及停止产生上述列高电压、上述行高电压以及上述负电压。
[0010]根据本发明的一实施例，其中上述写入位线的邻近位线为浮接。
[0011]根据本发明的一实施例，其中在切换至下一字线地址之前，同样对上述位线施加上述负电压。
[0012]根据本发明的一实施例，其中当上述负电压至上述基体的一跨压大于上述基体的接面电压时，则将上述基体浮接。
[0013]根据本发明的一实施例，其中在施加上述列高电压于上述写入位线之前，施加上述负电压于上述位线。
[0014]基于上述，本发明提出一种非易失性存储器写入装置及写入方法，在非易失性存储器的写入操作时，在对写入位线提供列高电压前，先行对所有本地位线提供负电压，可有效降低因邻近写入位线的本地位线因耦合效应所造成的写入干扰。
【附图说明】
[0015]图1是显示根据本发明的一实施例所述的非易失性存储器写入装置的方块图；
[0016]图2是显示根据本发明的一实施例所述的非易失性存储器写入装置的操作波形图；
[0017]图3是显示根据本发明的另一实施例所述的非易失性存储器写入装置的操作波形图；
[0018]图4是显示根据本发明的一实施例所述的非易失性存储器写入方法的流程图；
[0019]图5是显示根据本发明的一实施例所述的写入模块的电路图。
[0020]符号说明:
[0021]100?非易失性存储器写入装置
[0022]101?快闪式存储器
[0023]102?选取模块
[0024]103?写入模块
[0025]104?升压模块
[0026]110?选取阵列
[0027]111?本地位线
[0028]IllA?全局位线
[0029]112?字线
[0030]113?传输门
[0031]114?行解码器
[0032]115?列解码器
[0033]201、301?升压阶段
[0034]202、204、302、304、306 ?写入阶段
[0035]203、205、303、305 ?切换地址
[0036]501?反相器
[0037]502?与非门
[0038]503?高压位准移位电路
[0039]504?P型晶体管
[0040]505、507?N型晶体管
[0041]506?负压位准移位电路
[0042]Address?选取地址
[0043]Data?写入数据
[0044]LO?第一逻辑信号
[0045]LI?第二逻辑信号
[0046]S41?S48?步骤
[0047]SD?写入数据信号
[0048]SN?负压使能信号
[0049]SR?写入使能信号
[0050]VD?列高电压
[0051]VG?行高电压
[0052]VN?负电压
【具体实施方式】
[0053]为使本发明的上述目的、特征和优点能更明显易懂，下文特例举一较佳实施例，并配合所附图式，来作详细说明。必须要说明的是，本发明提供了许多可应用的发明概念，在此所揭露的特定实施例，仅是用于说明达成与运用本发明的特定方式，而不可用以局限本发明的范围。
[0054]图1是显示根据本发明的一实施例所述的非易失性存储器写入装置的方块图。如图1所示，非易失性存储器写入装置100包括快闪式存储器101、选取模块102、写入模块103以及升压模块104。快闪式存储器101包括许多存储器阵列的其中之一的选取阵列110、全局位线111A、传输门113、行解码器114以及列解码器115，选取阵列110包括许多本地位线111以及许多字线112。选取模块102根据选取地址Address，经由列解码器115选择全局位线111A，并经由传输门113而选取选取阵列110上许多本地位线111的其中之一作为写入位线，选取模块102通过行解码器114而选取许多字线112的其中之一作为写入字线。
[0055]升压模块104用以产生行高电压Ve、列高电压Vd以及负电压VN，并将列高电压Vd以及负电压Vn提供至写入模块103，将行高电压Ve以及负电压Vn提供至选取模块102。写入模块103根据写入数据Data输出写入数据信号SD。当升压模块104于升压过程中，写入模块103经由列解码器115、全局位线IllA以及传输门113，将负电压Vn施加至所有本地位线111，当升压模块104完成产生列高电压Vd以及行高电压\时，写入模块103将列高电压Vd施加于选取模块102所选择的写入位线，而选取模块102施加行高电压Ve于写入字线，用以将数据写入至写入字线以及写入位线所对应的存储器单元。根据本发明的一实施例，当选取模块102切换至下一写入字线之前，写入模块103同样对所有本地位线111施加负电压VN。
[0056]由于列解码器115经由全局位线IllA而耦接至传输门113，其中传输门113中只有一个开关会耦接至对应的写入位线，使得写入位线的邻近本地位线皆处于浮接(Floating)的状态，当写入模块103施加列高电压Vd至写入位线时，因为本地位线间的电容耦合效应，造成浮接的本地位线存储感应电荷而产生漏极电压。此外，浮接的本地位线上的感应电荷会累积，累积的感应电荷将对未选取的字线造成错误的写入动作。
[0057]根据本发明的一实施例，当负电压Vn至选取阵列110的基体(图1中未显示)的跨压大于基体至位线的接面电压时，则写入模块103将基体浮接。根据本发明的一较佳实施例，负电压Vn为-1V，若是存储器单元的基体至位线的接面电压大于IV时，则写入模块103不需将基体浮接。
[0058]图2是显示根据本发明的一实施例所述的非易失性存储器写入装置的操作波形图。以下针对图2的说明将搭配图1，以利详细说明。如图2所示，