升压阶段201时，升压模块104首先将行高电压Ve、行高电压Ve以及负电压Vn充电，并且在充电的同时选取模块102先选取所有本地位线111，并由写入模块103将负电SVn经由全局位线IllA以及传输门113，提供至所有本地位线111。当进入写入阶段202时，选取模块102以及写入模块103根据选取模块102的选择而将行高电压Ve以及列高电压Vd分别施加至第一字线以及第一位线。然而，由于先前第二位线已充电至负电SVn，因此当邻近的第一位线上发生电压变化时，第二位线所受到的电荷耦合效应所产生的写入干扰将大幅减低。
[0059]切换地址阶段203时，写入模块103停止将列高电压Vd施加至第一位线，且于写入阶段204时，写入模块103根据选取模块102而将列高电压Vd施加至第二位线。由于第一位线于切换地址阶段203时电压渐渐放电至0V，当写入模块103将列高电压Vd施加至第二位线时，第一位线才会受到电荷耦合效应的干扰。
[0060]当进入切换地址阶段205时，写入模块103重新将负电压经由全局位线IllA以及传输门113提供至所有本地位线111，此时第一位线以及第二位线充电至负电压Vn，原先第一位线以及第二位线上因电荷耦合效应所造成的电荷累积将一并清除。
[0061]图3是显示根据本发明的另一实施例所述的非易失性存储器写入装置的操作波形图。图3大致上与图2相同，差别在于图3中写入模块103不会施加负电压Vn至位线，并仅针对于同一字线上相邻浮接位线所受的耦合效应所造成的写入干扰作叙述。
[0062]如图3所示，于写入阶段302时，写入模块103将列高电压Vd施加至第一位线，此时，浮接的第二位线以及第三位线因位线间电容耦合效应而存储电荷，因而源极电压对同一字线同样施加行高电压\的相邻存储单元造成写入干扰。当写入阶段304时，写入模块103将列高电压Vd施加至第二位线，同时也对浮接的第一位线以及第三位线增加更多耦合电荷，产生更高的源极耦合电压。由于在写入阶段302时，第三位线已受到电容耦合而存储电荷，在写入阶段304时又再次受到电容耦合影响，使得第三位线上的电压接近列高电压VD，使得第三位线在写入阶段304时呈现被轻微写入的状态。此外，由于浮接的位线上因耦合电容所感应存储的电荷并未清除，当进入写入阶段306时，写入模块103将列高电压Vd施加至第三位线，相邻且浮接的第一位线以及第二位线持续累积感应电荷，并持续地在随后的写入过程中受到写入干扰。
[0063]因此，本发明所提出的将位线充电至负电压的方法，有助于解决因架构上无法将本地位线接地所衍生的干扰问题，并且累积于本地位线上的电荷将于切换字线的地址时，经由再次将位线充电至负电压而清除与归零。
[0064]图4是显示根据本发明的一实施例所述的非易失性存储器写入方法的流程图。如图4所示，以下针对图4的说明将搭配图1，以利详细说明。一开始，在升压期间，升压模块104提供行高电压Ve、列高电压Vd以及负电压VN，并将负电压Vn施加于本地位线111 (步骤S41)。在写入期间，选取模块102根据输入地址Address选取写入字线以及写入位线，并将行高电压Ve施加于写入字线(步骤S42);并且，写入模块103根据写入数据Data将列高电压Vd施加于相对于数据“O”的写入位线以写入数据至写入字线以及写入位线所对应的存储器单元(步骤S43)，并确认是否所有数据皆写入完成(步骤S44)。
[0065]若步骤S44的结果为否，则确认是否变更行地址(步骤S45);当步骤S45的结果为是时，则选取模块102切换至下一写入字线并将负电压施加于所有本地位线111 (步骤S46)。随后，选取模块102切换至下一写入位线(步骤S47)并且重复步骤S43?S47，直到完成所有数据写入动作。当完成数据写入动作时，步骤S44的判断结果为是，则停止产生行高电压\、列高电压Vd以及负电压Vn (步骤S48)。
[0066]图5是显示根据本发明的一实施例所述的写入模块的电路图。写入模块103包括反相器501、与非门502、高压位准移位电路503、P型晶体管504、N型晶体管505、负压位准移位电路506以及N型晶体管507。当操作于写入动作时写入使能信号Sk为高逻辑位准，若此时写入数据Data为数据“O”时，与非门502输出的第一逻辑信号LO则为低逻辑位准，进而导通P型晶体管504且将N型晶体管505断路，则P型晶体管504将写入数据信号Sd拉升至列高电压Vd并经过列解码器115以及传输门113而提供至所选择的写入位线。
[0067]由于P型晶体管504的源极耦接至列高电压Vd而较反相器501以及与非门502的高逻辑位准为高，当第一逻辑信号LO为高逻辑位准时，高压位准移位电路503将第一逻辑信号LO的高逻辑位准转换成列高电压Vd以便将P型晶体管504完全断路。当写入数据Data为数据“I”时，与非门502输出的第一逻辑信号LO则为高逻辑位准，进而导通N型晶体管505且将P型晶体管504断路，并通过N型半导体505将写入数据信号Sd拉至低逻辑位准。
[0068]在进行写入动作之前，负压使能信号Sn为高逻辑位准而导通N型半导体507，N型晶体管507将写入数据信号Sd下拉至负电压Vn并经过列解码器115而提供至所有本地位线111。当进行写入动作时，负压使能信号Sn会回到低逻辑位准，并且经由负压位准移位电路506将负压使能信号Sn转换成为低逻辑位准为负电压Vn的第二逻辑信号LI而将N型晶体管507断路。
[0069]以上叙述许多实施例的特征，使所属技术领域中具有通常知识者能够清楚理解本说明书的形态。所属技术领域中具有通常知识者能够理解其可利用本发明揭示内容为基础以设计或更动其他工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中具有通常知识者亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。
【主权项】
1.一种非易失性存储器写入装置，其特征在于，所述装置包括: 一快闪式存储器，包括一选取阵列，所述选取阵列包括一基体、多个位线以及多个字线.一升压模块，产生一列高电压、一行高电压以及一负电压； 一选取模块，耦接至所有所述字线及所述升压模块，所述选取模块自所述升压模块接收所述行高电压及所述负电压，且所述选取模块根据一地址信号选取所有所述位线的其中之一为写入位线以及选取所有所述字线的其中之一为写入字线，其中所述写入位线的邻近位线为浮接； 一写入模块，耦接至所有所述位线及所述升压模块，所述写入模块自所述升压模块接收所述列高电压及所述负电压；其中 当所述升压模块于升压过程中，所述写入模块将所述负电压施加至所有所述位线，当所述升压模块完成产生所述列高电压以及所述行高电压时，所述选取模块将所述行高电压施加于所述写入字线，所述写入模块将所述列高电压施加于所述写入位线，用以将数据写入所述写入字线以及所述写入位线所对应的存储器单元。2.如权利要求1所述的非易失性存储器写入装置，其特征在于，在所述选取模块切换至下一写入字线之前，所述写入模块对所有所述位线施加所述负电压。3.如权利要求1所述的非易失性存储器写入装置，其特征在于，当所述负电压至所述基体至位线的一跨压大于所述基体的接面电压时，所述写入模块将所述基体浮接。4.如权利要求1所述的非易失性存储器写入装置，其特征在于，所述写入模块施加所述列高电压于所述写入位线之前，所述写入模块施加所述负电压于所有所述位线。5.一种非易失性存储器写入方法，适用于一快闪式存储器，其特征在于，所述快闪式存储器具有一选取阵列，所述选取阵列包括一基体、多个位线以及多个字线，所述方法包括: 提供一列高电压、一行高电压以及一负电压，其中将所述负电压施加于所有所述位线.选取所有所述字线的其中之一为写入字线以及所有所述位线的其中之一为写入位线，并将所述行高电压施加于所述写入字线； 施加所述列高电压于所述写入位线以写入数据至所述写入字线以及所述写入位线所对应的一存储器单元；以及 停止产生所述列高电压、所述行高电压以及所述负电压。6.如权利要求5所述的非易失性存储器写入方法，其特征在于，所述写入位线的邻近位线为浮接。7.如权利要求5所述的非易失性存储器写入方法，其特征在于，在切换至下一写入字线之前，对所有所述位线施加所述负电压。8.如权利要求5所述的非易失性存储器写入方法，其特征在于，当所述负电压至所述基体至位线的一跨压大于所述基体的接面电压时，将所述基体浮接。9.如权利要求5所述的非易失性存储器写入方法，其特征在于，在施加所述列高电压于所述写入位线之前，施加所述负电压于所有所述位线。
【专利摘要】一种非易失性存储器写入装置以及方法，该装置包括快闪式存储器、选取模块、升压模块以及写入模块。快闪式存储器包括选取阵列，选取阵列包括基体、位线以及字线。选取模块选取位线的写入位线以及字线的写入字线，其中写入位线的邻近位线为浮接。升压模块产生列高电压、行高电压以及负电压。当升压模块于升压过程中，写入模块将负电压施加至位线，当升压模块完成产生列高电压以及行高电压时，写入模块将行高电压施加于写入字线，选取模块将列高电压施加于写入位线。本发明提出的一种非易失性存储器写入装置以及方法，可有效降低因邻近写入位线的本地位线因耦合效应所造成的写入干扰。
【IPC分类】G11C16/06
【公开号】CN104934059
【申请号】CN201410104518
【发明人】林宏学
【申请人】华邦电子股份有限公司
【公开日】2015年9月23日
【申请日】2014年3月19日