芯片、芯片的启动保护装置及方法与流程

本发明涉及芯片领域，尤其涉及一种芯片、芯片的启动保护装置及方法。

背景技术：

随着芯片高集成度的发展，很多集成芯片中包含处理器、存储器等敏感器件。这些敏感器件对工作环境、时钟频率有着严格的要求。因此，在设计时，高可靠性芯片中通常包含延时电路，以确保含有敏感器件的电路的时钟信号稳定。

然而，由于干扰敏感电路的因素很多，如上电时的电平抖动、外部电磁场的干扰、温度和湿度干扰等，过高的、固定时钟信号可能会造成芯片在干扰环境下无法运行、重复启动、错读信息等问题。

因此，需要对现有技术进行改进。

技术实现要素：

本发明提供一种芯片、芯片的启动保护装置及方法，用于解决现有技术中频率过高的固定时钟信号无法确保芯片工作的系统稳定性的问题。

基于上述目的，本发明提供一种芯片的启动保护装置，包括：存有第一校验码的存储单元；可调时钟发生单元，用于在上电后输出预设频率的时钟信号，并根据所接收的降频指令降低所输出的时钟信号的频率；与所述可调时钟发生单元和存储单元相连的校验码比对单元，用于比对所述存储单元所保存的第一校验码与预设的第二校验码，若一致，则触发芯片中的各工作硬件按照当 前频率的时钟信号启动运行，若不一致，向所述可调时钟发生单元发送所述降频指令。

优选地，所述可调时钟发生单元包括：计数器电路、和包含可调电阻的可调时钟发生电路；所述计数器电路用于基于所接收的降频指令计数降频频次，并基于所述降频频次调整所述可调电阻。

优选地，所述可调时钟发生电路包括：比较器、串联的电阻r0和可调电阻r1、受控端级联的若干开关组、对应开关组数量的接地电容、整形模块；

所述比较器的负输入端连接参考电压、正输入端接入电阻r0和r1之间，所述比较器的输出端通过电阻r0和r1接地，同时还与各开关组的输入端相连，各开关组的信号输出端连接对应的接地电容。其中，后一级开关组的受控端连接前一级开关组的信号输出端，最后一级开关组的信号输出端连接整形模块的输入端。同时，第一级开关组的受控端也与整形模块的输入端相连。

优选地，所述校验码比对单元包括：与所述存储单元相连的地址发生器，用于在上电时生成对应所述存储单元中存储第一校验码的地址信息，并利用所生成的地址信息获取所述第一校验码；与所述地址发生器和可调时钟发生单元相连的校验码比对电路，用于将来自所述地址发生器的第一校验码、与预设的第二校验码进行比对，若一致，则输出用于表示校验正确的指令，若不一致，则记录调整后的与时钟信号频率相关的信息，并向所述可调时钟发生单元发送所述降频指令；与所述校验码比对电路相连的触发器，用于基于所接收的用于表示校验正确的指令，触发所述校验码比对电路将当前所述时钟信号的相关信息保存到所述存储单元中，并指示各工作硬件按照当前频率的时钟信号启动运行。

优选地，所述存储单元中包含多个第一校验码；对应的，所述校验码比对 单元还用于将所述地址发生器所提供的第一校验码与对应的预设第二校验码进行比较，并在所有比较结果为一致时，输出用于表示校验正确的指令。

优选地，所述校验码比对单元还用于按照预设重复次数，重复比较所述地址发生器所提供的第一校验码与预设的第二校验码，并在所有比较结果均为一致时，输出用于表示校验正确的指令。

基于上述目的，本发明还提供一种芯片，包括：如上任一所述的启动保护装置。

基于上述目的，本发明还提供一种芯片的启动保护方法，其中，所述芯片中包含存有第一校验码的存储单元，包括：在上电时产生预设频率的时钟信号；比对所述存储单元所保存的第一校验码与预设的第二校验码；若一致，则触发芯片中的各工作硬件按照当前频率的时钟信号启动运行；若不一致，则降低所产生的时钟信号的频率，重新比对两校验码，直至比对结果为一致为止。

优选地，所述比对所述存储单元所保存的第一校验码与预设的第二校验码的方式包括：在上电时生成对应所述存储单元中存储第一校验码的地址信息，并利用所生成的地址信息获取所述第一校验码；将所获取的第一校验码、与预设的第二校验码进行比对。

优选地，所述第一校验码为多个；对应的，所述比对存储单元所保存的第一校验码与预设的第二校验码的方式包括：将所述存储单元中存储各第一校验码与对应的预设第二校验码进行比较，并在所有比较结果为一致时，输出用于表示校验正确的指令。

优选地，所述比对存储单元所保存的第一校验码与预设的第二校验码的方式包括：按照预设重复次数，重复比较所述存储单元中存储的第一校验码与预设的第二校验码，并在所有比较结果均为一致时，输出用于表示校验正确的指 令。

如上所述，本发明的芯片、芯片的启动保护装置及方法，具有以下有益效果：通过在芯片中的敏感器件启动工作前利用部分数字电路对时钟信号的频率进行验证，并根据验证结果对当前时钟信号的频率进行调整，本发明通过降低芯片工作时钟频率的方式，确保芯片的系统稳定性，有效防止了芯片运行时出现的cpu错读信息、程序运行错误、反复复位重启等恶性循环；另外，采用逐步降频的方式，能够为芯片提供尽可能高的时钟频率，确保芯片的工作效率；还有，为了防止偶然验证成功，而为敏感器件提供不适宜工作环境的时钟频率，本发明还采用多次验证的方式，可以保证整个系统在任何条件下的安全工作需求。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对本发明实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据本发明实施例的内容和这些附图获得其他的附图。

图1是本发明的芯片的一个实施例的结构方框图。

图2是本发明的启动保护装置中可调时钟发生电路的一个实施例的结构方框图。

图3是本发明的启动保护装置中校验比对单元的一个实施例的结构方框图。

图4是本发明的启动保护装置上电后的时序示意图。

图5是本发明的启动保护方法的一个实施例的流程图。

具体实施方式

为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明提供一种芯片。所述芯片包含时钟信号发生器，以及基于时钟信号所提供的逻辑时序来工作的数字电路，如cpu、存储单元、触发器、逻辑器件等。

所述芯片1还包括：启动保护装置11。当芯片1上电时，所述启动保护装置11基于电源信号开始工作，并在当前时钟信号的频率下，进行校验码验证，并根据验证结果降低时钟信号的频率。对于芯片中的敏感数字器件(如cpu等)来说，此时并未启动，而是在验证通过后按照验证通过时的时钟频率启动运行。

所述启动保护装置11包括：所述存储单元111、可调时钟发生单元112、校验码比对单元113。

所述存储单元111中存有第一校验码。所述存储单元111包括但不限于：闪存存储器、只读内存、可重复编程的存储器件、一次性可编程存储器件等。

所述可调时钟发生单元112是对现有时钟信号发生器的改进，其不仅在上电时输出预设频率的时钟信号，还根据所接收的降频指令调整时钟信号的频率。

在此，所述可调时钟发生单元112包括：计数器电路和可调时钟发生电路。

所述计数器电路用于基于所接收的降频指令计数降频频次，并基于所述降频频次调整所述可调时钟发生电路中的可调电阻，以使其输出降低频率后的时钟信号。

所述可调时钟发生电路基于rc电路原理而构建的电路单元，其中包括：可调电阻。所述可调电阻的受控端与所述计数器电路连接，以调整自身阻值。所述可调电阻还在上电时复位到预设阻值，以便让所述可调时钟发生电路在上电时输出预设频率的时钟信号。其中，所述预设频率为所述芯片所能工作的最高频率。例如，在上电时所述可调时钟发生单元112输出预设频率为50mhz的时钟信号。

所述计数器电路根据预设的可调电阻阻值的步长，逐步调整可调电阻，以降低频率。

例如，所述计数器电路中预设有阻值步长为a，所述计数器电路每输出阻值步长a，所述可调时钟发生电路中的可调电阻就对应增加/减少阻值a。根据实际电路设计，可调电阻阻值的改变，将使得rc电路所输出正弦信号的频率将对应降低，经过对正弦信号的整形，所述可调时钟发生电路将输出降频后的时钟信号。

优选地，参考图2，所述可调时钟发生电路包括：比较器、串联的电阻r0和可调电阻r1、受控端级联的若干开关组、对应开关组数量的接地电容、整形模块。

所述比较器的负输入端连接参考电压、正输入端接入电阻r0和r1之间，所述比较器的输出端通过电阻r0和r1接地，同时还与各开关组的输入端相连，各开关组的信号输出端连接对应的接地电容。其中，后一级开关组的受控端连接前一级开关组的信号输出端，最后一级开关组的信号输出端连接整形模块的 输入端。同时，第一级开关组的受控端也与整形模块的输入端相连。

所述校验码比对单元113与所述可调时钟发生单元112和存储单元111相连，用于比对所述存储单元111所保存的第一校验码与预设的第二校验码，若一致，则触发芯片中的各工作硬件按照当前频率的时钟信号启动运行，若不一致，向所述可调时钟发生单元112发送所述降频指令。

具体地，所述校验比对单元包含地址发生器1131、校验码比对电路1132和触发器1133。如图3所示。

所述地址发生器1131与所述存储单元111相连，用于在上电时生成对应所述存储单元111中存储第一校验码的地址信息，并利用所生成的地址信息获取所述第一校验码。

在此，所述地址发生器1131可预先根据第一校验码的存储地址而设置。所述地址发生器1131在上电时生成对应所述存储单元111中存储第一校验码的地址信息，并从所述存储单元111读取所生成的地址信息所对应的第一校验码。

所述校验码比对电路1132与所述地址发生器1131和可调时钟发生单元112相连，用于将来自所述地址发生器1131的第一校验码、与预设的第二校验码进行比对，若一致，则输出用于表示校验正确的指令，若不一致，则记录调整后的与时钟信号频率相关的信息，并向所述可调时钟发生单元112发送所述降频指令。

在此，所述校验码比对电路1132可包含多个逻辑器件，用以构成判断第一校验码和第二校验码是否一致的判断电路。

例如，所述校验码对比电路中包含对应第二校验码各位的比较器、和与各比较器输出端均相连的异或门，每个比较器的一个输入端预设对应第二校验码位的参考电平，另一个输入端接收第一校验码的相应码位。当所述校验码对比 电路接收到第一校验码时，按照码位的顺序将各第一校验码位所对应的电平与相应的第二校验码位的参考电平进行比较。当异或门的所有输入端均为一致时，输出用于表示校验正确的指令(如高电平)；反之，输出所述降频指令(如低电平)。

所述校验码比对单元113中的触发器1133的复位端、和可调时钟发生单元112的降频指令输入端均与所述异或门的输出端相连。

例如，所述复位端高电平有效，降频指令输入端低电平有效。当所述校验码对比电路输出用于表示校验正确的指令，则所述触发器1133基于所接收到有效信号，读取所述可调时钟发生单元112中所计数的降频频次，并写入所述存储单元111。此时，所述降频指令输入端接收无效电平。

相反的，当所述降频指令输入端对应降频指令的有效电平时，所述可调时钟发生单元112执行降频操作并更新降频后的与时钟信号频率相关的信息(如降频频次等)。此时，所述触发器1133的复位端接收无效电平。

在一种优选方式中，为了防止偶然验证成功，不能确保敏感器件能够运行在稳定的工作环境下。所述校验码比对单元113包含能够执行下述时序过程的电路。

为此，所述存储单元111中包含多个第一校验码。所述校验码比对单元113还用于将所述地址发生器1131所提供的第一校验码与对应的预设第二校验码进行比较，并在所有比较结果为一致时，输出用于表示校验正确的指令。

具体地，所述校验码比对单元113中的校验码比对电路1132可按照当前时钟信号的时序顺序逐个比较；或者，所述校验码比对电路1132同时将所获取的多个第一校验码与预设的各第二校验码对应比较。在所有比较结果为一致时，输出用于表示校验正确的指令。

在另一种优选方案中，所述校验码比对单元113还用于按照预设重复次数，重复比较所述地址发生器1131所提供的第一校验码与预设的第二校验码，并在所有比较结果均为一致时，输出用于表示校验正确的指令。

具体地，所述校验比对电路按照当前时钟信号所提供的时序顺序，重复比较所述地址发生器1131所提供的第一校验码与预设的第二校验码。当每次比较一致时，更新成功次数，当成功次数与重复次数一致，则输出表示校验正确的指令。

由于所述校验比对电路在cpu启动之前运行，则所述校验比对电路由包含比较器、与门、异或门等硬件器件所构成的电路，来实现上述各种方式的验证过程。

上述启动保护装置11的工作过程举例如下：

如图4所示时序，在上电时，芯片中的各硬件器件复位，其中，可调时钟发生单元112复位并按照预设的最高频率输出时钟信号t1，并初始化降频频次为0，在当前时钟信号t1的情况下，校验码比对单元113中的地址发生器1131生成存储单元111中第一校验码的地址信息，并获取第一校验码，校验码比对电路1132在当前时钟信号t1的若干个时钟周期内，比较第一校验码和预设的第二校验码。

若在当前时钟信号t1的频率下能够得到一致的比较结果，则可认定芯片中的如存储单元111、cpu等敏感器件能够在当前时钟信号t1的工作频率下运行。基于此，所述校验码比对电路1132向与其相连的触发器1133输出使能信号(即用于表示校验正确的指令)，该使能信号将可调时钟发生单元112中记录的降频频次输至存储单元111予以保存并启动cpu等敏感器件，敏感器件以当前时钟信号t1的频率为基础，或直接使用该时钟信号t1作为工作时钟，或在所述时 钟信号t1的基础上进行倍频/分频，得到其工作时钟。

若在当前时钟信号t1的频率下不能得到一致的比较结果，则可认定芯片中的如存储单元111、cpu等敏感器件能够在当前时钟信号t1的工作频率下无法正常运行。基于此，所述校验码比对电路1132向与其相连的可调时钟发生单元112输出降频指令，所述可调时钟发生单元112基于该降频指令更改的降频频次为1，并调整可调时钟发生电路中的可调电阻r1，以使可调时钟发生电路输出对应降频频次为1的、降频后的时钟信号t2(t1的频率>t2的频率)。所述校验码比对单元113中的地址发生器1131在新的时钟信号t2的频率下，重复生成地址信息并读取第一校验码，并交由校验码比对电路1132进行验证，并重新判断在时钟信号t2所提供的频率下，能否得到一致的比较结果。如此不断降低可调时钟发生电路输出的时钟信号，直至验证通过。如此，所述启动保护装置11能够确保芯片受上电抖动干扰、外部电磁干扰、温度和湿度干扰等造成的，在高频率工作条件下，芯片中的敏感器件无法正常工作的情况。

如图5所示，本发明还提供一种芯片的启动保护方法。所述芯片中包含存有第一校验码的存储单元，以及如上任一所述的启动保护装置。在芯片上电时，所述启动保护装置运行，以执行所述保护方法。

在步骤s1中，所述启动保护装置在上电时产生预设频率的时钟信号。

具体地，所述启动保护装置在上电复位后，按照预设的最大频率生成时钟信号，并予以输出，以便为所述启动保护装置中的其他器件提供时序。除此之外，所述启动保护装置所生成的时钟信号的频率为可调的。

在步骤s2中，所述启动保护装置比对所述存储单元所保存的第一校验码与预设的第二校验码；若一致，则执行步骤s3，若不一致，则执行步骤s4。

具体地，所述启动保护装置在上电时生成对应所述存储单元中存储第一校 验码的地址信息，并利用所生成的地址信息获取所述第一校验码。

在此，所述启动保护装置在上电时生成对应所述存储单元中存储第一校验码的地址信息，并从所述存储单元读取所生成的地址信息所对应的第一校验码。所述启动保护装置采用硬件电路的方式来验证两校验码是否一致。

具体地，所述启动保护装置中的校验码比对电路可包含多个逻辑器件，用以构成判断第一校验码和第二校验码是否一致的判断电路。

例如，所述校验码对比电路中包含对应第二校验码各位的比较器、和与各比较器输出端均相连的异或门，每个比较器的一个输入端预设对应第二校验码位的参考电平，另一个输入端接收第一校验码的相应码位。当所述校验码对比电路接收到第一校验码时，按照码位的顺序将各第一校验码位所对应的电平与相应的第二校验码位的参考电平进行比较。当异或门的所有输入端均为一致时，执行步骤s3；反之，执行步骤s4。

所述校验码比对电路所连接的触发器的复位端、和可调时钟发生单元的降频指令输入端均与所述异或门的输出端相连。

例如，所述复位端高电平有效，降频指令输入端低电平有效。当所述校验码对比电路输出用于表示校验正确的指令，则所述触发器基于所接收到有效信号，读取所述可调时钟发生单元中所计数的降频频次，并写入所述存储单元。此时，所述降频指令输入端接收无效电平。

相反的，当所述降频指令输入端对应降频指令的有效电平时，所述可调时钟发生单元执行降频操作。此时，所述触发器的复位端接收无效电平。

在一种优选方式中，为了防止偶然验证成功，不能确保敏感器件能够运行在稳定的工作环境下。所述启动保护装置包含能够执行下述时序过程的电路。

为此，所述存储单元中包含多个第一校验码。所述启动保护装置将所述存 储单元中存储各第一校验码与对应的预设第二校验码进行比较，并在所有比较结果为一致时，执行步骤s3。

具体地，所述启动保护装置中的校验码比对电路可按照当前时钟信号的时序顺序逐个比较；或者，所述校验码比对电路同时将所获取的多个第一校验码与预设的各第二校验码对应比较。在所有比较结果为一致时，执行步骤s3。

在另一种优选方案中，所述启动保护装置按照预设重复次数，重复比较所述存储单元中存储的第一校验码与预设的第二校验码，并在所有比较结果均为一致时，执行步骤s3。

具体地，所述启动保护装置按照当前时钟信号所提供的时序顺序，重复比较所述地址发生器所提供的第一校验码与预设的第二校验码。当每次比较一致时，更新成功次数，当成功次数与重复次数一致，则执行步骤s3。

由于所述启动保护装置在cpu启动之前运行，则所述启动保护装置由包含比较器、与门、异或门等硬件器件所构成的电路，来实现上述各种方式的验证过程。

在步骤s3中，所述启动保护装置触发芯片中的各工作硬件按照当前频率的时钟信号启动运行。

具体地，所述启动保护装置向芯片中的存储单元、cpu等输出启动信号，并将与当前时钟信号频率相关的信息(如降频频次等)保存到存储单元。

在步骤s4中，所述启动保护装置降低所产生的时钟信号的频率，并重新执行步骤s2，直至比对结果为一致为止。

具体地，所述启动保护装置中的可调时钟发生单元包括：计数器电路和可调时钟发生电路。

所述计数器电路受校验比较电路的控制，计数降频频次，并基于所述降 频频次调整所述可调时钟发生电路中的可调电阻，以使其输出降低频率后的时钟信号。

所述可调时钟发生电路基于rc电路原理而构建的电路单元，其中包括：可调电阻。所述可调电阻的受控端与所述计数器电路连接，以调整自身阻值。所述可调电阻还在上电时复位到预设阻值，以便让所述可调时钟发生电路在上电时输出预设频率的时钟信号。其中，所述预设频率为所述芯片所能工作的最高频率。例如，在上电时所述可调时钟发生单元输出预设频率为50mhz的时钟信号。

所述计数器电路根据预设的可调电阻阻值的步长，逐步调整可调电阻，以降低频率。

例如，所述计数器电路中预设有阻值步长为a，所述计数器电路每输出阻值步长a，所述可调时钟发生电路中的可调电阻就对应增加/减少阻值a。根据实际电路设计，可调电阻阻值的改变，将使得rc电路所输出正弦信号的频率将对应降低，经过对正弦信号的整形，所述可调时钟发生电路将输出降频后的时钟信号。

优选地，参考图2，所述可调时钟发生电路包括：比较器、串联的电阻r0和可调电阻r1、受控端级联的若干开关组、对应开关组数量的接地电容、整形模块。

所述比较器的负输入端连接参考电压、正输入端接入电阻r0和r1之间，所述比较器的输出端通过电阻r0和r1接地，同时还与各开关组的输入端相连，各开关组的信号输出端连接对应的接地电容。其中，后一级开关组的受控端连接前一级开关组的信号输出端，最后一级开关组的信号输出端连接整形模块的输入端。同时，第一级开关组的受控端也与整形模块的输入端相连。

上述启动保护装置的工作过程举例如下：

如图4所示的时序，在上电时，芯片中的各硬件器件复位，其中，可调时钟发生单元复位并按照预设的最高频率输出时钟信号t1，并初始化降频频次为0，在当前时钟信号t1的情况下，校验码比对单元生成存储单元中第一校验码的地址信息，并在当前时钟信号t1的若干个时钟周期内，比较第一校验码和预设的第二校验码。

若在当前时钟信号t1的频率下能够得到一致的比较结果，则可认定芯片中的如存储单元、cpu等敏感器件能够在当前时钟信号t1的工作频率下运行。基于此，所述校验码比对单元将可调时钟发生单元中记录的降频频次输至存储单元予以保存并启动cpu等敏感器件，敏感器件以当前时钟信号t1的频率为基础，或直接使用该时钟信号t1作为工作时钟，或在所述时钟信号t1的基础上进行倍频/分频，得到其工作时钟。

若在当前时钟信号t1的频率下不能得到一致的比较结果，则可认定芯片中的如存储单元、cpu等敏感器件能够在当前时钟信号t1的工作频率下无法正常运行。基于此，所述校验码比对电路向与其相连的可调时钟发生单元输出降频指令，所述可调时钟发生单元基于该降频指令更改的降频频次为1，并调整可调电阻r1，以使可调时钟发生电路输出对应降频频次为1的、降频后的时钟信号t2(t1的频率>t2的频率)。所述校验码比对单元在新的时钟信号t2的频率下，重复生成地址信息并读取第一校验码，并进行验证，以重新判断在时钟信号t2所提供的频率下，能否得到一致的比较结果。如此不断降低可调时钟发生电路输出的时钟信号，直至验证通过。如此，所述启动保护装置能够确保芯片受上电抖动干扰、外部电磁干扰、温度和湿度干扰等造成的，在高频率工作条件下，芯片中的敏感器件无法正常工作的情况。

综上所述，本发明的芯片、芯片的启动保护装置及方法，通过在芯片中的敏感器件启动工作前利用部分数字电路对时钟信号的频率进行验证，并根据验证结果对当前时钟信号的频率进行调整，本发明通过降低芯片工作时钟频率的方式，确保芯片的系统稳定性，有效防止了芯片运行时出现的cpu错读信息、程序运行错误、反复复位重启等恶性循环；另外，采用逐步降频的方式，能够为芯片提供尽可能高的时钟频率，确保芯片的工作效率；还有，为了防止偶然验证成功，而为敏感器件提供不适宜工作环境的时钟频率，本发明还采用多次验证的方式，可以保证整个系统在任何条件下的安全工作需求。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。