存储系统及其操作方法与流程

本申请要求2015年6月17日提交的申请号为10-2015-0085759的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体地，涉及一种用于存储系统的数据管理配置和存储系统的操作方法。

背景技术：

计算机环境范式已经改变为可以随时随地使用的普适计算系统。正因如此，对诸如移动电话、数字相机和笔记本电脑的便携式电子设备的使用已经快速增加。这些便携式电子设备通常使用具有存储器件的存储系统(即，数据储存设备)。数据储存设备被用作便携式电子设备的主存储器件或辅助存储器件。

使用存储器件的数据储存设备提供优良的稳定性、耐久性、高的信息访问速度和低的功耗，因为它们不具有移动部件。具有这种优点的数据储存设备的示例包括通用串行总线(USB)存储器件、具有各种接口的存储卡以及固态驱动器(SSD)。

技术实现要素：

各种实施例针对一种能够基于从主机提供的数据的尺寸来分类并管理数据的类型的存储系统以及该存储系统的操作方法。

在一个实施例中，一种存储系统可以包括：存储器件；存储器，适用于暂时储存在主机与存储器件之间传送的数据；以及控制器，适用于将从主机提供的数据分类成基于参考尺寸而具有较大尺寸的第一分类数据以及基于参考尺寸而具有较小尺寸的第二分类数据，将第二分类数据中的被重复提供了多于重复阈值次数的一个或更多个第二分类数据分类为第三分类数据，以及仅在存储器中管理第三分类数据。

当第一分类数据被重复提供了多于两次时，控制器可以将在重复提供的第一分类数据之间被提供且重复具有同一逻辑地址多于重复阈值次数的第二分类数据分类为第三分类数据。

控制器可以适用于：每当第二分类数据被提供时，将第二分类数据的逻辑地址累积在逻辑地址储存空间中；以及将第二分类数据中的具有比重复阈值大的逻辑地址累积数量的一个或更多个第二分类数据分类为第三分类数据。

控制器可以适用于将具有比第一参考尺寸大的尺寸和随机的逻辑地址的数据块分类为第一分类数据，或者将其中的每个数据具有比第一参考尺寸小而比第二参考尺寸大的尺寸且其具有连续的逻辑地址的一连串数据分类为第一分类数据。

控制器可以适用于：当写入操作被执行时，将第一分类数据和第二分类数据储存在存储器中，将存储器中的第一分类数据和第二分类数据写入至存储器件中，以及将第三分类数据保持在存储器中。

在高速缓冲存储清除操作期间，控制器可以从存储器删除第一分类数据和第二分类数据，同时将第三分类数据保持在存储器中。

第一分类数据和第二分类数据可以包括用户数据，第三分类数据可以包括元数据。

在一个实施例中，一种包括存储器件和存储器的存储系统的操作方法可以包括：将从主机提供的数据分类成基于参考尺寸而具有较大尺寸的第一分类数据以及基于参考尺寸而具有较小尺寸的第二分类数据；将第二分类数据中的被重复提供了多于重复阈值次数的一个或更多个第二分类数据分类为第三分类数据；以及仅在存储器中管理第三分类数据。

当第一分类数据被重复提供了多于两次时，将第二分类数据分类为第三分类数据的步骤可以包括：将在重复提供的第一分类数据之间被提供且重复具有同一逻辑值多于重复阈值次数的第二分类数据分类为第三分类数据。

将第二分类数据分类为第三分类数据的步骤可以包括：每当第二分类数据被提供时，将第二分类数据的逻辑地址累积在逻辑地址储存空间中；以及将第二分类数据中的具有比重复阈值大的逻辑地址累积数量的一个或更多个第二分类数据分类为第三分类数据。

将数据分类成第一分类数据和第二分类数据的步骤可以包括：将具有比第一参考尺寸大的尺寸和随机的逻辑地址的数据块分类为第一分类数据，或者将其中的每个数据具有比第一参考尺寸小而比第二参考尺寸大的尺寸且其具有连续的逻辑地址的一连串数据分类为第一分类数据。

管理第三分类数据的步骤可以包括：当写入操作被执行时，将第一分类数据和第二 分类数据储存在存储器中；将存储器中的第一分类数据和第二分类数据写入至存储器件中；以及将第三分类数据保持在存储器中。

管理第三分类数据的步骤可以包括：在高速缓冲存储清除操作期间，从存储器删除第一分类数据和第二分类数据，同时将第三分类数据保持在存储器中。

第一分类数据和第二分类数据可以包括用户数据，以及第三分类数据可以包括元数据。

附图说明

图1是图示根据实施例的包括存储系统的数据处理系统的示图。

图2是图示存储系统中的存储器件的示图。

图3是图示根据实施例的存储器件中的存储块的电路图。

图4、图5、图6、图7、图8、图9、图10和图11是示意性图示存储器件的示图。

图12A和图12B以及图13A和图13B是图示根据本发明的实施例的在存储系统中对从主机提供的数据进行分类的方法的示图。

图14是图示根据本发明的实施例的在存储系统中对从主机提供的数据进行分类的方法的流程图。

图15是图示根据本发明的实施例的存储系统的高速缓冲存储清除操作的示图。

图16是图示根据本发明的实施例的存储系统的高速缓冲存储清除操作的流程图。

具体实施方式

下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把本发明的范围充分传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。

图1是图示根据实施例的包括存储系统的数据处理系统的框图。

参见图1，数据处理系统100可以包括主机102和存储系统110。

例如，主机102可以包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子 设备或者诸如台式计算机、游戏机、TV和投影仪的电子设备。

存储系统110可以响应于来自主机102的请求来操作，具体地，储存要通过主机102来访问的数据。换言之，存储系统110可以被用作主机102的主存储系统或辅助存储系统。存储系统110可以根据要与主机102电耦接的主机接口的协议而用各种类型的储存设备中的任意一种来实施。存储系统110可以用各种类型的储存设备(诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑式闪存(CF)卡、智能媒体(SM)卡、记忆棒等)来实施。

存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)和电阻式RAM(RRAM))来实施。

存储系统110可以包括存储器件150和控制器130，存储器件150储存要通过主机102来访问的数据，控制器130可以控制数据在存储器件150中的储存。

控制器130和存储器件150可以集成至一个半导体器件。例如，控制器130和存储器件150可以集成至一个半导体器件并配置固态驱动器(SSD)。当存储系统110被用作SSD时，可以大幅增大与存储系统110电耦接的主机102的操作速度。

控制器130和存储器件150可以集成至一个半导体器件并配置存储卡。控制器130和存储卡150可以集成至一个半导体器件并配置存储卡，诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑式闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用快闪储存(UFS)设备。

此外，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下发送和接收信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络 的各种电子设备中的一种、RFID设备和/或配置计算系统的各种组成元件中的一种。

当电源被中断时，存储系统110的存储器件150可以保持储存的数据，具体地，在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括电耦接至多个字线(WL)的多个存储单元。存储器件150可以为非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。之后将参照图2至图11来详细描述存储器件150的结构和存储器件150的三维(3D)层叠结构。

存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。正因如此，控制器130可以控制存储器件150的总体操作，诸如读取操作、写入操作、编程操作和擦除操作。

详细地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。

主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过各种接口协议(诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行连接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小盘接口(ESDI)和集成驱动电路(IDE))中的至少一种来与主机102通信。

ECC单元138可以检测并校正在读取操作期间从存储器件150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138不能校正错误位，以及ECC单元138可以输出表示校正错误位失败的错误校正失败信号。

ECC单元138可以基于编码调制(诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格母(BCH，Bose-Chaudhuri-Hocquenghem)码、涡轮码、里德-索罗(RS)码、卷积码、递归系统码(RSC)、格码调制(TCM)、分组码调制(BCM)等)来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或器件。

PMU 140可以提供并管理用于控制器130的电源(例如，用于控制器130中包括的组成元件的电源)。

NFC 142可以充当控制器130与存储器件150之间的存储器接口，以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，具 体地，当存储器件150是NAND快闪存储器时，NFC 142可以产生用于存储器件150的控制信号，以及在处理器134的控制之下处理数据。

存储器144可以用作存储系统110和控制器130的工作存储器，以及储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。

存储器144可以用易失性存储器来实施。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用的用于读取操作和写入操作的数据。为了储存该数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可以控制存储系统110的常规操作，以及响应于来自主机102的写入请求或读取请求而控制针对存储器件150的写入操作或读取操作。处理器134可以驱动被称作闪存转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以用微处理器或中央处理单元(CPU)来实施。

管理单元(未示出)可以包括在处理器134中，且可以执行对存储器件150的坏块管理。管理单元可以找到存储器件150中包括的坏(bad)存储块(其不满足进一步使用的条件)，并对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，在写入操作期间(例如，在编程操作期间)可能因NAND逻辑功能的特性而出现编程失败。在坏块管理期间，编程失败的存储块或坏存储块中的数据可以被编程至新的存储块中。另外，坏块严重劣化具有3D层叠结构的存储器件150的利用效率和存储系统100的可靠性，从而需要可靠的坏块管理。

图2是图示图1中示出的存储器件150的示意图。

参见图2，存储器件150可以包括多个存储块(例如，第零块210至第(N-1)块240)。多个存储块210至240中的每个可以包括多个页(例如，2^M个页(2^M PAGES))，本发明不限于此。多个页中的每个可以包括电耦接至多个字线的多个存储单元。

存储器件150也可以包括多个存储块，多个存储块根据在每个存储单元中可以储存或表达的位的数量而作为单电平单元(SLC)存储块和多电平单元(MLC)存储块。SLC 存储块可以包括用每个存储单元能够储存1位数据的存储单元实施的多个页。MLC存储块可以包括用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元实施的多个页。包括用每个存储单元能够储存3位数据的存储单元实施的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。

每个存储块210至240在写入操作期间储存从主机设备102提供的数据，以及在读取操作期间将储存的数据提供给主机102。

图3是图示图1中所示的多个存储块152至156中的一个存储块的电路图。

参见图3，存储器件150的存储块152可以包括分别电耦接至位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1串联地电耦接在选择晶体管DST与SST之间。各个存储单元MC0至MCn-1通过多电平单元(MLC)(每个多电平单元储存多个位的数据信息)来配置。串340分别电耦接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。

虽然图3作为示例示出通过NAND快闪存储单元配置的存储块152，但要注意的是，根据实施例的存储器件150的存储块152不局限于NAND快闪存储器，且可以通过NOR快闪存储器、其中组合有至少两种类型的存储单元的混合快闪存储器或其中控制器构建在存储器芯片中的一体NAND(one-NAND)快闪存储器。半导体器件的特性不仅可以应用至在其中电荷储存层通过导电浮栅来配置的快闪存储器件，还可以应用至在其中电荷储存层通过介电层来配置的电荷俘获闪存(CTF)。

存储器件150的电压供应块310提供根据操作模式而要被供应至各个字线的字线电压(例如，编程电压、读取电压和/或通过电压)，以及提供要被供应至块体(例如，在其中形成存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可以产生多个可变读取电压来产生多个读取数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个，选择选定存储块的字线中的一个，以及将字线电压提供给选定字线和未选定字线。

存储器件150的读/写电路320通过控制电路来控制，且根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读/写电路320用作用于从存储单元阵列读取数据的感测放大器。另外，在编程操作期间，读/写电路320用作根据要被储存在存储单元阵列中的数据来驱动位线的写入驱动器。读/写电路320在编程操作期间从缓冲器(未示出)接收要被写入至存储单元阵列中的数据，以及根据输入的数据来驱动位线。 读/写电路320包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326。在页缓冲器322、324和326的每个中可以包括多个锁存器(未示出)。

图4至图11是图示图1中所示的存储器件150的示意图。

图4是图示图1中所示的存储器件150的多个存储块152至156的示例的框图。

参见图4，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以以三维(3D)结构或垂直结构来实现。各个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。

各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以被设置在第一方向和第三方向上。每个NAND串NS电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL以及公共源极线CSL。即，各个存储块BLK0至BLKN-1电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。

图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的等距视图。图6是沿图5中所示的存储块BLKi的I-I’线截取的剖视图。

参见图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。

可以提供衬底5111。衬底5111可以包括用第一类型杂质掺杂的硅材料。衬底5111可以包括用p型杂质掺杂的硅材料，或者可以为p型阱(例如，口袋型p阱)且包括围绕p型阱的n型阱。虽然假设了衬底5111是p型硅，但要注意的是，衬底5111不局限于为p型硅。

沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包括与衬底5111不同的第二类型杂质。多个掺杂区5311至5314可以用n型杂质掺杂。虽然这里假设了第一掺杂区5311至第四掺杂区5314是n型，但要注意的是，第一掺杂区5311至第四掺杂区5314不局限于为n型。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个介电材料5112可以沿第二方向顺序地设置。介电材料5112与衬底5111可以沿第二方向彼此分开预定距离。介电材料5112可以沿第二方向彼此分开预定距离。介电 材料5112可以包括诸如氧化硅的介电材料。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置沿第一方向顺序地安置且沿第二方向穿过介电材料5112的多个柱体5113。多个柱体5113可以分别穿过介电材料5112且可以与衬底5111电耦接。每个柱体5113可以通过多种材料来构造。每个柱体5113的表面层5114可以包括用第一类型杂质掺杂的硅材料。每个柱体5113的表面层5114可以包括用与衬底5111相同类型的杂质掺杂的硅材料。虽然这里假设了每个柱体5113的表面层5114可以包括p型硅，但每个柱体5113的表面层5114不局限于为p型硅。

每个柱体5113的内层5115可以由介电材料形成。每个柱体5113的内层5115可以通过诸如氧化硅的介电材料来填充。

在第一掺杂区5311与第二掺杂区5312之间的区域中，介电层5116可以沿介电材料5112的暴露表面、柱体5113的暴露表面和衬底5111的暴露表面设置。介电层5116的厚度可以小于介电材料5112之间的距离的一半。换言之，在其中可以安置除介电材料5112和介电层5116之外的材料的区域可以设置在(i)设置在介电材料5112的第一介电材料的底表面之上的介电层5116与(ii)设置在介电材料5112的第二介电材料的顶表面之上的介电层5116之间。介电材料5112位于第一介电材料之下。

在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在介电层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近于衬底5111的介电材料5112与衬底5111之间。具体地，沿第一方向延伸的导电材料5211可以设置在(i)安置在衬底5111之上的介电层5116与(ii)安置在邻近于衬底5111的介电材料5112的底表面之上的介电层5116之间。

沿第一方向延伸的导电材料可以设置在(i)安置在介电材料5112的一个介电材料的顶表面之上的介电层5116与(ii)安置在介电材料5112的另一介电材料(其安置在该特定的介电材料5112之上)的底表面之上的介电层5116之间。沿第一方向延伸的导电材料5221至5281可以设置在介电材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上介电材料5112之上。沿第一方向延伸的导电材料5211至5291可以为金属材料。沿第一方向延伸的导电材料5211至5291可以为诸如多晶硅的导电材料。

在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置和第一掺杂区5311与第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个介电材料5112、沿第一方向顺序地布置且沿第二方向穿过多个介电材料5112的多个柱体5113、被设置在多个介电材料5112和 多个柱体5113的暴露表面之上的介电层5116以及沿第一方向延伸的多个导电材料5212至5292。

在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置和第一掺杂区5311与第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个介电材料5112、沿第一方向顺序地布置且沿第二方向穿过多个介电材料5112的多个柱体5113、被设置在多个介电材料5112的暴露表面和多个柱体5113的暴露表面之上的介电层5116以及沿第一方向延伸的多个导电材料5213至5293。

漏极5320可以分别设置在多个柱体5113之上。漏极5320可以为用第二类型杂质掺杂的硅材料。漏极5320可以是用n型杂质掺杂的硅材料。虽然假设漏极5320包括n型硅，但要注意的是，漏极5320不局限于为n型硅。例如，每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以以焊盘形状设置在每个对应的柱体5113的顶表面之上。

沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向顺序地安置。各个导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320与沿第三方向延伸的导电材料5331至5333可以经由接触插塞而电耦接。沿第三方向延伸的导电材料5331至5333可以为金属材料。沿第三方向延伸的导电材料5331至5333可以为诸如多晶硅的导电材料。

在图5和图6中，各个柱体5113可以与介电层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。各个柱体5113可以与介电层5116以及沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

图7是图6中所示的晶体管结构TS的剖视图。

参见图7，在图6中所示的晶体管结构TS中，介电层5116可以包括第一子介电层至第三子介电层5117、5118和5119。

每个柱体5113中的p型硅的表面层5114可以用作基体。邻近于柱体5113的第一子介电层5117可以用作隧道介电层，且可以包括热氧化层。

第二子介电层5118可以用作电荷储存层。第二子介电层5118可以用作电荷俘获层，且可以包括氮化物层或诸如氧化铝层、氧化铪层等的金属氧化物层。

邻近于导电材料5233的第三子介电层5119可以用作阻挡介电层。邻近于沿第一方向延伸的导电材料5233的第三子介电层5119可以被形成为单层或多层。第三子介电层5119可以为高k介电层(例如，氧化铝层、氧化铪层等)，高k介电层具有比第一子介电层5117和第二子介电层5118大的介电常数。

导电材料5233可以充当栅极或控制栅极。即，栅极或控制栅极5233、阻挡介电层5119、电荷储存层5118、隧道介电层5117和基体5114可以形成晶体管或存储单元晶体管结构。例如，第一子介电层5117至第三子介电层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，每个柱体5113中的p型硅的表面层5114将被称作沿第二方向的基体。

存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或与衬底5111垂直的方向延伸的多个NAND串NS。

每个NAND串NS可以包括沿第二方向安置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作接地选择晶体管GST。

栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。换言之，栅极或控制栅极可以沿第一方向延伸，且形成字线和至少两个选择线(至少一个源极选择线SSL和至少一个接地选择线GSL)。

沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。

沿第一方向延伸的第二类型掺杂区5311至5314可以设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。

即，存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，且可以用作NAND快闪存储块(例如，电荷俘获型存储器的NAND快闪存储块)，对于NAND快闪存储块，多个NAND串NS电耦接至一个位线BL。

虽然在图5至图7中图示为沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293设置为9层，但要注意的是，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293不局限于被设置为9层。例如，沿第一方向延伸的导电材料可以设置为8层、16层或任意多层。换言之，在一个NAND串NS中，晶体管的数量 可以是8、16或更多。

虽然在图5至图7中图示为3个NAND串NS电耦接至一个位线BL，但要注意的是，实施例不局限于具有电耦接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5121至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。

此外，虽然在图5至图7中图示为3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。

图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。

参见图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6中的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6中的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6中的沿第三方向延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。

在此示例中，以行和列为单位来限定NAND串NS，以及电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33对应于第三列。电耦接至一个源极选择线SSL的NAND串NS形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33形成第三行。

在每个NAND串NS中，定义了高度。在每个NAND串NS中，邻近于接地选择晶体管GST的存储单元MC1的高度具有值“1”。在每个NAND串NS中，当从衬底5111 开始测量时，存储单元的高度随着存储单元更靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近于源极选择晶体管SST的存储单元MC6的高度是7。

在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。

同一行的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行中的NAND串NS的存储单元MC的字线WL电耦接。同一行的NAND串NS中的同一高度处的虚设存储单元DMC共享虚设字线DWL。即，在同一高度或水平处，电耦接至不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL电耦接。

位于同一水平或同一高度或同一层处的字线WL或虚设字线DWL在可以设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293通过接触共同地电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293电耦接。换句话说，在同一行中的NAND串NS的接地选择晶体管GST共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33电耦接至接地选择线GSL。

公共源极线CSL电耦接至NAND串NS。在有源区之上和衬底5111之上，第一掺杂区5311至第四掺杂区5314电耦接。第一掺杂区5311至第四掺杂区5314通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314电耦接。

如图8中所示，同一高度或同一水平的字线WL电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS被选中。在不同行中的NAND串NS电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，在未选中行中的NAND串NS与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，一行NAND串NS被选中。此外，通过选择位线BL1至BL3中的一个，在选中行中的NAND串NS以列为单位而被选中。

在每个NAND串NS中，设置虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3设置在虚设存储单元DMC与接地选择晶体管 GST之间。第四存储单元MC4至第六存储单元MC6设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近于接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近于源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。

在下文中，将参照图9至图11做出详细描述，图9至图11示出根据实施例的存储系统中的用不同于第一结构的三维(3D)非易失性存储器件实施的存储器件。

图9是示意性图示利用三维(3D)非易失性存储器件来实施的存储器件并且示出图4的多个存储块中的存储块BLKj的等距视图。图10是图示沿图9中的VII-VII′线截取的存储块BLKj的剖视图。

参照图9和图10，图1的存储器件150的多个存储块之中的存储块BLKj可以包括沿第一方向至第三方向延伸的结构。

可以提供衬底6311。例如，衬底6311可以包括用第一类型杂质掺杂的硅材料。例如，衬底6311可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)并且包括围绕p型阱的n型阱。虽然在实施例中假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。

沿x轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以沿z轴方向分开预定距离。

沿x轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以沿z轴方向分开预定距离。第五导电材料6325至第八导电材料6328可以沿y轴方向与第一导电材料6321至第四导电材料6324分开。

可以设置穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，可以设置穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。

下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡介电层、电荷储存层和隧道介电层。

下柱体DP和上柱体UP可以通过管栅PG电耦接。管栅PG可以安置在衬底6311 中。例如，管栅PG可以包括与下柱体DP和上柱体UP相同的材料。

沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。

漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。

第一上导电材料6351与第二上导电材料6352可以沿x轴方向分开。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BL1和第二位线BL2。

第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。

下柱体DP和邻近于下柱体DP的第一导电材料6321至第四导电材料6324形成下串。上柱体UP和邻近于上柱体UP的第五导电材料6325至第八导电材料6328形成上串。下串与上串可以通过管栅PG电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该单元串电耦接在第二类型的掺杂材料6312(用作公共源极线CSL)与上导电材料层6351和6352中对应的一个(用作位线BL)之间。

即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1以及第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3和第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。

在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略对其的详细描述。

图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路的电路图。示出了在第二结构的存储块BLKj中形成对的第一串和第二串。

参照图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以以定义多个对的方式来设置单元串，如以上参照图9和图10所描述的，每个单元串利用经由管栅PG而电耦接的一个上串和一个下串来实施。

在具有第二结构的特定存储块BLKj中，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31(例如，至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1)形成第一串ST1，以及沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31(例如，至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2)形成第二串ST2。

第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1电耦接至第一位线BL1，而第二串ST2电耦接至第二位线BL2。

虽然在图11中描述了第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是预期第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，而第二串ST2可以电耦接至第二漏极选择线DSL2。此外，预期第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，而第二串ST2可以电耦接至第二源极选择线SSL2。

图12A和图12B以及图13A和图13B是图示根据本发明的实施例的在存储系统110中对从主机提供的数据进行分类的方法的示图。

图12A和图13A示出控制器130如何对从主机102提供的数据DATA<1:8>或DATA<1:11>进行分类。图12B和图13B示出分类数据DATA<1:8>或DATA<1:11>如何被储存在控制器130的存储器144中或存储系统110的存储器件150中。

如上所述，除用于暂时储存数据的作为“高速缓冲存储器”的空间之外，控制器130的存储器144还包括作为“映射表”的储存用于数据读取/写入操作的其他数据的空间。此外，图12A和图12B以及图13A和图13B示出从主机102提供的数据DATA<1:8>或DATA<1:11>中的每个数据的长度与其块尺寸(chunk)成比例。即，具有较长长度的数据被示出作为具有较大块的数据。在图12A和图13A中，在表示数据DATA<1:8>或DATA<1:11>的框的中间示出的附图标记表示数据DATA<1:8>或DATA<1:11>中的每个数据的逻辑地址LBA的值。

参见图12A，控制器130参照参考尺寸来将从主机102提供的数据DATA<1:8>分类为尺寸相对更大的第一分类数据或尺寸相对更小的第二分类数据。

例如，如图中所示，当从主机102顺序地提供总共8个数据DATA<1:8>时，控制器 130通过判断这8个数据DATA<1:8>的每个尺寸是大于参考尺寸还是小于参考尺寸，来执行用于将这8个数据DATA<1:8>分类为第一分类数据或第二分类数据的操作。

例如，第一数据DATA<1>、第四数据DATA<4>和第八数据DATA<8>中的每个具有较大的尺寸。与此相反，第二数据和第三数据DATA<2:3>以及第五数据至第七数据DATA<5:7>中的每个具有较小的尺寸。

相应地，第一数据DATA<1>、第四数据DATA<4>和第八数据DATA<8>被分类为第一分类数据。与此相反，第二数据和第三数据DATA<2:3>以及第五数据至第七数据DATA<5:7>被分类为第二分类数据。

此外，控制器130将被重复提供多于重复阈值次数的一个或更多个第二分类数据分类为第三分类数据。

第二分类数据的重复提供可以通过第二分类数据的逻辑地址LBA的值来检查。

如图12A中所描绘的，被分类为第二分类数据的第二数据和第三数据DATA<2:3>以及第五数据至第七数据DATA<5:7>的逻辑地址LBA的值分别为“16”、“2”、“40”、“16”和“80”。第二数据DATA<2>的逻辑地址LBA与第六数据DATA<6>的逻辑地址LBA具有相同的值“16”，以及第三数据DATA<3>、第五数据DATA<5>和第七数据DATA<7>的逻辑地址LBA全部都具有不同的值。

在此情况下，假设重复阈值为“2”，则第二数据DATA<2>和第六数据DATA<6>被分类为第三分类数据。第三数据DATA<3>、第五数据DATA<5>和第七数据DATA<7>全部都被分类为第二分类数据。

虽然在图中未直接示出，但存在用于储存每个第二分类数据的逻辑地址LBA的LBA储存空间。控制器130累积第二分类数据的逻辑地址LBA并将其储存在LBA储存空间中，以及将具有比重复阈值大的逻辑地址LBA的累积数量的一个或更多个第二分类数据分类为第三分类数据。LBA储存空间可以为存储器144之内的特定空间，或者可以为单独的寄存器。

第三分类数据可以为元数据。

第三分类数据具有下面的作为元数据的三个特性。

第一个特性是元数据的尺寸。总体而言，元数据的尺寸不超过参考尺寸，因为先前已经确定元数据的内部数据格式。第三分类数据是尺寸相对更小的第二分类数据的子集。 因此，第三分类数据为元数据的可能性高。

第二个特性是元数据的重复提供。总体而言，元数据与可以被分类为第一分类数据的用户数据一起被提供，因为元数据指示关于用户数据或第一分类数据的配置信息或相关信息。总体而言，用户数据或第一分类数据与元数据一起被重复提供超过足够数量的次数。第三分类数据是被重复提供多于重复阈值次数的数据。因此，第三分类数据为元数据的可能性高。

第三个特性是使用与元数据相同的逻辑地址LBA。总体而言，元数据的逻辑地址LBA是固定的。如上所述，第三分类数据是以同一逻辑地址LBA被重复提供多于重复阈值次数的数据。因此，第三分类数据为元数据的可能性高。

因此，尺寸相对更小以及重复提供多于重复阈值次数的第三分类数据为元数据的可能性高。

参见图12B，8个数据DATA<1：8>中的被分类为第一分类数据和第二分类数据的第一数据DATA<1>、第三数据至第五数据DATA<3:5>以及第七数据和第八数据DATA<7:8>在它们被储存在存储器144中之后在写入操作期间被无改变地储存在存储器件150中。

与此相反，8个数据DATA<1:8>中的被分类为第三分类数据的第二数据DATA<2>和第六分类数据DATA<6>在它们被储存在存储器144中之后在写入操作期间不被写入至存储器件150中。

即，第一分类数据和第二分类数据被写入至空间相对充足且输入/输出速度相对慢的存储器件150中。

与此相反，第三分类数据是需要非常频繁输入/输出的元数据。相应地，第三分类数据不被储存在存储器件150中，而是被储存在具有较小空间和较快输入/输出速度的存储器144中。

如上所述，在根据本发明的实施例的存储系统中，仅在存储器144中管理被分类为第三分类数据的数据。

图12A示出具有相对更大长度的数据块作为第一分类数据。与此相反，图13A示出其中每个数据具有相对更小长度的一连串数据作为第一分类数据。图12A示出具有比第一参考尺寸大的尺寸的数据块作为第一分类数据，而图13A示出其中每个数据具有比第一参考尺寸小且比第二参考尺寸大的尺寸的一连串数据作为第一分类数据。

参见图12A，第一数据DATA<1>、第四数据DATA<4>和第八数据DATA<8>分别具有随机的逻辑地址LBA“214”、“100”和“412”。相应地，图12A示出具有相对更大长度和随机逻辑地址LBA的数据块作为第一分类数据。

与此相反，参见图13A，第一数据至第三数据DATA<1:3>、第六数据至第八数据DATA<6:8>以及第十数据和第十一数据DATA<10:11>分别具有以间隔值“10”连续增大的逻辑地址LBA“214”、“224”、“234”、“244”、“254”、“264”、“274”和“284”。相应地，图13A示出其中的每个数据具有相对更小的长度以及其逻辑地址LBA具有连续值的一连串数据作为第一分类数据。

用于确定第一分类数据的参考尺寸可以根据逻辑地址LBA的随机值或连续值而改变。尺寸比第一参考尺寸大同时逻辑地址LBA具有随机值的数据块被分类作为参照图12A和图12B所描述的第一分类数据。另外，如图13A和图13B中所示，其中的每个数据具有比第一参考尺寸小且比第二参考尺寸大的尺寸并且其逻辑地址LBA具有连续值的一连串数据作为第一分类数据。

图14是图示根据本发明的实施例的在存储系统110中对从主机102提供的数据进行分类的方法的流程图。

当写入操作开始时，在步骤10处，从主机102顺序地提供数据DATA<1:8>或DATA<1:11>。

相应地，在步骤20处，控制器130判断从主机102提供的数据DATA<1:8>或DATA<1:11>中的每个数据的尺寸大于参考尺寸还是小于参考尺寸。作为步骤20的判断结果，将具有比参考尺寸大的尺寸的数据分类为第一分类数据(在步骤20处的“是”)。作为步骤20的判断结果，将具有比参考尺寸小的尺寸的数据分类为第二分类数据(在步骤20处的“否”)。如参照图12A和图13A所描述的，用于第一分类数据或第二分类数据的分类的参考尺寸可以根据逻辑地址LBA的随机值或连续值而改变。

在步骤70处，将第一分类数据写入至存储器件150中。第一分类数据在其被写入至存储器件150中之前将被暂时储存在存储器144中。

在步骤30处判断第二分类数据是否被提供在两个或更多个第一分类数据之间，以及是否被重复提供了多于重复阈值次数。

当第二分类数据未在两个或更多个第一分类数据之间被提供多于重复阈值次数(在步骤30处的“否”)时，在步骤70处，将第二分类数据写入至存储器件150中。第二分类数据在其被写入至存储器件150中之前将被暂时储存在存储器144中。

当第二分类数据在两个或更多个第一分类数据之间被提供多于重复阈值次数(在步骤30处的“是”)时，在步骤40处，将第二分类数据的逻辑地址LBA储存在LBA储存空间中。

如上所述，控制器130将第二分类数据中的被重复提供了多于重复阈值次数的一个或更多个第二分类数据分类为第三分类数据。在步骤40处，控制器130累积第二分类数据的逻辑地址LBA并将其储存在LBA储存空间中。在步骤50处，控制器130通过判断LBA储存空间中的逻辑地址LBA的累积数量是否大于重复阈值，将第二分类数据中的具有比重复阈值大的逻辑地址LBA的累积数量的一个或更多个第二分类数据分类为第三分类数据。

当LBA储存空间中的逻辑地址LBA的累积数量小于重复阈值(在步骤50处的“否”)时，在步骤70处，将第二分类数据写入至存储器件150中。第二分类数据在其被写入至存储器件150中之前将被暂时储存在存储器144中。

当LBA储存空间中的逻辑地址LBA的累积数量大于重复阈值(在步骤50处的“是”)时，将第二分类数据分类为第三分类数据。在步骤60处，不将第三分类数据写入至存储器件150中，而仅在存储器144之内管理第三分类数据。

图15是图示根据本发明的实施例的存储系统110的高速缓冲存储清除操作的示图。

更具体地，如以上参照图12A和图12B、图13A和图13B以及图14所描述的，将从主机102提供的数据DATA<1:8>或DATA<1:11>分类成第一分类数据至第三分类数据。无论类型如何都将从主机102提供并被分类成第一分类数据至第三分类数据的数据DATA<1:8>或DATA<1:11>储存在存储器144中。因为存储器144在主机102与存储器件150之间以比存储器件150相对高的速度来操作，所以可以增大存储系统110的操作速度。

在写入操作期间，将储存在存储器144中的第一分类数据至第三分类数据写入至存储器件150。在这种情况下，根据对应数据的重要性或存储系统的操作，可以从存储器144选择性地删除或者可以不从存储器144选择性地删除储存在存储器件150和存储器144二者中的第一分类数据和第二分类数据。与此相反，即使在写入操作期间，也不将第三分类数据储存在存储器件150中而是将其保留在存储器144中，且无论存储系统的操作如何，总是将第三分类数据保留在存储器144中。

具体地，如图15中所示，即使在响应于用于删除储存在存储器144中的所有数据的高速缓冲存储清除命令的高速缓冲存储清除操作期间，也不删除第三分类数据。

图16是图示根据本发明的实施例的在存储系统中执行的图15的高速缓冲存储清除操作的流程图。

在步骤10处，开始高速缓冲存储清除操作。

在步骤20处，控制器130以预定次序来选择存储器144中储存的数据。

在步骤30处，控制器130判断选定的数据是否是第三分类数据。当选定的数据是第三分类数据(在步骤30处的“是”)时，在步骤40处不从存储器144删除选定的数据。当选定的数据不是第三分类数据(在步骤40处的“否”)时，在步骤50处，将选定的数据写入至存储器件150并从存储器144删除选定的数据。

接下来，在步骤60处，控制器130判断是否存储器144中储存的所有数据都已经被选择。当存储器144中储存的所有数据都已经被选择(在步骤60处的“是”)时，在步骤70处，控制器130确定已经完成高速缓冲存储清除操作并终止高速缓冲存储清除操作。当储存在存储器144中的数据还未全部被选择(在步骤60处的“否”)时，控制器130重复步骤20至60，直到存储器144中储存的所有数据都被选择为止。

如上所述，当执行高速缓冲存储清除操作时，根据本发明的实施例的存储系统判断储存在存储器144中的所有数据中的每个数据是否是第三分类数据，并基于判断结果删除第一分类数据和第二分类数据，而不删除第三分类数据。

根据本发明的实施例，将由主机提供的数据的类型分类，并根据数据的类型而仅在高速缓冲存储器中管理特定数据。相应地，可以更有效地管理需要较频繁的输入/输出操作的特定数据。

虽然已经出于说明性的目的而描述了各种实施例，但对于本领域技术人员将明显的是，在不脱离在所附权利要求中所限定的本发明的精神和范围的情况下，可以作出各种改变和修改。