相关申请的交叉引用
本申请要求于2016年2月1日提交的申请号为10-2016-0012402的韩国专利申请的优先权，其全文通过引用并入本申请。
示例性实施例涉及一种半导体设计技术，并且尤其涉及一种支持交叉操作的存储器系统及其操作方法。
背景技术：
计算机环境范式已经转变为普适计算系统，其可以在任何时间和任何地点被使用。由于此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用得以迅速增加。这些便携式电子装置可以使用具有用于数据存储的存储器系统。存储器系统可以用作便携式电子装置的主要或辅助存储器。
由于使用半导体存储器装置的存储器系统不具有活动部件，所以它们具有优良的稳定性、持久性、高的信息访问速度以及低功耗。具有这些优势的存储器系统的示例包括通用串行总线(usb)存储器、具有多种接口的存储卡和固态驱动器(ssd)。
技术实现要素：
各种实施例涉及能够将对应于经常被主机请求的逻辑地址的数据存储在是使用交叉存取方式可存取的物理位置中的存储器系统，以及该存储器系统的操作方法。
在一个实施例中，存储器系统可以包括：多个存储器装置；控制器，其适于在多个被输入以在多个存储器装置中执行读取或写入操作的多个逻辑地址组中，检测具有彼此相关的值的第一逻辑地址组是否被输入，并适于当对应于第一逻辑地址组的逻辑地址的数据的物理存储位置是使用交叉存取方式不可存取的时，调整数据的物理存储位置为是使用交叉存取方式可存取的位置并将数据存储在调整后的位置中。
多个逻辑地址组中的每个：可以对应于一个读取命令或一个写入命令；并且可以包括a个连续的逻辑地址，其中a的值根据相应的数据的大小变化。
控制器可以包括：适于将读取命令或写入命令及与其对应的逻辑地址组存储在多达数量b的读取命令或写入命令的输入序列中的逻辑地址组(其中b为2或更大的整数)；并且适于存储多达数字c的第一逻辑地址组的检测逻辑表(其中c为2或更大的整数)。每次新读取命令被存储在命令队列中，控制器可以检查对应于新读取命令的新逻辑地址组是否具有与已经被存储在命令队列中的逻辑地址组相关的值，当新逻辑地址组具有相关的值时，将新逻辑地址组设置为新检测的逻辑地址组，并将新检测的逻辑地址组存储在检测逻辑表中作为第一逻辑地址组。
控制器可以将多达数量c的第一逻辑地址组和其各个迭代检测计数存储在检查逻辑表中，并且当新检测的逻辑地址组具有与第一逻辑地址组相关的值时，控制器可以增加在第一逻辑地址组中的对应的一个的迭代检测计数，而不将新检测的逻辑地址组存储在检测逻辑表中。
控制器：在待机或后台操作模式的进入阶段，可以选择第二逻辑地址组，其迭代检测计数等于或大于在第一逻辑地址组中的预设计数；可以检查对应于包括在第二逻辑地址组中的a个逻辑地址的a个数据的物理存储位置是否是使用交叉存取方式可存取的；并且作为检查的结果，当物理存储位置是使用交叉存取方式不可存取的时，调整对应于第二逻辑地址组的a个数据的物理存储位置为是使用交叉存取方式可存取的位置，并且还原在调整后的位置中的数据。
控制器可以包括适于将多个逻辑地址组存储在其多达数两e的输入序列中的逻辑表，其中e为2或者更大的整数；以及适于存储多达数量f的第一逻辑地址组的检测逻辑表，其中f为2或者更大的整数。每次新逻辑地址组被存储在逻辑表中，控制器可以检查新逻辑地址组是否具有与存储在逻辑表中的逻辑地址组相关的值，当新逻辑地址组具有相关的值时，将新逻辑地址组设为新检测逻辑地址组，以及将作为第一逻辑地址组的新检测的逻辑地址组存储在检测逻辑表中。
控制器可以将多达数量f的第一逻辑地址组和其各个迭代检测计数存储在检测逻辑表中，并且当新检测的逻辑地址组具有与第一逻辑地址组相关的值时，控制器可以增加在第一逻辑地址组中的对应的一个的迭代检测计数，而没有将新检测的逻辑地址组存储在检测逻辑表中。
控制器：在待机或后台操作模式的进入阶段中，可以在第一逻辑地址组中选择其迭代检测计数等于或大于预设计数的第二逻辑地址组；可以检查对应于包含在第二逻辑地址组中的a个逻辑地址的a个数据的物理存储位置是否是使用交叉存取方式可存取的，当并作为检查的结果物理存储位置使用交叉存取方式不可存取的时，可以将对应于第二逻辑地址组的a个数据的物理存储地址调整为使用交叉存取方式可存取的位置，并还原在调整后的位置中的数据。
控制器：可以检测被依次输入并存储在检测逻辑表中的并具有大于在待机或后台操作模式的进入阶段中的预设计数的迭代检测计数的g个逻辑地址组，其中g为2或更大的整数；可以检查对应于包含在g个逻辑地址组中的g*a个逻辑地址的g*a个数据的物理存储位置是否式使用交叉存取方式可存取的；并且当作为检查的结果，物理存储位置是使用交叉存取方式不可存取的时，可以调整对应于g个逻辑地址组的g*a个数据的物理存储位置为是使用交叉存取方式可存取的位置，并还原在调整后的位置中的数据。
控制器可以确定第一逻辑地址组具有彼此相关的值：当第一逻辑地址组的起始逻辑地址具有相同的值时，并且第一逻辑地址组的数据的大小彼此相同时；或者当包含在第一逻辑地址组中的逻辑地址的一部分或全部彼此完全匹配时。
在一个实施例中，一种包括多个存储器装置的存储器系统的操作方法可以包括：在被输入以在多个存储器装置中执行读取或写入操作的多个逻辑地址组中，检测具有彼此相关的值的第一逻辑地址组是否被输入；并且当对应于第一逻辑地址组的逻辑地址的数据的物理存储位置是使用交叉存取方式不可存取的时，调整数据的物理存储器位置为是使用交叉存取方式可存取的位置，并将数据存储在调整后的位置中。
多个逻辑地址组中的每个：可以对应于一个读取命令或一个写入命令；并可以包括a个连续的逻辑地址，其中a的值根据对应的数据的大小变化。
存储器系统可以进一步包括：适于将读取命令或写入命令以及与其相应的逻辑地址组存储到多达数量b的读取命令或写入命令的输入序列中的命令队列，其中b为2或更大的整数；并且适于存储多达数量c的第一逻辑地址组的检测逻辑表，其中c为2或更大的整数。第一逻辑地址组的检测可以包括：每次新读取命令被存储在命令队列中时，检查对应于新读取命令的新逻辑地址组是否具有与存储在命令队列中的逻辑地址组的相关的值；当新逻辑地址组具有相关的值时，将新逻辑地址组设置为新检测的逻辑地址组；并将作为第一逻辑地址组的新检测的逻辑地址组存储在检测逻辑表中。
检测逻辑表可以存储多达数量c的第一逻辑地址组和其各个迭代检测计数，并且新检测的逻辑地址组的存储可以包括当新检测的逻辑地址组具有与第一逻辑地址组相关的值时，增加在第一逻辑组中的对应的一个的迭代检测计数，而不将新检测的逻辑地址组添加至检测逻辑表。
调整和存储可以包括：在待机或后台操作模式的进入阶段中，在第一逻辑地址组中的选择其迭代检测计数等于或大于预设计数的第二逻辑地址组；检查对应于包含在第二逻辑地址组中的a个逻辑地址的a个数据的物理存储位置是否是使用交叉存取方式可存取的；并且当作为检查的结果，物理存储位置是使用交叉存取方式不可存取的时，调整对应于第二逻辑地址组的a个数据的物理存储位置为是使用交叉存取方式可存取的位置，并还原在调整后的位置中的数据。
存储器系统可以进一步包括：适于将多个逻辑地址组存储到其多达数量e的输入序列中的逻辑表，其中e为2或者更大的整数；以及适于存储多达数量f的第一逻辑地址组的检测逻辑表，其中f为2或者更大的整数。第一逻辑地址组的检测可以包括：每次新逻辑地址组被存储在逻辑表中，检查新逻辑地址组是否具有与存储在逻辑表中的逻辑地址组相关的值；当新逻辑地址组具有相关的值时，将新逻辑地址组设置为新检测的逻辑地址组；并将作为第一逻辑地址组的新检测的逻辑地址组存储在检测逻辑表中。
检测逻辑表可以存储多达数量f的第一逻辑地址组和其各个迭代检测计数，新检测的逻辑地址组的存储可以包括当新检测的逻辑地址组具有与第一逻辑地址组相关的值时，增加在第一逻辑地址组中的对应的一个的迭代检测计数，而不将所述新检测的逻辑地址组添加至所述检测逻辑表。
调整和存储可以包括：在待机或后台操作模式的进入阶段中，在第一逻辑地址组中选择其迭代检测计数等于或大于预设计数的第二逻辑组；检查对应于包括在第二逻辑地址组中的a个逻辑地址的a个数据的物理存储地址是否是使用交叉存取方式可存取的；并当作为检查的结果，物理存储位置是使用交叉存取方式不可存取的时，调整对应于第二逻辑地址组的a个数据的物理存储位置为是使用交叉存取方式可存取的位置，并还原在调整后的位置中的数据。
调整并存储可以包括：检测被依次输入并存储在检测逻辑表中的并具有大于在待机或后台操作模式的进入阶段中的预设计数的迭代检测计数的g个逻辑地址组，其中g为2或更大的整数；检查对应于包括在g个逻辑地址组中的g*a个逻辑地址的g*a个数据的物理存储位置是否式使用交叉存取方式可存取的；并当作为检查的结果，物理存储位置是使用交叉存取方式不可存取的时，调整对应于g个逻辑地址组的g*a个数据的物理存储位置为是使用交叉存取方式可存取的位置，并还原在调整后的位置中的所述数据。
第一逻辑地址组的检测可以包括：确定第一逻辑地址组具有彼此相关的值：当第一逻辑地址组的起始逻辑地址具有相同的值时，第一逻辑地址组的数据的大小彼此相同时；或者当包括在第一逻辑地址组中的逻辑地址的一部分或者全部彼此之间完全匹配时。
附图说明
图1是根据本发明的一个实施例示出包括存储器系统的数据处理系统的简图。
图2是根据本发明的一个实施例示出包括多个存储块的简图。
图3是根据本发明的一个实施例示出存储器装置的存储块的电路图。
图4、5、6、7、8、9、10以及11是根据本发明的各种实施例示意性示出了存储器装置的简图。
图12是根据本发明的一个实施例示出了包括多个存储器装置的存储器系统的方框图。
图13a至图13c是根据本发明的一个实施例描述了在图12的存储器系统中的控制器的详细操作的简图。
图14a至图14d是根据本发明的一个实施例描述了在图12的存储器系统中的控制器的详细操作的简图。
具体实施方式
以下将参照附图对各种实施例进行更详细地描述。然而，本发明可以不同的形式实施并且不应被解释为限制于本申请提出的实施例。而是，这些实施例被提供使得本公开将是全面和完整的，并将本发明充分传达至本领域中技术人员。在整个公开中，相似的参考数字在本发明的各种附图和实施例中指的是相似的部件。
除非另有定义，否则包括本申请所用的技术和科学术语的所有术语具有与本发明所属领域中的普通技术人员通常所理解的相同的意义。将进一步理解的是，术语，诸如那些在常用的字典中定义的术语，应当理解为其意义与其在相关领域的语境中的意义相一致并且不应当被理解为理想化或过于正式的意义，除非在本申请中有明确定义。
本发明可以具有不同的变型和实施例，并且在本申请中，一些实施例被当作示例以描述本发明的概念和范围。然而，对本领域技术人员显而易见的是其并不限制本发明的概念和范围。此外，本发明的实施例的组成元件应当被理解为包括所有的变型、替代品以及等同物。在这方面，接下来在图1至9中所示出的被用于描述本发明的原理的实施例应当被解释为不是限制性的而是说明性的。
将理解的是，尽管术语“第一”、“第二”、“第三”等等可以被用于此以描述多个元件，但这些元件并不由这些术语所限制。这些术语被用于区分一个元件与另一个元件。因此，在不偏离本发明的精神和范围的情况下，下面所描述的第一元件也可以被称为第二或者第三元件。
将进一步理解的是，当一个元件被称作为被“连接至”或“联接至”另一个元件时，其可以直接在另一个元件上、直接连接至或联接至另一个元件，或者可能存在一个或多个中间元件。此外，也将被理解的是，当一个元件被称作为在两个元件“之间”时，其可以是在这两个元件之间的仅有的元件，或者也可以存在一个或多个中间元件。
本申请所使用的术语只是为了描述特定实施例的目的而并不旨在限制本发明。正如本申请所使用的，除非上下文清楚地表明，否则单数形式也旨在包括复数形式。将进一步理解的是，在本说明中使用的术语“包含”和“包括”说明所述元件的存在但不排除一个或多个其它元件的存在或添加。正如本申请所使用的，术语“和/或”包括相关的所列项目的一个或多个的任一或所有组合。
在下文的描述中，阐述大量具体细节以为了提供本发明的全面的理解。本发明可以在没有某些或全部这些具体细节的情况下被实施。在其它实例中，众所周知的工艺结构和/或过程没有被更详细细描述是为了不使本发明过于晦涩。
在一些实例中，正如对本领域中的普通技术人员来讲将会是显而易见的，与特定实施例有关的描述的元件可以被单独使用或与其它实施例结合使用，除非另有特殊说明。
在下文中，将参照附图更详细地描述本发明的各种实施例。
现在参照图1，根据本发明的实施例，数据处理系统100被提供。数据处理系统100可以包括主机102和存储器系统110。
主机102可以包括任何适当的电子装置。例如，主机102可以包括便携式电子装置，诸如移动电话、mp3播放器、手提电脑等等。主机可以包括非便携式电子装置，诸如台式电脑、游戏机、电视机、投影仪等等。
存储器系统110可以响应于来自主机102的请求存储待被主机102访问的数据。存储器系统110可以被用作主机102的主存储器系统或者辅助存储器系统。根据主机接口的协议，存储器系统110可以被实施为与主机102电联接。一个或多个半导体存储器装置可以被使用。易失性存储器装置或非易失性存储器装置可以被使用。例如，存储器系统110可以使用固态驱动器(ssd)、多媒体卡(mmc)、嵌入式mmc(emmc)、缩小尺寸的mmc(rs-mmc)和微型-mmc、安全数字(sd)卡、迷你-sd和微型-sd、通用串行总线(usb)存储装置、通用闪速存储(ufs)装置、标准闪存(cf)卡、智能媒体(sm)卡、记忆棒等等来实施。
用于存储器系统110的存储装置可以使用诸如动态随机存取存储器(dram)、静态随机存取存储器(sram)等易失性存储器装置来实施。可选地，用于存储器系统110的存储装置可以使用诸如以下的非易失性存储器装置来实施：只读存储器(rom)、掩膜rom(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)、铁电随机存取存储器(fram)、相变ram(pram)、磁阻ram(mram)、电阻式ram(rram)等等。
存储器系统110可以包括用于存储数据的存储器装置150和用于控制数据在存储器装置150中的存储的控制器130。在存储器装置150中存储的数据可以被主机102访问。
控制器130和存储器装置150可以被集成到单个半导体装置中。例如，控制器130和存储器装置150可以被集成到被配置为固态驱动器(ssd)的半导体装置中。配置存储器系统110为ssd通常可以使主机102的操作速度显著增加。
控制器130和存储器装置150可以被集成到被配置为诸如以下的存储卡的半导体装置中：个人计算机存储卡国际协会(pcmcia)卡、标准闪存(cf)卡、智能媒体(sm)卡(smc)、记忆棒、多媒体卡(mmc)、rs-mmc和微型-mmc、安全数字(sd)卡、迷你-sd、微型-sd和sdhc、通用闪速存储(ufs)装置等等。
并且，例如，存储器系统110可以是或包含计算机、超移动pc(umpc)、工作站、上网本、个人数字助理(pda)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(pmp)、便携式游戏机、导航装置、黑匣子、数字相机、数字多媒体广播(dmb)播放器、三维(3d)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下发送和接收信息的装置、配置家庭网络的各种电子装置中的一个、配置计算机网络的各种电子装置中的一个、配置远程信息处理网络的各种电子装置中的一个、rfid装置、配置计算系统的各种构成元件中的一个等等。
存储器装置150可以存储由主机102提供的数据。在读取操作期间，存储器装置150可以向主机102提供存储的数据。一个或更多存储器装置150可以被采用。一个或多个存储器装置150可以大体相同。一个或多个存储器装置可以是不同的存储器装置。存储器装置150可以包括一个或多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页面。每个页面可以包括电联接至多条字线(wl)的多个存储器单元。存储器装置150可以是非易失性存储器装置，其即使在电源被中断或关闭时能够保留存储的数据。根据一个实施例，存储器装置可以是闪速存储器。存储器装置可以是具有三维(3d)堆叠结构的闪速存储器装置。稍后在下文中参照附图2至图11描述具有三维(3d)堆叠结构的非易失性存储器装置150的示例。
控制器130可以控制存储器装置150的全部操作，诸如，读取、写入、编程和/或擦除操作。通常，控制器130可以响应于来自主机102的请求控制存储器装置150。例如，控制器130可以响应于来自主机102的读取请求向主机102提供从存储器装置150读取的数据。或者，作为又一个示例，控制器可以响应于写入请求将主机102提供的数据存储至存储器装置150中。
任何适当的控制器可以被使用。例如，控制器130可以包括主机接口单元132、处理器134、错误校正码(ecc)单元138、电源管理单元(pmu)140、nand闪速控制器(nfc)142和存储器144。
主机接口单元132可以处理由主机102提供的命令和/或数据。主机接口单元132可以通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(usb)、多媒体卡(mmc)、高速外围组件互连(pci-e)、串行scsi(sas)、串行高级技术附件(sata)、并行高级技术附件(pata)、小型计算机系统接口(scsi)、加强型小型磁盘接口(esdi)、电子集成驱动器(ide)等等。主机接口单元132可以包括可能需要的适于与主机102和控制器130的其它组件通信的任何适当的电路、系统或装置。
ecc单元138可以检测和校正在读取操作期间从存储器装置150读取的数据的错误。各种检测和校正技术可以被采用。例如，如果由ecc单元138检测的错误位的数量大于或等于可校正错误位的阈值数量，则ecc单元138可不校正错误位并输出指示校正错误位失败的错误校正失败信号。
ecc单元138可以基于任何合适的错误校正方案执行错误校正操作。例如，ecc单元138可以基于诸如以下的编码调制方案执行错误校正操作：例如，低密度奇偶校验检查(ldpc)码、博斯-查德胡里-霍昆格姆(bose-chaudhuri-hocquenghem，bch)码、turbo码、里德-所罗门(reed-solomon，rs)码、卷积码、递归系统码(rsc)、网格编码调制(tcm)、分组编码调制(blockcodedmodulation，bcm)等等。ecc单元138可以包括错误检测和校正操作所需要的任何适当的电路、系统或装置。
pmu140可以提供和管理用于控制器130的电力。例如，当可能需要时，pmu140可以为控制器130的各种组件提供和管理电力。
nfc142可以用作控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求控制存储器装置150。例如，nfc142可以产生用于存储器装置150的控制信号。例如，当存储器装置150是闪速存储器特别是nand闪速存储器时，nfc可以在处理器134的控制下处理数据。
存储器144可以用作存储器系统110和控制器130的工作存储器，并存储用于驱动存储器系统110和控制器130的数据。例如，当控制器130控制存储器装置150的操作时，存储器144可以存储被控制器130和存储器装置150用于如下操作的数据：读取、写入、编程和擦除操作。
存储器144可以是或包含易失性存储器。例如，存储器144可以是或包含静态随机存取存储器(sram)或动态随机存取存储器(dram)。如上所述，存储器144可以存储由主机102和存储器装置150用于读取和/或写入操作的数据。存储器144可以是或包含编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等等。
处理器134可以控制存储器系统110的一般操作。例如，处理器134可以响应于来自主机102的写入请求控制用于存储器装置150的写入操作。并且，例如，处理器134可以响应于来自主机102的读取请求控制用于存储器装置150的读取操作。处理器134可以驱动也被称为闪存转换层(ftl)的固件以控制存储器系统110的一般操作。处理器134可以使用微处理器、中央处理单元(cpu)等来实施。任何合适的处理器可以被使用。
例如，管理单元(未示出)可以被包括在处理器134中用于执行存储器装置150的坏块管理。因此，管理单元可以发现包括在存储器装置150中的坏存储块，即，为进一步使用处于令人不满意的状态下的存储块，并对坏存储块执行坏块管理操作。例如，当诸如nand闪速存储器的闪速存储器被用作存储器装置150时，由于nand逻辑功能的固有特性，在写入操作期间可能发生编程失败。在坏块管理期间，编程失败的存储块(例如，坏存储块)的数据可以被编程到新的存储块中。由于编程失败导致的坏块可以使存储器装置尤其是具有3d堆叠结构的存储器装置的利用效率严重恶化，并因此对存储器系统110的可靠性产生负面影响。
参照图2，存储器装置150可以包括多个存储块，例如，第0至第(n-1)块210至240，其中n为正整数。多个存储块210至240中的每个可以包括多个页面，例如，2m个页面(2m页面)，其中m为正整数。多个页面中的每个页面可以包括多个存储器单元，多条字线可以被电联接至该多个存储器单元。应该注意的是，任意数量的合适块且每块可采用任何数目的适合页面。
根据可以被存储或表示在每个存储器单元中的位数，存储块可以是单层单元(slc)存储块和/多层单元(mlc)存储块。slc存储块可以包括使用存储器单元实现的多个页面，其中每个该存储器单元能够存储1位数据。mlc存储块可以包括使用存储器单元实现的多个页面，其中每个该存储器单元能够存储多位数据，例如，2位或者更多位数据。包括使用每个都能够存储3位数据的存储器单元实现的多个页面的mlc存储块可以被采用并将其被称为三层单元(tlc)存储块。
在写入操作期间，多个存储块210至240中的每个可以存储由主机装置102提供的数据，并在读取操作期间向主机102提供所存储的数据。
参照图3，存储器装置150的存储块152可以包括分别被电联接至位线bl0至blm-1的多个单元串340。每个单元串340可以包括至少一个漏极选择晶体管dst和至少一个源极选择晶体管sst。多个存储器单元或多个存储器单元晶体管mc0至mcn-1可以被串联地电联接在选择晶体管dst和sst之间。各存储器单元mc0至mcn-1可以由多层单元(mlc)组成，其中每个该多层单元存储多个位的数据信息。存储器单元可以具有任何合适的结构。
在图3中，“dsl”表示漏极选择线，“ssl”表示源极选择线，以及“csl”表示共源线。
图3示出通过nand闪速存储器单元配置的存储块152作为示例。然而，应注意的是，存储块152不限制于nand闪速存储器并且在其它实施例中，其可以由nor闪速存储器、组合至少两种存储器单元的混合闪速存储器或者控制器被内置在存储器芯片中的nand闪速存储器实现。并且，半导体装置的操作特性不仅可以被应用于其中电荷存储层通过导电浮栅配置的闪速存储器装置而且可以被应用于其中电荷存储层通过介电层配置的电荷捕获闪存(ctf)。
还应注意的是，存储器装置150不仅限制于闪速存储器装置。例如，存储器装置150可以是dram或sram装置。
存储器装置150的电压发生器310可以根据操作模式产生待被提供给各字线的字线电压，例如，编程电压、读取电压或通过电压。电压发生器310可以产生待被提供给体材料(例如其中形成有存储器单元的阱区)的电压。电压发生器310可以在控制电路(未示出)的控制下执行电压产生操作。电压发生器310可以产生多个可变的读取电压以生成多个读取数据。在控制电路的控制下，电压发生器310可以选择存储块或存储器单元阵列的扇区中的一个、选择所选择的存储块的字线中的一个以及向所选择的字线和未选择的字线提供字线电压。
存储器装置150的读取/写入电路320可以由控制电路控制并可以根据操作模式用作读出放大器或者写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作读出放大器以用于从存储器单元阵列中读取数据。而且，在编程操作期间，读取/写入电路320可以用作用于根据将被存储在存储器单元阵列中的数据来驱动位线的写入驱动器。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收将被写入存储器单元阵列中的数据，并根据被输入的数据驱动位线。为了这个目的，读取/写入电路320可以包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326。页面缓冲器322、324和326中的每个可以包括多个锁存器(未示出)。
图4是示出根据本发明的实施例的存储器装置150的多个存储块152至156的示例的方框图。
如图4中所示，存储器装置150可以包括多个存储块blk0至blkn-1。存储块blk0至blkn-1中的每个可以3d结构或垂直结构实现。各存储块blk0至blkn-1可以包括在第一至第三方向例如x-轴方向、y-轴方向、z-轴方向上延伸的多个结构。
各个存储块blk0至blkn-1可以包括在第二方向上延伸的多个nand串ns(图8)。多个nand串ns可以在第一方向和第三方向上设置。每个nand串ns可以被电联接至位线bl、至少一个源极选择线ssl、至少一个接地选择线gsl、多个字线wl、至少一个虚拟字线dwl和共源线csl。各个存储块blk0至blkn-1可以被电联接至多个位线bl、多个源极选择线ssl、多个接地选择线gsl、多个字线wl、多个虚拟字线dwl和多个共源线csl。
图5是在图4中所示的多个存储块blk0至blkn-1中的一个存储块blki的立体图。图6是沿图5中所示的存储块blki的线i-i＇截取的剖面图。
参照图5和图6，存储块blki可以包括在第一至第三方向上延伸的结构。
存储块可以包括衬底5111，衬底5111包括掺杂有第一类型杂质的硅材料。例如，衬底5111可以包括掺杂有p-型杂质的硅材料。衬底5111可以是p-型阱，例如，袋(pocket)p-阱。衬底5111可以进一步包括围绕p-型阱的n-型阱。尽管在本发明的实施例中衬底5111被例示为p-型硅，但应注意的是衬底5111不限制于p-型硅。
在第一方向上延伸的多个掺杂区域5311至5314可以被设置在衬底5111上方。掺杂区域在第三方向上以规则间隔隔开。多个掺杂区域5311至5314可以含有与在衬底5111中所使用的杂质类型不同的第二类型杂质。例如，多个掺杂区域5311至5314可以掺杂有n-型杂质。尽管在本发明的实施例中第一至第四掺杂区域5311至5314被例示为n-型，但应注意的是其不限制于n-型。
在第一和第二掺杂区5311和5312之间衬底5111上方的区域中，在第一方向上延伸的多个介电材料区域5112可以在第二方向上以规则间隔隔开。介电材料区域5112也可以在第二方向上以预设距离与衬底5111分离。每个介电材料区域5112可以在第二方向上以预设距离彼此分离。介电材料5112可以包括任何适当的介电材料，诸如二氧化硅。
在两个连续掺杂区域之间例如介于掺杂区域5311和5312之间的衬底5111上方的区域中，多个柱状物5113在第一方向上以均匀间隔隔开。多个柱状物5113在第二方向上延伸并可以穿过介电材料区域5112，使得其可以与衬底5111电联接。每个柱状物5113可以包括一种或多种材料。例如，每个柱状物5113可以包括内层5115和外表面层5114。表面层5114可以包括掺杂有杂质的掺杂硅材料。例如，表面层5114可以包括掺杂有与衬底5111相同的或相同类型的杂质的硅材料。尽管在本发明的实施例中表面层5114被例示为包括p-型硅，但表面层5114不限制于p-型硅并且其中衬底5111和柱状物5113的表面层5114可以掺杂有n-型杂质的其它实施例可以被本领域技术人员容易设想。
每个柱状物5113的内层5115可以由介电材料构成。内层5115可以是或包括介电材料，诸如二氧化硅。
在第一和第二掺杂区域5311和5312之间的区域中，介电层5116可以沿着介电材料区域5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可以小于介电材料区域5112之间的距离的一半。换言之，不同于介电材料5112和介电层5116的材料的区域可以被设置在(i)在介电材料区域5112的第一介电材料的底面下方的介电层5116和(ii)被提供在介电材料区域5112的第二介电材料的顶面上方的介电层5116之间。介电材料区域5112可以位于第一介电材料下方。
在介于连续掺杂区域之间的区域中，诸如在第一和第二掺杂区域5311和5312之间的区域中，多个导电材料区域5211至5291可以被设置在介电层5116的暴露表面上方。在第一方向上延伸的多个导电材料区域可以使用与多个介电材料区域5112的交叉配置在第二方向上以规则间隔隔开。介电层5116填充在导电材料区域和介电材料区域5112之间的空间。因此，例如，在第一方向上延伸的导电材料区域5211可以被设置在邻近衬底5111的介电材料区域5112和衬底5111之间。尤其是，在第一方向上延伸的导电材料区域5211可以被设置在(i)被设置在衬底5111上方的介电层5116和(ii)被设置在邻近衬底5111的介电材料区域5112的底面下方的介电层5116之间。
在第一方向上延伸的导电材料区域5211至5291中的每个可以被设置在(i)被设置在介电材料区域5112的一个的顶面上方的介电层5116和(ii)被设置在下一个介电材料区域5112的底面下方的介电层5116之间。在第一方向上延伸的导电材料区域5221至5281可以被设置在介电材料区域5112之间。在第一方向上延伸的顶部导电材料区域5291可以被设置在最高的介电材料5112上方。在第一方向上延伸的导电材料区域5211至5291可以由金属材料制成或包括金属材料。在第一方向上延伸的导电材料区5211至5291可以由诸如多晶硅的导电材料制成或者包括诸如多晶硅的导电材料。
在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可以设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第二和第三掺杂区域5312和5313之间的区域中，可以设置在第一方向上延伸的多个介电材料区域5112、在第一方向上顺序设置并在第二方向上穿过多个介电材料区域5112的多个柱状物5113、被设置在多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料区域5212至5292。
在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可以设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第三和第四掺杂区域5313和5314之间的区域中，可以设置在第一方向上延伸的多个介电材料区域5112、在第一方向上顺序设置并在第二方向上穿过多个介电材料区域5112的多个柱状物5113、被设置在多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料区域5213至5293。
漏极5320可以分别设置在多个柱状物5113上方。漏极5320可以由掺杂有第二类型杂质的硅材料制成。漏极5320可以由掺杂有n-型杂质的硅材料制成。虽然为了便于解释，漏极5320被例示为包含n-型硅，但应注意的是，漏极5320不限制于n-型硅。例如，每个漏极5320的宽度可以大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个对应的柱状物5113的顶面上方。
在第三方向上延伸的导电材料区域5331至5333可以被设置在漏极5320上方。每个导电材料区域5331至5333可被延伸地设置在被连续布置在第三方向上的漏极5320的上方且在第一方向上彼此之间具有预设分离距离的漏极5320上方。各个导电材料区域5331至5333可以与其下的漏极5320电联接。在第三方向上延伸的漏极5320和导电材料区域5331至5333可以通过接触插塞被电联接。在第三方向上延伸的导电材料区域5331至5333可以由金属材料制成。在第三方向上延伸的导电材料区域5331至5333可以由诸如多晶硅的导电材料制成。
在图5和图6中，各个柱状物5113可以与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成串。各个柱状物5113可以与介电层5116以及在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成nand串ns。每个nand串ns可以包括多个晶体管结构ts。
现在参照图7，在图6中所示的晶体管结构ts中，介电层5116可以包括第一至第三子介电层5117、5118和5119。
在每个柱状物5113中的p-型硅的表面层5114可以用作主体。邻近柱状物5113的第一子介电层5117可以用作遂穿介电层，并可以包括热氧化层。
第二子介电层5118可以用作电荷存储层。第二子介电层5118可以用作电荷捕获层，以及可以包括氮化物层或者诸如氧化铝层、氧化铪层等的金属氧化物层。
邻近导电材料5233的第三子介电层5119可以用作阻挡介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可以被形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。
导电材料5233可以用作栅或控制栅。例如，栅或控制栅5233、阻挡介电层5119、电荷存储层5118、隧穿介电层5117以及主体5114可以形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可以形成氧化物-氮化物-氧化物(ono)结构。在实施例中，出于便于解释的目的，在每个柱状物5113中的p-型硅的表面层5114将被称作在第二方向上的主体。
存储块blki可以包括多个柱状物5113。例如，存储块blki可以包括多个nand串ns。具体地，存储块blki可以包括在第二方向或垂直于衬底5111的方向上延伸的多个nand串ns。
每个nand串ns可以包括被设置在第二方向上的多个晶体管结构ts。每个nand串ns的多个晶体管结构ts中的至少一个可以用作串源极晶体管sst。每个nand串ns的多个晶体管结构ts中的至少一个可以用作接地选择晶体管gst。
栅或控制栅可以对应于在第一方向上延伸的导电材料区域5211至5291、5212至5292以及5213至5293。例如，栅或控制栅可以在第一方向上延伸并形成字线和包括至少一个源极选择线ssl和至少一个接地选择线gsl的至少两个选择线。
在第三方向上延伸的导电材料区域5331至5333可以被电联接至nand串ns的一端。在第三方向上延伸的导电材料区域5331至5333可以用作位线bl。例如，在一个存储块blki中，多个nand串ns可以被电联接至一个位线bl。
在第一方向上延伸的第二类型掺杂区域5311至5314可以被设置至nand串ns的其它端。在第一方向上延伸的第二类型掺杂区域5311至5314可以用作共源线csl。
例如，存储块blki可以包括在垂直于衬底5111的方向例如第二方向上延伸的多个nand串ns并可以用作例如电荷捕获类型存储器的nand闪速存储块，其中多个nand串ns被电联接至一个位线bl。
尽管在图5至图7中示出在第一方向上延伸的导电材料区域5211至5291、5212至5292以及5213至5293被设置为九(9)层，但应注意的是在第一方向上延伸的导电材料区域5211至5291、5212至5292以及5213至5293不限制于此。例如，在第一方向上延伸的导电材料区域可以被设置在八(8)层、十六(16)层或任意多层中。例如，在一个nand串ns中，晶体管的数量可以是8个、16个或更多个。
尽管在图5至图7中示出三(3)个nand串ns被电联接至一个位线bl，但应注意的是实施例并不限制于此。在存储块blki中，m个nand串ns可以被电联接至一个位线bl，m为正整数。在第一方向上延伸的导电材料区域5211至5291、5212至5292以及5213至5293的数量和共源线5311至5314的数量可以随着被电联接至一个位线bl的nans串ns的数量变化。
进一步地，尽管在图5至图7中示出三(3)个nand串ns被电联接至在第一方向上延伸的一个导电材料，但应注意的是实施例并不限制于此。例如，n个nand串ns可以被电联接至在第一方向上延伸的一个导电材料，n为正整数。位线5331至5333的数量可以随着被电联接至在第一方向上延伸的一个导电材料的nand串ns的数量变化。
参照图8，在具有第一结构的块blki中，多个nand串ns11至ns31可以被设置在第一位线bl1和共源线csl之间。第一位线bl1可以对应于图5和图6的在第三方向上延伸的导电材料区域5331。nand串ns12至ns32可以被设置在第二位线bl2和共源线csl之间。第二位线bl2可以对应于图5和图6的在第三方向上延伸的导电材料区域5332。nand串ns13至ns33可以被设置在第三位线bl3和共源线csl之间。第三位线bl3可以对应于图5和图6的在第三方向上延伸的导电材料区域5333。
每个nand串ns的源极选择晶体管sst可以被电联接至对应的位线bl。每个nand串ns的接地选择晶体管gst可以被电联接至共源线csl。存储器单元mc1至mc6可以被设置在每个nand串ns的源极选择晶体管sst和接地选择晶体管gst之间。
在本示例中，nand串ns可以由行和列的单元来定义。被电联接至一个位线的nand串ns可以形成一列。被电联接至第一位线bl1的nand串ns11至ns31可以对应第一列。被电联接至第二位线bl2的nand串ns12至ns32可以对应第二列。被电联接至第三位线bl3的nand串ns13至ns33可以对应第三列。被电联接至一个源极选择线ssl的nand串ns可以形成一行。被电联接至第一源极选择线ssl1的nand串ns11至ns13可以形成第一行。被电联接至第二源极选择线ssl2的nand串ns21至ns23可以形成第二行。被电联接至第三源极选择线ssl3的nand串ns31至ns33可以形成第三行。
在每个nand串ns中，高度可以被定义。在每个nand串ns中，邻近接地选择晶体管gst的存储器单元mc1的高度可以具有例如值“1”。在每个nand串ns中，当从衬底5111测量时，存储器单元的高度可以随着存储器单元靠近源极选择晶体管sst而增加。例如，在每个nand串ns中，邻近源极选择晶体管sst的存储器单元mc6的高度可以具有例如值“7”。
被布置在同一行中的nand串ns的源极选择晶体管sst可以共享源极选择线ssl。被布置在不同行中的nand串ns的源极选择晶体管sst可以分别被电联接至不同的源极选择线ssl1、ssl2和ssl3。
在同一行中的nand串ns中的同一高度上的存储器单元可以共享字线wl。例如，在同一高度上，电联接至不同行中的nand串ns的存储器单元mc的字线wl可以互相电联接。在同一行的nand串ns中的同一高度上的虚拟存储器单元dmc可以共享虚拟字线dwl。例如，在同一高度或水平上，电联接至在不同行中的nand串ns的虚拟存储器单元dmc的虚拟字线dwl可以互相电联接。
位于同一水平或高度或层上的字线wl或虚拟字线dwl可以对于其中可设置在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的层的每个处互相电联接。在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293可以通过接触部被共同电联接至上层。换言之，在同一行中的nand串ns的接地选择晶体管gst可以共享接地选择线gsl。进一步地，在不同行中的nand串ns的接地选择晶体管gst可以共享接地选择线gsl。例如，nand串ns11至ns13、ns21至ns23和ns31至ns33可以被共同电联接至接地选择线gsl。
共源线csl可以被共同电联接至nand串ns。在衬底5111上方的有源区域上方，第一至第四掺杂区域5311至5314可以电联接。第一至第四掺杂区域5311至5314可以通过接触部被共同电联接至上层。
例如，如图8所示，同一高度或水平的字线wl可以互相电联接。因此，当在某个高度处的字线wl被选择时，被电联接至所选择的字线wl的所有nand串ns可以被选择。在不同行中的nand串ns可以被电联接至不同的源极选择线ssl。因此，在被电联接至同一字线wl的nand串ns中，通过选择源极选择线ssl1至ssl3中的一个，在未选择的行中的nand串ns可以与位线bl1至bl3电隔离。换言之，通过选择源极选择线ssl1至ssl3中的一个，被布置在与选择的源极线相同的行中的nand串ns可以被选择。此外，通过选择位线bl1至bl3中的一个，被布置在与选择的位线相同的列中的nand串ns可以被选择。因此，仅被布置在与选择的源极线相同的行和与选择的位线相同的列中的nand串ns可以被选择。
在每个nand串ns中，虚拟存储器单元dmc可以被设置。在图8中，例如，虚拟存储器单元dmc可以被设置在每个个nand串ns中的第三存储器单元mc3和第四存储器单元mc4之间。例如，第一至第三存储器单元mc1至mc3可以被设置在虚拟存储器单元dmc和接地选择晶体管gst之间。第四至第六存储器单元mc4至mc6可以被设置在虚拟存储器单元dmc和源极选择晶体管sst之间。每个nand串ns的存储器单元mc可以被虚拟存储器单元dmc划分为两(2)个存储器单元组。在划分的存储器单元组中，邻近接地选择晶体管gst的存储器单元例如mc1至mc3可以被称作下部存储器单元组，邻近串选择晶体管sst的剩余存储器单元例如mc4至mc6可以被称作上部存储器单元组。
在下文中，将参照图9至图11进行详细描述，图9至图11示出根据使用与第一结构不同的三维(3d)非易失性存储器装置实现的实施例的存储器系统中的存储器装置。
图9是示意性示出了使用不同于上文参照图5至图8所描述的第一结构的三维(3d)非易失性存储器装置实现的存储器装置，并示出了图4的多个存储块的存储块blkj的立体图。图10是示出沿着图9的线vii-vii＇截取的存储块blkj的剖视图。
参照图9和图10，存储块blkj可以包括在第一至第三方向上延伸的结构并可以包括衬底6311。衬底6311可以包含掺杂有第一类型杂质的硅材料。例如，衬底6311可以包含掺杂有p-型杂质的硅材料。衬底6311可以是p-型阱，例如，袋p-阱。衬底6311可以进一步包括围绕p型阱的n型阱。尽管在所述实施例中衬底6311被例示为p-型硅，但应注意的是衬底6311并不限制于p-型硅。
在x-轴方向和y-轴方向上延伸的第一至第四导电材料区域6321至6324被设置在衬底6311上方。第一至第四导电材料区域6321至6324可以在z-轴方向上以预设距离隔开。
在x-轴方向和y-轴方向上延伸的第五至第八导电材料区域6325至6328可以被设置在衬底6311上方。第五至第八导电材料区域6325至6328可以在z-轴方向上隔开预设的距离。第五至第八导电材料区域6325至6328可以在y-轴方向上与第一至第四导电材料区域6321至6324隔开。
穿过第一至第四导电材料区域6321至6324的多个下部柱状物dp可以被设置。每个下部柱状物dp可以在z-轴方向上延伸。而且，穿过第五至第八导电材料区域6325至6328的多个上部柱状物up可以被设置。每个上部柱状物up可以在z-轴方向上延伸。
下部柱状物dp和上部柱状物up中的每个可以包括中部材料6361、中间层6362和表面层6363。中间层6362可以充当单元晶体管的沟道。表面层6363可以包括阻挡介电层、电荷存储层和隧穿介电层。
下部和上部柱状物dp和up可以通过管栅pg彼此之间电联接。管栅pg可以被设置在衬底6311中。例如，管栅pg可以包括与下部柱状物dp和上部柱状物up相同的材料。
在x-轴方向和y-轴方向上延伸的第二类型的掺杂材料6312可以被设置在下部柱状物dp上方。例如，第二类型的掺杂材料6312可以包括n-型硅材料。第二类型的掺杂材料6312可以充当共源线csl。
漏极6340可以被设置在上部柱状物up上方。漏极6340可以包括n-型硅材料。在y-轴方向上延伸的第一和第二上部导电材料区域6351和6352可以被设置在漏极6340上方。
第一和第二上部导电材料区域6351和6352可以沿着x-轴方向被分离。第一和第二上部导电材料区域6351和6352可以由金属形成。第一和第二上部导电材料区域6351和6352和漏极6340可以通过接触插塞互相电联接。第一和第二上部导电材料区域6351和6352可以分别充当第一和第二位线bl1和bl2。
第一导电材料6321可以充当源极选择线ssl。第二导电材料6322可以充当第一虚拟字线dwl1。第三和第四导电材料区域6323和6324可以分别充当第一和第二主字线mwl1和mwl2。第五和第六导电材料区域6325和6326可以分别充当第三和第四主字线mwl3和mwl4。第七导电材料6327可以充当第二虚拟字线dwl2。第八导电材料6328可以充当漏极选择线dsl。
下部柱状物dp和邻近下部柱状物dp的第一至第四导电材料区域6321至6324可以形成下部串。上部柱状物up和邻近上部柱状物up的第五至第八导电材料区域6325至6328可以形成上部串。下部串和上部串可以通过管栅pg互相之间电联接。下部串的一端可以电联接至充当共源线csl的第二类型的掺杂材料6312。上部串的一端可以通过漏极6340电联接至对应的位线。一个下部串和一个上部串可以形成一个单元串，其被电联接在充当共源线csl的掺杂材料6312和充当位线bl的上部导电材料层6351和6352中的对应的一个之间。
例如，下部串可以包括源极选择晶体管sst、第一虚拟存储器单元dmc1和第一与第二主存储器单元mmc1和mmc2。上部串可以包括第三和第四主存储器单元mmc3和mmc4、第二虚拟存储器单元dmc2和漏极选择晶体管dst。
在图9和图10中，上部串和下部串可以形成nand串ns。nand串ns可以包括多个晶体管结构ts。因为以上参照图7更详细地描述了包括在图9和图10中的nand串ns中的晶体管结构，所以其详细描述在此将会被省略。
图11是示出了如上参照图9和图10所述的具有第二结构的存储块blkj的等效电路的电路图。为了方便起见，仅示出在第二结构中的存储块bklj中形成一对的第一串st1和第二串st2。
参照图11，在具有第二结构的存储块blkj中，多个单元串可以定义多个对的这种方式来设置，其中每个单元串利用如上参照图9和图10描述的通过管栅pg电联接的一个上部串和一个下部串实现。
例如，在具有第二结构的存储块blkj中，沿着第一沟道ch1(未示出)堆叠的存储器单元cg0至cg31，例如，至少一个源极选择栅ssg1和至少一个漏极选择栅dsg1，可以形成第一串st1，并且沿着第二沟道ch2(未示出)堆叠的存储器单元cg0至cg31，例如，至少一个源极选择栅ssg2和至少一个漏极选择栅dsg2，可以形成第二串st2。
第一和第二串st1和st2可以被电联接至相同的漏极选择线dsl和相同的源极选择线ssl。第一串st1可以被电联接至第一位线bl1。第二串st2可以被电联接至第二位线bl2。
尽管图11示出第一串st1和第二串st2被电联接至相同的漏极选择线dsl和相同的源极选择线ssl，但可以设想到第一串st1和第二串st2可以被电联接至相同的源极选择线ssl和相同的位线bl，第一串st1可以被电联接至第一漏极选择线dsl1并且第二串st2可以被电联接至第二漏极选择线dsl2。进一步可以被设想到第一串st1和第二串st2可以被电联接至相同的漏极选择线dsl和相同的位线bl，第一串st1可以被电联接至第一源极选择线ssl1并且第二串st2可以被电联接至第二源极选择线ssl2。
图12是根据本发明的实施例示出了存储器系统110的方框图。
根据图12的实施例，参照图1所示的存储器系统110的配置设置存储器系统110。存储器系统110可以包括被分为多个第一存储器装置1501和多个第二存储器装置1502的多个存储器装置。特别地，图12示出了多个第一存储器装置1501和多个第二存储器装置1502分别包括四个存储器装置1501<1:4>和1502<1:4>。应注意存储器装置的数量可以改变。例如，更多或更少的存储器装置可以被包含为多个第一存储器装置1501或多个第二存储器装置1502。
而且，如图12所示，多个第一存储器装置1501<1:4>通过第一沟道ch1被联接至控制器130，并且第二存储器装置1502<1:4>通过第二沟道ch2被联接至控制器130。
多个第一存储器装置1501<1:4>和多个第二存储器装置1502<1:4>可以以交叉存取方式操作。
应注意图12中的其中多个第一存储器装置1501<1:4>和多个第二存储器装置1502<1:4>通过不同的沟道ch1和ch2被联接并且使用交叉存取操作的配置仅仅是一个实施例。根据不同的电路设计，多个第一存储器装置1501<1:4>和多个第二存储器装置1502<1:4>可以以不同的并且依然使用交叉存取可操作的方式被联接。
在操作中，主机102可以将读取命令和逻辑地址组rd_cmdx和laax<1:a>或写入命令和逻辑地址组wt_cmdx和laax<1:a>传输至存储器系统用于在存储器系统110的多个存储器装置1501<1:4>和1502<1:4>中的至少一个中分别执行读取或写入操作。
在这点上，逻辑地址组laax<1:a>可以对应单一读取命令rd_cmdx或单一写入命令wt_cmdx，并且可以表示“a”个逻辑地址laax<1:a>的组。包含在单一逻辑地址组laax<1:a>中的“a”个逻辑地址laax<1:a>具有连续的值。“a”的大小可以是变化的。这是因为通过单一读取命令rd_cmdx或单一写入命令wt_cmdx被请求的读取数据rd_datax<1:a>或写入数据wt_datax<1:a>的大小每次都可以变化。例如，如果通过读取命令rd_cmdx被请求待被读取的读取数据rd_datax<1:a>的大小是“64kbyte”并且通过写入命令wt_cmdx被请求待被写入的写入数据wt_datax<1:a>的大小是“32kbyte”，则连通写入命令wt_cmdx一起被输入的逻辑地址组laax<1:a>中的“a”将会小于连通读取命令rd_cmdx被输入的逻辑地址组laax<1:a>中的“a”。即连同读取命令rd_cmdx一起被输入的逻辑地址组laax<1:a>中的“a”可以是“8”，而连同写入命令wt_cmdx一起被输入的逻辑地址组laax<1:a>中的“a”可以是“4”。
响应于读取命令和逻辑地址组rd_cmdx和laax<1:a>，存储器系统110可以读取存储在多个存储器装置1501<1:4>和1502<1:4>中的数据rd_datax<1:a>并将其输出到主机102。而且，响应于写入命令和逻辑地址组wt_cmdx和laax<1:a>，存储器系统110将从主机102中输入的写入数据wt_datax<1:a>存储到多个存储器装置1501<1:4>和1502<1:4>中。
控制器130在被输入以在多个存储器装置1501<1:4>和1502<1:4>中执行读取或写入操作的多个逻辑地址组laa1至laay中检测具有彼此相关的值的逻辑地址组laax<1:a>是否被输入(见“1301”)。
在这点上，当确定具有彼此相关的值的逻辑地址组laax<1:a>是否存在于多个逻辑地址组laa1至laay中时，控制器130使用以下标准。
首先，控制器130可以确定具有相同起始逻辑地址和数据大小的逻辑地址组laax<1:a>。例如，当在多个逻辑地址组laa1至laay中的第一和第二逻辑地址组laa1<1:a>和laa2<1:a>被输入时，第一和第二逻辑地址组laa1<1:a>和laa2<1:a>的起始逻辑地址laa1<1>和laa2<1>具有相同的值并且对应于第一和第二逻辑地址组laa1<1:a>和laa2<1:a>的数据的大小是相同的。即在第一逻辑地址组laa1<1:a>中的“a”和在第二逻辑地址组laa2<1:a>中的“a”具有相同的值，并且第一逻辑地址组laa1<1:a>和第二逻辑地址组laa2<1:a>可以被确定为具有彼此相关的值。
其次，对于在多个逻辑地址组laa1至laay中、包含在第三逻辑地址组laa3<1:a>中的“a”个逻辑地址的各个值和包含在第四逻辑地址组laa4<1:a>中的“a”个逻辑地址的各个值彼此之间完全匹配的情况，第三逻辑地址组laa3<1:a>和第四逻辑地址组laa4<1:a>可以被确定为具有彼此相关的值。
第三，在多个逻辑地址组laa1至laay中，第五逻辑地址组laa5<1:8>和第六逻辑地址组laa6<1:5>可以被输入。即对应于第五和第六逻辑地址组laa5<1:8>和laa6<1:5>的数据的大小是不同的。然而，对于第五逻辑地址组laa5<1:8>的第一至第五逻辑地址laa5<1:5>的各个值和包含在第六逻辑地址组laa6<1:5>中的第一至第五逻辑地址组laa6<1:5>的各个值互相之间完全匹配的情况，第五逻辑地址组laa5<1:8>和第六逻辑地址组laa6<1:5>可以被确定为具有彼此相关的值。
参考字符“y”表示逻辑地址组laa1至laay的最大数量，其可以由控制器130管理。而且，字符“x”表示从“1”到“y”范围中的正数。例如，如果控制器130可以管理一百个逻辑地址组laa1至laa100，则“y”将会是100，并且“x”将会是在1至100范围中的值的任何一个。
对于在操作“1301”中具有检测的逻辑地址组dlaax<1:a>的情况，控制器130检查对应于检测的逻辑地址组dlaax<1:a>的读取数据rd_datax<1:a>或写入数据wt_datax<1:a>的物理存储位置是否是使用交叉存取方式可存取的(见“1302”)。
在这点上，因为“a”个逻辑地址dlaax<1:a>被包含在检测的逻辑地址组dlaax<1:a>中，所以“a”个读取数据rd_datax<1:a>或“a”个写入数据wt_datax<1:a>对应于检测的逻辑地址组dlaax<1:a>。
对于对应于检测的逻辑地址组dlaax<1:a>的“a”个数据rd_datax<1:a>或wt_datax<1:a>的所有被存储在多个第一存储器装置1501<1:4>或者多个第二存储器装置1502<1:4>中的情况，对应于检测的逻辑地址组dlaax<1:a>的“a”个数据rd_datax<1:a>或者wt_datax<1:a>可以被认为是使用交叉存取方式不可存取的。
相反地，对于对应于检测的逻辑地址组dlaax<1:a>的“a”个数据rd_datax<1:a>或wt_datax<1:a>被适当地分配并且被存储在多个第一存储器装置1501<1:4>和多个第二存储器装置1502<1:4>的情况，对应于检测的逻辑地址组dlaax<1:a>的“a”个数据rd_datax<1:a>或wt_datax<1:a>可以被认为使用交叉存取可存储的。
因为控制器130具有逻辑地址和物理地址的地址映射信息，控制器130可以检查对应于检测的逻辑地址组dlaax<1:a>的“a”个数据rd_datax<1:a>或wt_datax<1:a>的物理存储位置是否是使用交叉存取方式可存取的。
在“1302”中被检查的“a”个数据rd_datax<1:a>或wt_datax<1:a>的物理存储位置是使用交叉存取方式不可存取的情况下，控制器130将物理存储位置调整为使用交叉存取方式可存取的位置(见“1303”)。
例如，当检查到“a”个数据rd_datax<1:a>或wt_datax<1:a>的所有被存储在多个第一存储器装置1501<1:4>或多个第二存储器装置1502<1:4>时，控制器130调整数据rd_datax<1:a>或wt_datax<1:a>的存储位置，使得对应于检测的逻辑地址组dlaax<1:a>的“a”个数据rd_datax<1:a>或wt_datax<1:a>可以被适当分配在多个第一存储器装置1501<1:4>和多个第二存储器装置1502<1:4>中。
图13a至图13c是根据本发明的实施例描述了图12的存储器系统110中的控制器130的详细操作的简图。
关于图13a，控制器130可以包括命令队列1304和检测逻辑表1305。
命令队列1304可以将多达最大数量“b”的的读取命令rd_cmdx或写入命令wt_cmdx存储到命令rd_cmdx或wt_cmdx的输入序列中。多个逻辑地址组laax<1:a>分别对应于存储在命令队列1304中的多个读取和写入命令rd_cmdx和wt_cmdx。即连同多个命令rd_cmdx和wt_cmdx的逻辑地址组laax<1:a>一起被存储在多达最大数量“b”的的命令队列1304。
检测逻辑表1305存储被检测为参考图12所描述的控制器130的操作中的操作“1301”的结果的最多的“c”个逻辑地址组dlaax<1:a>。
因为命令队列1304和检测逻辑表1305被存储在图1所示的控制器130的存储器144中，其大小可以根据各种电路设计容易被改变。因此，每个参考字符“b”和“c”的值可以被选为大于2的整数。参考字符“b”和“c”的值可以被确定为具有不同的值或者可替换的，被确定为具有相同的值。
参照图13b，示出了控制器130的操作的示例。根据图13b，控制器130检查了多个命令rd_cmdx和wt_cmdx以及对应的逻辑地址组laax<1:a>的值并接着将具有彼此相关的值的逻辑地址组dlaax<1:a>存储在检测逻辑表1305中。
更详细的，每一次新读取命令rd_cmdx被存储在命令队列1304中时，控制器130检查对应于新读取命令rd_cmdx的逻辑地址组laax<1:a>的值与对应于存储在命令队列1304中的“d”个读取命令rd_cmd<1:d>的“d”个逻辑地址组laa<1:d><1:a>的值是否相关。作为检查的结果，如果逻辑地址组laax<1:a>具有相关的值，则逻辑地址组laax<1:a>被设为检测的逻辑地址组dlaax<1:a>并被存储在检测逻辑表1305中。
在这点上，支持交叉存取方法的存储器系统110一般可以响应于写入命令wt_cmdx，将写入数据wt_datax<1:a>分配并存储在使用交叉存取方式可存取的物理位置中。因此，仅响应于待被存储在命令对列1304中的新的读取命令dr_cmdx，控制器130可以检查相关的逻辑地址组dlaax<1:a>。
当写入数据wt_datax<1:a>有可能被存储在使用交叉存取方式不可存取的物理位置中时，可以响应于被存储在命令队列1304中的不仅新读取命令rd_cmdx还有新写入命令，检查相关的逻辑地址组dlaax<1:a>是否存在于命令队列1304中。
用于参考，因为最大“b”个读取命令rd_cmdx和写入命令wt_cmdx以其输入序列被存储在命令队列1304中，所以读取命令rd_cmdx的数量可以是“b”或更少，在这种情况下参考字符“d”具有值“b”或更少。每个值“b”或“d”基于电路设计可以被确定为一个大于2的正数。参考字符“b”和“c”的值可以是不同的或者相同的。
在下文中，由控制器130检查相关逻辑地址组dlaax<1:a>是否存在于命令队列1304中的操作将会参考图13b进行描述。
首先，作为示例，我们假设总共8个命令被存储在命令队列1304中。
而且，我们假设存储在命令队列1304中的第一命令是读取命令rd_cmd1，并且对应于第一命令的逻辑地址组laa1<1:8>具有八个值64至71。即，读取命令rd_cmd1请求读取和输出存储在对应于从起始逻辑地址laa1<1>至结束逻辑地址laa1<8>范围内的八个值64至71的八个物理存储位置(未示出)中的数据rd_data1<1:8>。
存储在命令队列1304中的第二命令是读取命令rd_cmd2，并且对应于第二命令的逻辑地址组laa2<1:8>具有八个值92至99。即，读取命令rd_cmd2请求读取和输出存储在对应于从起始逻辑地址laa2<1>至结束逻辑地址laa2<8>范围内的八个值92至99的八个物理存储位置(未示出)的数据rd_data2<1:8>。
存储在命令队列1304中的第三命令是写入命令wt_cmd3，并且对应于第三命令的逻辑地址组laa3<1:6>具有六个值81至86。即，写入命令wt_cmd3要求将从主机102输入的写入数据wt_data3<1:6>存储在对应于从起始逻辑地址laa3<1>至结束逻辑地址laa3<6>范围内的六个物理存储位置(未示出)中。
存储在命令队列1304中的第四命令是读取命令rd_cmd4，并且对应于第四命令的逻辑地址组laa4<1:2>具有两个值48和49。即，读取命令rd_cmd4要求读取和输出存储在对应于从起始逻辑地址laa4<1>至结束逻辑地址laa4<2>范围内的两个值48和49的两个物理存储位置(未示出)中的数据rd_data4<1:2>。
存储在命令队列1304中的第五命令是读取命令rd_cmd5，并且对应于第五命令的逻辑地址组laa5<1:3>具有三个值24至26。即，读取命令rd_cmd5要求读取并输出存储在对应于从起始逻辑地址laa5<1>至结束逻辑地址laa5<3>范围内的三个值24至26的三个物理存储位置(未示出)中的数据rd_data5<1:3>。
存储在命令队列1304中的第六命令是读取命令rd_cmd6，并且对应于第六命令的逻辑地址组laa6<1:8>具有八个值92至99。即，读取命令rd_cmd6要求读取并输出存储在对应于从起始逻辑地址laa6<1>至结束逻辑地址laa6<8>范围内的八个值92至99的八个物理存储位置(未示出)中的数据rd_data6<1:8>。
存储在命令队列1304中的第七命令是读取命令rd_cmd7，并且对应于第七命令的逻辑地址组laa7<1:8>具有八个值64至71。即，读取命令rd_cmd7要求读取并输出存储在对应于从起始逻辑地址laa7<1>至结束逻辑地址laa7<8>范围内的八个值64至71的八个物理存储位置(未示出)中的数据rd_data7<1:8>。
存储在命令队列1304中的第八命令是读取命令rd_cmd8，并且对应于第八命令的逻辑地址组laa8<1:4>具有四个值32至35。即，读取命令rd_cmd8要求读取并输出存储在对应于从起始逻辑地址laa8<1>至结束逻辑地址laa8<4>范围内的四个值32至35的四个物理存储位置(未示出)中的数据rd_data8<1:4>。
由此可见，在上述存储在命令队列1304中的八个命令rd_cmd1、rd_cmd2、wt_cmd3、rd_cmd4、rd_cmd5、rd_cmd6、rd_cmd7和rd_cmd8中，对应于第二读取命令rd_cmd2的逻辑地址组laa2<1:8>的值“92至99”与对应于第六读取命令rd_cmd6的逻辑地址组laa6<1:8>的值“92至99”完全相同。
而且，由此可见，在上述存储在命令队列1304中的八个命令rd_cmd1、rd_cmd2、wt_cmd3、rd_cmd4、rd_cmd5、rd_cmd6、rd_cmd7和rd_cmd8中，对应于第一读取命令rd_cmd1的逻辑地址组laa1<1:8>的值“64至71”与对应于第七读取命令rd_cmd7的逻辑地址组laa7<1:8>的值“64至71”完全相同。
在这种情况下，控制器130将检测的逻辑地址组dlaax<1:a>以检测相关值是否存在的时间序列存储在检测逻辑表1305中。因此，鉴于第二读取命令rd_cmd2在第一读取命令rd_cmd1之前已经被输出的事实，具有对应于第二读取命令rd_cmd2和第六读取命令rd_cmd6的值“92至99”的逻辑地址组laa<1:8>被存储为检测逻辑表1305的第一检测的逻辑地址组dlaa1<1:8>。其后，具有对应于第一读取命令rd_cmd1和第七读取命令rd_cmd7的值“64至71”的逻辑地址组laa<1:8>被存储为检测逻辑表1305的第二检测的逻辑地址组dlaa2<1:8>。
参照图13c，示出了控制器130的操作的另一个示例。控制器130检查了多个读取和写入命令rd_cmdx和wt_cmdx以及对应的逻辑地址组laax<1:a>的值，并将具有彼此相关的值的逻辑地址组dlaax<1:a>存储在检测逻辑表1305中。
更详细地，每次新读取命令rd_cmdx被存储在命令队列1304中，控制器130检查对应于新读取命令rd_cmdx的逻辑地址组laax<1:a>的值是否与对应于存储在命令队列1304中的“d”个读取命令rd_cmd<1:d>的“d”个逻辑地址组laa<1:d><1:a>的值相关。作为检查的结果，如果逻辑地址组laax<1:a>具有相关的值，则逻辑地址组laax<1:a>被设为检测的逻辑地址组dlaax<1:a>并被存储在检测逻辑表1305中。
在这点上，由此可见，连同检测的逻辑地址组dlaax<1:a>一起，检测的逻辑地址组dlaax<1:a>的迭代检测计数thx被存储在检测逻辑表1305中。即，最多的“c”次迭代检测计数thx和最多的“c”个检测逻辑地址组dlaax<1:a>一起被存储在检测逻辑表1305中。
迭代检测计数thx表示检测的逻辑地址组dlaax<1:a>被迭代检测多少次。
因此，控制器130检查新设检测的逻辑地址组dlaax<1:a>的值是否与存储在检测逻辑表1305中存储的最多的“c”个检测的逻辑地址组dlaa<1:c><1:a>的值相关。作为检查的结果如果新设检测的逻辑地址组dlaax<1:a>具有相关的值，控制器130不向检测逻辑表1305中添加新设检测的逻辑地址组dlaax<1:a>，而增加最多的“c”个检测的逻辑地址组dlaa<1:><1:a>中的对应的一个的迭代检测计数thx。
在下文中，参照图13c，控制器130执行对命令队列1304中是否存在相关的逻辑地址组laax<1:a>进行检查的操作以及对检测逻辑表1305中是否存在相关的检测逻辑地址组dlaax<1:a>进行检查并增加其迭代检测计数thx的操作，将被描述为示例。
首先，在第一时间1st_time被存储在命令队列1304中的第八命令具有与如图13b所示的条件相同的条件。因此，在处于第一时间1st_time的检测逻辑表1305中，具有值“92至99”的逻辑地址组laa<1:8>被存储为第一检测的逻辑地址组dlaa1<1:a>，并且具有值“64至71”的逻辑地址组laa<1:8>被存储为第二检测的逻辑地址组dlaa2<1:a>。
由此可见，在从第一时间1st_time经过预定时间后的第二时间，存储在命令队列1304中的八个命令中的第四至第八命令rd_cmd4、rd_cmd5、wt_cmd6、rd_cmd7和rd_cmd8与在第一时间1st_time已经被存储在命令队列1304中的第一至第五命令rd_cmd1、rd_cmd2、wt_cmd3、rd_cmd4和rd_cmd5相同。
即，由此可见，在从第一时间1st_time至第二时间2nd_time的预定时间段内，三个命令已经被从命令队列1304输出并且同时，三个新命令已经被存储在命令队列1304中。
更详细地，在从第一时间1st_time至第二时间2nd_time的预定时间段内被存储在命令队列1304中的新的三个命令可以如下。
存储在命令队列1304中的第一命令是读取命令rd_cmd1，并且对应于第一命令的逻辑地址组laa1<1:8>具有八个值64至71。即，读取命令rd_cmd1请求读取并输出存储在对应于从起始逻辑地址laa1<1>至结束逻辑地址laa1<8>范围内的八个值64至71的八个物理存储位置中的数据rd_data1<1:8>。
存储在命令队列1304中的第二命令是读取命令rd_cmd2，并且对应于第二命令的逻辑地址组laa2<1:4>具有四个值101至104。即，读取命令rd_cmd2请求读取并输出存储在对应于从起始逻辑地址laa2<1>至结束逻辑地址laa2<4>范围内的四个值101至104的四个物理存储位置中的数据rd_data2<1:4>。
存储在命令队列1304中的第三命令是读取命令rd_cmd3，并且对应于第三命令的逻辑地址组laa3<1:3>具有三个值24至26。即，读取命令rd_cmd3请求读取并输出存储在对应于从起始逻辑地址laa3<1>至结束逻辑地址laa3<3>范围内的三个值24至26的三个物理存储位置中的数据rd_data3<1:3>。
由此可见，在上述第二时间2nd_time，在被存储在命令队列1304中的八个命令rd_cmd1、rd_cmd2、rd_cmd3、rd_cmd4、rd_cmd5、wt_cmd6、rd_cmd7和rd_cmd8中，对应于第一读取命令rd_cmd1的逻辑地址组laa1<1:8>的值“64至71”与对应于第四读取命令rd_cmd4的逻辑地址组laa4<1:8>的值“64至71”完全相同。
由此可见，在第二时间2nd_time，在被存储在命令队列1304中的八个命令rd_cmd1、rd_cmd2、rd_cmd3、rd_cmd4、rd_cmd5、wt_cmd6、rd_cmd7和rd_cmd8中，对应于第三读取命令rd_cmd3的逻辑地址组laa3<1:3>的值“24至26”与对应于第八读取命令rd_cmd8的逻辑地址组laa8<1:8>的值“24至26”完全相同。
在这点上，控制器130将检测的逻辑地址组dlaax<1:a>以检测相关的值是否存在的时间序列存储在检测逻辑表1305中。因此，鉴于在第一读取命令rd_cmd1之前第三读取命令rd_cmd3已经被输入的事实，具有对应于第三读取命令rd_cmd3和第八读取命令rd_cmd8的的值“24至26”的逻辑地址组laa<1:3>将被存储在检测逻辑表1305中。在这一点上，在具有对应于第三读取命令rd_cmd3和第八读取命令rd_cmd8的值“24至26”的逻辑地址组laa<1:3>被存储之前，实际上，检查在第一时间1st_time被存储在检测逻辑表1305中的检测的逻辑地址组dlaa1<1:8>和dlaa2<1:8>的值“92至99”和“64至71”中，具有值“24至26”的检测的逻辑地址组dlaax<1:a>是否存在于检测逻辑表1305。作为检查的结果，由此可见，在第一时间1st_time被存储在检测逻辑表1305中的检测的逻辑地址组dlaa1<1:8>和dlaa2<1:8>的值“92至99”和“64至71”中，具有值“24至26”的检测的逻辑地址组dlaax<1:a>不存在。因此，存储器130将在第二时间2nd_time被检测的、具有值“24至26”的逻辑地址组laa<1:3>作为第三次检测的逻辑地址组dlaa3<1:3>存储在检测逻辑表1305中。
其后，具有对应于第一读取命令rd_cmd1和第四读取命令rd_cmd4的值“64至71”的逻辑地址组laa<1:8>将被存储为检测的逻辑地址组dlaax<1:a>。在这点上，在具有对应于第一读取命令rd_cmd1和第四读取命令rd_cmd4的值“64至71”的逻辑地址组laa<1:8>被存储之前，实际上，在检测逻辑表1305中，检查在被存储在检测逻辑表1305中的检测的逻辑地址组dlaa1<1:8>、dlaa2<1:8>和dlaa3<1:3>的值“92至99”、“64至71”和“24至26”中，具有值“64至71”的检测的逻辑地址组dlaax<1:a>是否存在。作为检查的结果，由此可见，在被存储在检测逻辑表1305中的检测的逻辑地址组dlaa1<1:8>、dlaa2<1:8>和dlaa3<1:3>的值“92至99”、“64至71”和“24至26”中，第二检测逻辑地址组dlaa2<1:a>的值为“64至71”。因此，控制器130不会将在第二时间2nd_time被检测的、具有值“64至71”的逻辑地址组laa<1:8>添加至检测逻辑表1305。相反，控制器130将存储在检测逻辑表1305中的第二检测的逻辑地址组dlaa2<1:8>的迭代检测计数th2从“1”增加至“2”。
通过参考图13a至图13c所描述的操作，在被输入以在多个存储器装置1501<1:4>和1502<1:4>中执行读取或写入操作的多个逻辑地址组laa1至laay中，控制器130能够将具有彼此相关的值的逻辑地址组laax<1:a>存储在检测逻辑表1305内作为检测的逻辑地址组dlaax<1:a>。
当检测的逻辑地址组dlaax<1:a>被存储在检测逻辑表1305之后，控制器130在存储器系统110进入待机模式或者后台操作模式的时间段内，检查对应于检测逻辑表1305中的检测的逻辑地址组dlaax<1:a>的读取数据rd_datax<1:a>或写入数据wd_datax<1:a>的物理存储位置是否是使用交叉存取方式可存取的。
更详细地，在检测的逻辑地址组dlaax<1:a>以与图13b相同的方式被存储在检测逻辑表1305中的情况下，在待机模式或者后台操作模式的进入阶段，控制器130按顺序一个接一个的选择被存储在检测逻辑表1305中的最多的“c”个检测的逻辑组dlaax<1:a>。
而且，在检测的逻辑地址组dlaax<1:a>以与图13c中相同的方式被存储在检测逻辑表1305中的情况下，在待机模式或者后台操作模式的进入阶段，控制器130按顺序一个接一个的选择其迭代检测计数thx等于或大于预设计数的检测的逻辑组dlaax<1:a>。例如，当在图13c中迭代检测计数thx的预设值为“2”时，仅被存储在检测逻辑表1305中的第二检测的逻辑地址组dlaa2<1:8>将被选择，并且其它第一和第三检测的逻辑地址组dlaa1<1:8>和dlaa3<1:3>将不被选择。
以这种方式，检查对应于包含在从检测逻辑表1305中一个接一个被选择的检测的逻辑地址组dlaax<1:a>中的“a”个逻辑地址laax<1:a>的“a”个数据rd_datax<1:a>或wt_datax<1:a>的物理存储位置是否是使用交叉存取方式可存取的。作为检查的结果，在使用交叉存取方式不可存取的情况下，“a”个数据rd_datax<1:a>或wt_datax<1:a>的物理存储位置被调整为使用交叉存取方式可存取的位置，接着数据rd_datax<1:a>或wt_datax<1:a>被还原。
例如，如果检查到对应于包含在检测的逻辑地址组dlaax<1:a>中的“a”个逻辑地址laax<1:a>的“a”个数据rd_datax<1:a>或wt_datax<1:a>的所有被存储在多个第一存储器装置1501<1:4>中，因此使用交叉存取方式来存取数据rd_datax<1:a>或wt_datax<1:a>是不可能的，控制器130将数据rd_datax<1:a>或wt_datax<1:a>的一些转移并存储至多个第二存储器装置1502<1:4>中。
因为可以被存储在检测逻辑表1305中的最大数量的检测的逻辑地址组dlaax<1:a>为“c”，所以对应于已经在物理位置中被调整以使其在待机模式或后台操作模式的进入阶段中使用交叉存取方式可被存取的“a”个数据rd_datax<1:a>或wt_datax<1:a>的检测的逻辑地址组dlaax<1:a>可以从检测逻辑表1305中被擦除。
图14a至14c是根据本发明的另一个实施例描述了在图12中的存储器系统110中的控制器130的详细操作的简图。
参照图14a，控制器130可以包括命令队列1304，逻辑表1306和检测逻辑表1305.
根据命令rd_cmdx或者wt_cmdx的输入序列，命令队列1304可以存储多达最大数量“b”的读取命令rd_cmdx或者写入命令wt_cmdx。多个逻辑地址组laax<1:a>分别对应于存储在命令队列1304中的多个命令rd_cmdx和wt_cmdx。即，最多的“b”个逻辑地址组laax<1:a>和多个命令rd_cmdx和wt_cmdx一起被存储在命令队列1304中。
逻辑表1306仅分离和存储多个逻辑地址组laax<1:a>。即，无论对应于多个逻辑地址组laax<1:a>的命令是读取命令rd_cmdx还是写入wt_cmdx，逻辑表1306仅收集和存储多达最大数量“e”的逻辑地址组laax<1:a>，。
检测逻辑表1305存储被检测作为如图12所描述的控制器130的操作中的操作1301的结果的最多的“f”个逻辑地址组dlaax<1:a>。
命令队列1304、逻辑表1306和检测逻辑表1305可以被存储在图1所示的控制器130的存储器144中。因此，其相对大小通过采用不同的电路设计可以被容易改变。所以，每个参考字符“b”、“e”和“f”的值可以是大于2的任何整数。参考字符“b”、“e”和“f”的值可以是不同的或相同的。尽管在图13a至图13c的实施例中，最多的“c”个检测的逻辑地址laax<1:a>可以被存储在检测逻辑表1305中已经被描述，参考字符“c”和“f”可以具有相同的值或者不同的值。
参考图14b，控制器130的操作的示例被示出，控制器130检查多个逻辑地址组laa1<1:a>、laa2<1:a>、...、laax<1:a>的值并将具有彼此相关的值的逻辑地址组dlaax<1:a>存储在检测逻辑表1305中。
更详细地，每次新逻辑地址组laax<1:a>被存储在逻辑表1306中，控制器130检查新逻辑地址组laax<1:a>的值是否与被存储在逻辑表1306中的“e”个逻辑地址组laax<1:e><1:a>的值相关。作为检查的结果，如果新逻辑地址组laax<1:a>具有相关的值，则新逻辑地址组laax<1:a>被设为检测的逻辑地址组dlaax<1:a>并被存储在检测逻辑表1305中。
在下文，由控制器130检查相关的逻辑地址组dlaax<1:a>是否存在于逻辑表1306中的操作将会参考图14b进行描述。
首先，被存储在逻辑表1306中的总共32个逻辑地址组laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa30<1:8>、laa31<1:8>、以及laa32<1:4>作为示例被示出。
在32个逻辑地址组中，第一至第五逻辑地址组laa<1:5><1:a>和第三十至第三十二逻辑地址组laa<30:32><1:a>的详细信息如下所示。
被存储在逻辑表1306中的第一逻辑地址组laa1<1:8>具有八个值64至71。即，第一逻辑地址组laa1<1:8>具有从起始逻辑地址laa1<1>至结束逻辑地址laa1<8>范围内的八个值64至71。
存储在逻辑表1306中的第二逻辑地址组laa2<1:8>具有八个值92至99。即第二逻辑地址组laa2<1:8>具有从起始逻辑地址laa2<1>至结束逻辑地址laa2<8>范围内的八个值92至99。
存储在逻辑表1306中的第三逻辑地址组laa3<1:6>具有六个值81至86。即第三逻辑地址组laa3<1:6>具有从起始逻辑地址laa3<1>至结束逻辑地址laa3<6>范围内的六个值81至86。
存储在逻辑表1306中的第四逻辑地址组laa4<1:2>具有两个值48和49。即第四逻辑地址组laa4<1:2>具有从起始逻辑地址laa4<1>至结束逻辑地址laa4<2>范围内的两个值48和49。
存储在逻辑表1306中的第五逻辑地址组laa5<1:3>具有三个值24至26。即第五逻辑地址组laa5<1:3>具有从起始逻辑地址laa5<1>至结束逻辑地址laa5<3>范围中的三个值24和26。
存储在逻辑表1306中的第三十逻辑地址组laa30<1:8>具有八个值92至99。即第三十逻辑地址组laa30<1:8>具有从起始逻辑地址laa30<1>至结束逻辑地址laa30<8>范围内的八个值92至99。
存储在逻辑表1306中的第三十一逻辑地址组laa31<1:8>具有八个值64至71。即第三十一逻辑地址组laa31<1:8>具有从起始逻辑地址laa31<1>至结束逻辑地址laa31<8>范围内的八个值64至71。
存储在逻辑表1306中的第三十二逻辑地址组laa32<1:4>具有四个值32至35。即第三十二逻辑地址组laa32<1:4>具有从起始逻辑地址laa32<1>至结束逻辑地址laa32<4>范围内的四个值32至35。
由此可见，在被存储在上述逻辑表1306中的32个逻辑地址组laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa30<1:8>、laa31<1:8>和laa32<1:4>中，第二逻辑地址组laa2<1:8>的值“92至99”与第三十逻辑地址组laa30<1:8>的值“92至99”完全相同。
由此可见，在被存储在上述逻辑表1306中的32个逻辑地址组laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa30<1:8>、laa31<1:8>中，第一逻辑地址组laa1<1:8>的值“64至71”与第三十一逻辑地址组laa31<1:8>的值“64至71”完全相同。
根据检测到的相关值的存在的时间序列，控制器130接着将检测的逻辑地址组dlaax<1:a>存储在检测逻辑表1305中。因此，当第二逻辑地址组laa2<1:8>在第一逻辑地址组laa1<1:8>之前已经被输入时，具有对应于第二逻辑地址组laa2<1:8>的值“92至99”的逻辑地址组以及第三十逻辑地址组laa30<1:8>被存储为检测逻辑表1305的第一检测的逻辑地址组dlaa1<1:8>。其后，具有对应于第一逻辑地址组laa1<1:8>的值“64至71”的逻辑地址组laa<1:8>和第三十一逻辑地址组laa31<1:8>被存储为检测逻辑表1305的第二检测的逻辑地址组dlaa2<1:8>。
参照图14c，示出控制器130的操作的另一个示例。控制器130检查多个逻辑地址组laa1<1:a>、laa2<1:a>、....、laax<1:a>的值并将具有彼此相关的值的逻辑地址组dlaax<1:a>存储在检测逻辑表1305中。
更详细地，每次新逻辑地址组laax<1:a>被存储在逻辑表1306中，控制器130检查新逻辑地址组laax<1:a>的值是否与被存储在逻辑表1306中的“e”个逻辑地址组laa<1:e><1:a>的值相关。作为检查的结果，如果新逻辑地址组laa<1:a>具有相关的值，则新逻辑地址组laax<1:a>被设为检测的逻辑地址组dlaax<1:a>并被存储在检测逻辑表1305中。
在这点上，由此可知，连同检测的逻辑地址组dlaax<1:a>一起，检测的逻辑地址组dlaax<1:a>的迭代检测计数thx被存储在检测逻辑表1305中。即，最多的“f”个迭代检测计数thx和最多的“f”个检测的逻辑地址组dlaax<1:a>一起被存储在检测逻辑表1305中。
迭代检测计数thx表示检测的逻辑地址组dlaax<1:a>已经被迭代地检测多少次。
因此，控制器130检查新检测的逻辑地址组dlaax<1:a>的值是否与被存储在检测逻辑表1305中的最多的“f”个检测的逻辑地址组dlaa<1:f><1:a>的值相关。作为检查的结果如果新检测的逻辑地址组dlaax<1:a>具有相关的值，则控制器130不添加新检测的逻辑地址组dlaax<1:a>至检测逻辑表1305中，但是增加最多的“c”个检测的逻辑地址组dlaa<1:><1:a>中的对应的一个的迭代检测计数thx。
在下文中，参照图14c，控制器130执行检查相关的逻辑地址组laax<1:a>是否存在于逻辑表1306中的操作以及检查相关的检测的逻辑地址组dlaax<1:a>是否存在于检测逻辑表1305中并增加其迭代检测计数thx的操作，将被描述为示例。
首先，总共三十二个逻辑地址组laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa23<1:8>、laa24<1:8>、laa25<1:4>、...、laa30<1:8>、laa31<1:8>和laa32<1:4>被存储在逻辑表1306中。
在其中，第一至第五逻辑地址组laa<1:5><1:a>、第二十三至二十五逻辑地址组laa<23:25><1:a>，和第三十至第三十二逻辑地址组laa<30:32><1:a>的详细信息如下所述。
被存储在逻辑表1306中的第一逻辑地址组laa1<1:8>具有八个值64至71。即，第一逻辑地址组laa1<1:8>具有从起始逻辑地址laa1<1>至结束逻辑地址laa1<8>范围内的八个值64至71。
存储在逻辑表1306中的第二逻辑地址组laa2<1:8>具有八个值92至99。即第二逻辑地址组laa2<1:8>具有从起始逻辑地址laa2<1>至结束逻辑地址laa2<8>范围内的八个值92至99。
存储在逻辑表1306内的第三逻辑地址组laa3<1:6>具有六个值81至86。即第三逻辑地址组laa3<1:6>具有从起始逻辑地址laa3<1>至结束逻辑地址laa3<6>范围内的六个值81至86。
存储在逻辑表1306中的第四逻辑地址组laa4<1:2>具有两个值48和49。即第四逻辑地址组laa4<1:2>具有从起始逻辑地址laa4<1>至结束逻辑地址laa4<2>范围内的两个值48和49。
存储在逻辑表1306中的第五逻辑地址组laa5<1:3>具有三个值24至26。即第五逻辑地址组laa5<1:3>具有从起始逻辑地址laa5<1>至结束逻辑地址laa5<3>范围内的三个值24和26。
存储在逻辑表1306中的第二十三逻辑地址组laa23<1:3>具有三个值24至26。即第二十三逻辑地址组laa23<1:3>具有从起始逻辑地址laa23<1>至结束逻辑地址laa23<3>范围内的三个值24至26。
存储在逻辑表1306中的第二十四逻辑地址组laa24<1:8>具有八个值64至71。即第二十四逻辑地址组laa24<1:8>具有从起始逻辑地址laa24<1>至结束逻辑地址laa24<8>范围内的八个值64至71。
存储在逻辑表1306中的第二十五逻辑地址组laa25<1:4>具有四个值101至104。即第二十五逻辑地址组laa25<1:4>具有从起始逻辑地址laa25<1>至结束逻辑地址laa25<4>范围内的四个值101至104。
存储在逻辑表1306中的第三十逻辑地址组laa30<1:8>具有八个值92至99。即第三十逻辑地址组laa30<1:8>具有从起始逻辑地址laa30<1>至结束逻辑地址laa30<8>范围内的八个值92至99。
存储在逻辑表1306中的第三十一逻辑地址组laa31<1:8>具有八个值64至71。即第三十一逻辑地址组laa31<1:8>具有从起始逻辑地址laa31<1>至结束逻辑地址laa31<8>范围内的八个值64至71。
存储在逻辑表1306中的第三十二逻辑地址组laa32<1:4>具有四个值32至35。即第三十二逻辑地址组laa32<1:4>具有从起始逻辑地址laa32<1>至结束逻辑地址laa32<4>范围内的四个值32至35。
由此可见，在上述32个逻辑地址组laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa23<1:8>、laa24<1:8>、laa25<1:4>、...、laa30<1:8>、laa31<1:8>和laa32<1:4>中，第一逻辑地址组laa1<1:8>的值“64至71”与第二十四逻辑地址组laa24<1:8>的值“64至71”完全相同并且也与第三十一逻辑地址组laa31<1:8>>的值“64至71”完全相同。
而且，由此可见，在上述32个逻辑地址组laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa23<1:8>、laa24<1:8>、laa25<1:4>......laa30<1:8>、laa31<1:8>和laa32<1:4>中，第二逻辑地址组laa2<1:8>的值“92至99”与第三十逻辑地址组laa30<1:8>的值“92至99”完全相同。
而且，由此可见，在上述32个逻辑地址组laa1<1:8>、laa2<1:8>、laa3<1:6>、laa4<1:2>、laa5<1:3>、...、laa23<1:8>、laa24<1:8>、laa25<1:4>、...、laa30<1:8>、laa31<1:8>和laa32<1:4>中，第五逻辑地址组laa5<1:3>的值“24至26”与第二十三逻辑地址组laa23<1:3>的值“24至26”完全相同。
控制器130将检测的逻辑地址组dlaax<1:a>以检测到相关的值的存在的时间序列存储在检测逻辑表1305中。因此，具有对应于第二十四逻辑地址组laa24<1:8>和第三十一逻辑地址组laa31<1:8>的值“64至71”的逻辑地址组laa<1:8>将被存储在检测逻辑表1305中(见“①”)。此时，因为检测逻辑表1305处于空的状态，所以，事实上，具有值“64至71”的逻辑地址组laa<1:8>被存储在检测逻辑表1305中作为第一检测的逻辑地址组dlaa1<1:8>。因此，第一检测的逻辑地址组dlaa1<1:8>的迭代检测计数th1为“1”。
其后，具有对应于第五逻辑地址组laa5<1:3>和第二十三逻辑地址组laa23<1:3>的值“24至26”的逻辑地址组laa<1:3>将被存储到检测逻辑表1305中(见“②”)。此时，因为只有具有值“64至71”的第一检测的逻辑地址组dlaa1<1:8>被存储在检测逻辑表1305中并且值“64至71”与待被存储的新逻辑地址组laa<1:3>的值“24至26”不同，所以事实上，具有值“24至26”的逻辑地址组laa<1:3>被存储在检测逻辑表1305中作为第二检测的逻辑地址组dlaa2<1:3>。因此，第二检测的逻辑地址组dlaa2<1:3>的迭代检测计数th2为“1”。
其后，具有对应于第二逻辑地址组laa2<1:8>和第三十逻辑地址组laa30<1:8>的值“92至99”的逻辑地址组laa<1:8>被存储在检测逻辑表1305中(见“③”)。此时，因为具有值“64至71”的第一检测的逻辑地址组dlaa1<1:8>和具有值“24至26”的第二检测的逻辑地址组dlaa2<1:3>被存储在检测逻辑表1305中并且值“64至71”或“24至26”与待被存储的新逻辑地址组laa<1:8>的值“92至99”不同，所以事实上，具有值“92至99”的逻辑地址组laa<1:8>被存储在检测逻辑表1305中作为第三检测的逻辑地址组dlaa3<1:8>。因此，第三检测的逻辑地址组dlaa3<1:8>的迭代检测计数th3为“1”。
其后，具有对应于第一逻辑地址组laa1<1:8>和第二十四逻辑地址组laa24<1:8>的值“64至71”的逻辑地址组laa<1:8>将被存储到检测逻辑表1305中(见“④”)。此时，具有值“64至71”的第一检测的逻辑地址组dlaa1<1:8>和具有值“24至26”的第二检测的逻辑地址组dlaa2<1:3>，以及具有具有值“92至99”的第三检测的逻辑地址组dlaa3<1:8>被存储在检测逻辑表1305中。其中，第一检测的逻辑地址组dlaa1<1:8>的值“64至71”与待被存储的新逻辑地址组laa<1:8>的值“64至71”相同。因此，具有值“64至71”的逻辑地址组laa<1:8>没有被添加至检测逻辑表1305。而是，控制器130将被存储在检测逻辑表1305中的第一检测的逻辑地址组dlaa1<1:8>的迭代检测计数th1从“1”增加至“2”。
通过参考图14a至14c描述的操作，在被输入以在多个存储器装置1501<1:4>和1502<1:4>中执行读取或写入操作的多个逻辑地址组laa1至laay中，控制器130能够将具有彼此相关的值的逻辑地址组laax<1:a>存储在检测逻辑表1305中作为检测的逻辑地址组dlaax<1:a>。
在检测的逻辑地址组dlaax<1:a>被存储在检测逻辑表1305中之后，控制器130检查对应于检测逻辑表1305中的检测的逻辑地址组dlaax<1:a>的读取数据rd_datax<1:a>或写入数据wt_datax<1:a>的物理存储位置在存储器系统110进入待机模式或后台操作模式的时间段内是否是使用交叉存取方式可存取的。
更详细地，在检测的逻辑地址组dlaax<1:a>以与图14b中相同的方式被存储在检测逻辑表1305中的情况下，控制器130在待机模式或后台操作模式的进入阶段，一个接一个按顺序地选择被存储在检测逻辑表1305中的最多的“f”个检测的逻辑组dlaax<1:a>。
此外，在检测的逻辑地址组dlaax<1:a>以与图14c中相同的方式被存储在检测逻辑表1305中的情况下，控制器130在待机模式或后台操作模式的进入阶段中，一个接一个按顺序地选择检测的逻辑组dlaax<1:a>、等于或大于预设计数的迭代检测计数thx。例如，当图14c的迭代检测计数thx的预设值为“2”时，只有被存储在检测逻辑表1305中的第一检测的逻辑地址组dlaa1<1:8>将会被选择，但是其他的第二和第三检测的逻辑地址组dlaa2<1:3>和dlaa3<1:8>将不会被选择。
检查对应于包含在从检测逻辑表1305中一个接一个被选择的检测的逻辑地址组dlaax<1:a>中的“a”个逻辑地址laax<1:a>的“a”个数据rd_datax<1:a>或wt_datax<1:a>的物理存储位置是否是使用交叉存取方式可存取的。作为检查的结果，如果使用交叉存取方式不可存取的，则“a”个数据rd_datax<1:a>或wt_datax<1:a>的物理存储位置被调整为使用交叉存取方式可存取的位置，接着数据rd_datax<1:a>或wt_datax<1:a>被还原。
例如，如果检查到对应于包括在检测的逻辑地址组dlaax<1:a>中的“a”个逻辑地址laax<1:a>的“a”个数据rd_datax<1:a>或wt_datax<1:a>的所有被存储在多个第一存储器装置1501<1:4>中并且因此使用交叉存取方式存取数据rd_datax<1:a>或wt_datax<1:a>是不可能的，控制器130将数据rd_datax<1:a>或wt_datax<1:a>的一些传输并存储至多个第二存储器装置1502<1:4>中。
用于参考，由于可以被存储在检测逻辑表1305中的检测的逻辑地址组dlaax<1:a>的最大数量是“f”，所以对应于已经在物理位置中被调整以使其在待机模式或后台操作模式的进入阶段间中使用交叉存取方式可被存取的“a”个数据rd_datax<1:a>或wt_datax<1:a>的检测的逻辑地址组dlaax<1:a>可以从检测逻辑表1305中被擦除。
参考图14d，可知在被存储在逻辑表1306中的多个逻辑地址组laa1<1:a>、laa2<1:a>、...、laax<1:a>中，已经被依次输入并被存储的“g”个逻辑地址组laax<1:a>的所有被存储在检测逻辑表1305中，控制器130共同管理“g”个逻辑地址组laax<1:a>。用于参考，基于电路设计，“g”的值可以被确定为大于2的任一整数。
更详细地，在图14d的情况中的在检测逻辑表1305中存储检测的逻辑地址组dlaax<1:a>的操作与图14c中所描述的相同。然而，在图14d的情况中，可知被依次输入在逻辑表1306中的两个逻辑地址组是被迭代地输入并且其全部被存储在检测逻辑表1305中。
存储在逻辑表1306中的第一逻辑地址组laa1<1:8>具有八个值64至71。即，第一逻辑地址组laa1<1:8>具有从起始逻辑地址laa1<1>至结束逻辑地址laa1<8>范围内的八个值64至71。
存储在逻辑表1306中的第二逻辑地址组laa2<1:8>具有八个值92至99。即，第一逻辑地址组laa2<1:8>具有从起始逻辑地址laa2<1>至结束逻辑地址laa2<8>范围内的八个值92至99。
存储在逻辑表1306中的第二十四逻辑地址组laa24<1:8>具有八个值64至71。即，第二十四逻辑地址组laa24<1:8>具有从起始逻辑地址laa24<1>至结束逻辑地址laa24<8>范围内的八个值64至71。
存储在逻辑表1306中的第二十五逻辑地址组laa25<1:8>具有八个值92至99。即，第二十五逻辑地址组laa25<1:8>具有从起始逻辑地址laa25<1>至结束逻辑地址laa25<8>范围内的八个值92至99。
存储在逻辑表1306中的第三十逻辑地址组laa30<1:8>具有八个值64至71。即，第三十逻辑地址组laa30<1:8>具有从起始逻辑地址laa30<1>至结束逻辑地址laa30<8>范围内的八个值64至71。
存储在逻辑表1306中的第三十一逻辑地址组laa31<1:8>具有八个值92至99。即，第三十一逻辑地址组laa31<1:8>具有从起始逻辑地址laa31<1>至结束逻辑地址laa31<8>范围中的八个值92至99。
如上所述，可知具有值“64至71”的逻辑地址组laa1<1:8>、laa24<1:8>和laa30<1:8>和具有值“92至99”的逻辑地址组laa2<1:8>、laa25<1:8>和laa31<1:8>被依次输入。
因此，对应于具有值“92至99”的逻辑地址组laa2<1:8>、laa25<1:8>和laa31<1:8>的第一检测的逻辑地址组dlaa1<1:8>被存储在检测逻辑表1305中，并且第一检测的逻辑地址组dlaa1<1:8>的迭代检测计数th1为“2”。同样的，对应于具有值“64至71”的逻辑地址组laa1<1:8>、laa24<1:8>和laa30<1:8>的第二检测的逻辑地址组dlaa2<1:8>被存储在检测逻辑表1305中，并且第二检测的逻辑地址组dlaa2<1:8>的迭代检测计数th2为“2”。
以这种方式，可知总是被依次输入的具有值“64至71”的逻辑地址组laa1<1:8>、laa24<1:8>和laa30<1:8>和具有值“92至99”的逻辑地址组laa2<1:8>、laa25<1:8>和laa31<1:8>被存储在检测逻辑表1305中并且具有大于预设计数值“2”的迭代检测计数thx。
因此，在存储器系统110进入待机模式或后台操作模式的时间段内，控制器130检查与第一检测的逻辑地址组dlaa1<1:8>对应的八个逻辑地址laa<1:8>和与第二检测的逻辑地址组dlaa2<1:8>对应的八个逻辑地址laa<1:8>两者对应的的总共十六个数据data<1:16>的物理存储位置是否是使用交叉存取方式可存取的。作为检查的结果，如果使用是交叉存取方式不可存取，十六个数据data<1:16>的物理存储位置被调整为是使用交叉存取方式可存取的位置，并且数据data<1:16>被还原。
简而言之，在存储器系统110进入待机模式或后台操作模式的时间段内，控制器130在包含在逻辑表1306中的最多的“e”个逻辑地址组laa<1:e><1:a>中，检查已经被依次输入并存储的“g”个逻辑地址laa<1:g><1:a>的所有是否被存储在检测逻辑表1305中并且具有大于预设计数值的迭代检测计数thx。作为检测的结果，如果所有的逻辑地址组laa<1:g><1:a>被存储在检测逻辑表1305中并且具有大于预设计数的迭代检测计数thx，控制器130检查对应于包含在“g”个逻辑地址组laa<1:g><1:a>中的“g*a”个逻辑地址laa<1:g><1:a>的“g*a”个数据rd_data<1:g><1:a>orwt_data<1:g><1:a>的物理存储位置是否是使用交叉存取方式可存取的。作为检查的结果，如果是使用交叉存取方式不可存取的，“g*a”个数据rd_data<1:g><1:a>或wt_data<1:g><1:a>的物理存储位置被调整为是使用交叉存取方式可存取的位置，并且数据rd_data<1:g><1:a>或wt_data<1:g><1:a>被还原。
如上所示，在实施例中，在由主机请求的多个逻辑地址组中，具有彼此相关的值的逻辑地址组被检测。如果包含在检测的逻辑地址组中的逻辑地址是使用交叉存取方式不可存取的，则包含在检测的逻辑地址组中的逻辑地址的物理存储位置被调整为是使用交叉存取方式可存取的位置，然后逻辑地址的数据被存储在调整后的位置中。
以这种方式，对应于经常被主机请求的逻辑地址的数据可以存储在是使用交叉存取方式可存取的物理位置中，从而交叉存取操作的效率可以被最大化。
尽管为了多个说明目的已经描述了各种实施例，但是在不脱离权利要求所限定的本发明的精神和范围的情况下，可能发生多种变化和变型，这对本领域技术人员而言是显而易见的。