本发明涉及时钟选择电路以及具有该时钟选择电路的电源装置。
背景技术：
图4示出专利文献1所示的时钟选择电路400的电路图作为现有的时钟选择电路的一例。
时钟选择电路400具有时钟切换电路1、主时钟监视电路2以及移位寄存器3。
时钟切换电路1被输入第1时钟f1和第2时钟f2，根据移位寄存器3的输出4，将第1时钟f1和第2时钟f2中的任意一方作为时钟选择电路400的输出时钟
移位寄存器3包含2个d触发器电路41和42。d触发器电路41的输出q1被输入至d触发器电路42的输入端子d，d触发器电路42的输出q2作为移位寄存器3的输出4被输出，被输入至时钟切换电路1。
主时钟监视电路2将根据第1时钟f1而生成的复位信号r1提供给d触发器电路41和42的各复位端子r。
第2时钟f2被提供给d触发器电路41和42的各时钟端子c。
该现有的时钟选择电路400在被输入第1时钟f1时，输出第1时钟f1作为时钟选择电路400的输出时钟
这样，根据现有的时钟选择电路400，能够选择性地输出第1时钟f1和第2时钟f2。
专利文献1：日本特开平5-165543号公报
然而，在时钟选择电路400中，如图5的时序图所示，从第1时钟f1的输入在时间t0停止开始直到第2时钟f2作为输出时钟
即，当第1时钟f1的输入在时间t0停止时，d触发器电路41对之后的第1次的第2时钟f2的下降沿进行响应而取入被输入至输入端子d的高电平，从输出端子q输出高电平的信号q1。接着，d触发器电路42对第2次的第2时钟f2的下降沿进行响应而取入被输入至输入端子d的高电平的信号(q1)，从输出端子q输出高电平的信号q2作为移位寄存器3的输出4。
由于移位寄存器3的输出4成为高电平，时钟切换电路1切换成输出第2时钟f2作为输出时钟
由于如以上那样进行动作，因此，现有的时钟选择电路400存在这样的课题：从第1时钟f1的输入停止开始直到第2时钟f2作为输出时钟
技术实现要素：
本发明是为了解决上述那样的课题而完成的，其目的在于提供时钟选择电路，该时钟选择电路能够减少从与第1时钟(例如外部时钟)同步的状态切换至第2时钟(例如内部时钟)时发生的时钟缺失。
本发明的时钟选择电路的特征在于具有：时钟检测电路，其检测第1时钟而输出检测信号；开关，其在所述检测信号为第1电平时输出所述第1时钟，在所述检测信号为与第1电平不同的第2电平时输出第2时钟；以及单触发电路，其响应于所述检测信号从所述第1电平切换成所述第2电平而输出单触发脉冲，所述开关的输出和所述单触发电路的输出相加而作为输出时钟输出。
发明效果
根据本发明的时钟选择电路，由于响应于检测信号的切换而产生单触发脉冲并将该单脉冲与开关的输出相加而输出，因此，具有能够减少从与第1时钟(例如外部时钟)同步的状态切换至第2时钟(例如内部时钟)时发生的时钟缺失的效果。
附图说明
图1是用于说明本实施方式的时钟选择电路的电路图。
图2是示出图1的时钟选择电路的动作的时序图。
图3是具有图1的时钟选择电路的开关稳压器的电路图。
图4是现有的时钟选择电路的电路图。
图5是示出现有的时钟选择电路的动作的时序图。
标号说明
100：时钟选择电路；110：外部时钟输入端；111、112：d触发器电路；113：内部振荡电路；114：开关；115：输出端子；116：单触发电路；117：或电路；120：时钟检测电路；310：pwm比较器；311：误差放大电路；312：输出控制电路；313：三角波产生电路；300：开关稳压器。
具体实施方式
图1是本实施方式的时钟选择电路100的电路图。
本实施方式的时钟选择电路100具有被输入外部时钟sync(以下，也称作“第1时钟”)的输入端子110、时钟检测电路120、输出内部时钟osc(以下，也称作“第2时钟”)的内部振荡电路113、开关114、输出时钟选择电路100的输出时钟clk的输出端子115、单触发电路116以及或电路117。
时钟检测电路120由d触发器电路111和112构成。
d触发器电路111在输入端子d1接受0v，在输入端子ck1接受内部时钟osc，输出端子q1与d触发器电路112的输入端子d2连接。
d触发器电路112在输入端子ck2接受内部时钟osc，将输出端子q2的信号作为时钟检测电路120的检测信号dt输出。
检测信号dt被输入至单触发电路116，并且作为开关114的控制信号发挥功能。
或电路117接受单触发电路116的输出信号和开关114的输出信号作为输入，向输出端子115输出输出时钟clk。
开关114在第1输入端子114a接受外部时钟sync，在第2输入端子114b接受内部时钟osc，输出端子114c的信号被输入至或电路117。并且，当作为控制信号的检测信号dt为高电平时，将第1输入端子114a与输出端子114c连接，当作为控制信号的检测信号dt为低电平时，将第2输入端子114b与输出端子114c连接。
单触发电路116构成为仅在输入信号、即检测信号dt的信号产生了下降沿时输出单触发脉冲，除此之外，输出低电平的信号。
接下来，参照图1和图2对本实施方式的时钟选择电路的动作进行说明。
首先，对输入了外部时钟sync的外部同步状态进行说明。
d触发器电路111的输入端子d1被输入0v，输入端子ck1被输入内部时钟osc，置位端子s被输入外部时钟sync，因此，从输出端子q1输出高电平的信号。
d触发器电路112的输入端子d2被输入来自输出端子q1的高电平的信号，输入端子ck2被输入内部时钟osc，因此，从输出端子q2输出高电平的信号。即，时钟检测电路120在被输入外部时钟sync的状态下输出高电平的信号作为检测信号dt。
由于检测信号dt为高电平，因此，开关114将第1输入端子114a与输出端子114c连接，输出外部时钟sync。此外，单触发电路116在检测信号dt为高电平的外部同步状态下，输出低电平的信号。
或电路117接受作为单触发电路116的输出信号的低电平信号以及作为开关114的输出信号的外部时钟sync作为输入，因此，输出时钟clk与外部时钟sync等效。
接下来，对外部时钟sync停止的外部同步解除状态进行说明。
外部时钟sync的输入在时间t1停止，然后，在产生第1次内部时钟osc的下降沿时，d触发器电路111的输入端子d1与0v连接，置位端子s被输入低电平，因此，从输出端子q1输出低电平的信号。
接着，在产生第2次内部时钟osc的下降沿时，d触发器电路112的输入端子d2被输入低电平的信号，因此，从输出端子q2输出低电平的信号作为检测信号dt。
当作为控制信号的检测信号dt为低电平时，开关114将第2输入端子114b与输出端子114c连接，向或电路117输出内部时钟osc。
此外，单触发电路116响应于检测信号dt的下降沿而输出单触发脉冲。
或电路117将单触发电路116的输出和开关114的输出即内部时钟osc相加而输出，因此，如图2所示，输出时钟clk成为包含从外部时钟sync停止起第2次的内部时钟osc所对应的时钟的信号。
这样，根据本实施方式，与现有技术相比，能够减少时钟缺失。
接下来，说明将本实施方式的时钟选择电路用于电源装置的例子。
图3是作为电源装置的一例在开关稳压器300中使用图1的时钟选择电路100的情况下的电路图。
开关稳压器300的结构为一般的结构，因此，在此，省略详细的说明，对怎样使用时钟选择电路100的输出时钟clk进行说明。
三角波产生电路313接受由时钟选择电路100提供的时钟clk、即与外部时钟sync或内部时钟osc对应的时钟clk而产生三角波。pwm比较器310对从误差放大电路311输出的误差电压verr与三角波进行比较，将比较结果提供给输出控制电路312。
本开关稳压器300通过使用时钟选择电路100，在pwm比较器310所接受的时钟clk中，在从与外部时钟sync同步的状态切换成内部时钟osc(参照图1)时发生的时钟缺失较少。因此，能够减轻由于时钟缺失而引起的开关稳压器300的输出电压vout的降低。
这样，起到了这样的效果：通过在对两个时钟(例如，外部时钟和内部时钟)进行切换而作为一个时钟来使用的电源装置中，通过使用本发明的时钟选择电路，能够减轻由于时钟缺失带来的影响。
以上，对本发明的实施方式进行了说明，但是，本发明不限于上述实施方式，当然能够在不脱离本发明的宗旨的范围内进行各种变更。
例如，在上述实施方式中，使用或电路117作为将开关114的输出和单触发电路116的输出相加而作为输出时钟输出的电路，但是，也可以根据脉冲的方向等适当进行变更。
此外，在上述实施方式中，示出了使用2个d触发器电路的例子，但是，d触发器电路的个数没有特别限定，可以根据需要使用更多的d触发器电路。
而且，将开关稳压器作为电源装置的一例进行了说明，但是，电源装置不特别限定为开关稳压器。