用于提高对非易失性存储器中的缺陷的抗干扰性的方法和装置与流程

相关申请

本申请根据35u.s.c.365(b)要求于2015年3月27日提交的美国申请no.14/672,080的优先权。该申请no.14/672,080在此通过引用以其整体并入本文。

本公开总体上涉及电子领域。更具体地，一些实施例总体上涉及提高对非易失性存储器中的缺陷的抗干扰性。

背景技术：

奇偶校验可以用于解决外在缺陷和/或提高存储设备的系统可靠性。但是，奇偶校验总体上依赖存储的数据来确定一些数据是否有缺陷。随着存储设备在大小方面增长，用于相应的奇偶数据的存储需求可能显著地加入必需的存储空间。该额外的空间要求可能增加制造成本并且还可能减慢总体系统性能，例如，由于访问额外的奇偶存储空间所需要的额外的时间。

附图说明

参照附图提供详细描述。在附图中，附图标记最左边的数字识别附图标记第一次出现在其中的附图。在不同的附图中的相同附图标记的使用指示相似或相同的项目。

图1和图4-6示出了可以利用其实现本文中所讨论的各种实施例的计算系统的实施例的框图。

图2a-2d示出了根据一些实施例的跨多个管芯的平面中的用户数据和奇偶数据的存储配置。

图3示出了根据实施例的固态驱动的各种组件的框图。

具体实施方式

在以下描述中，阐明了大量具体细节以便提供各种实施例的透彻理解。然而，各种实施例可以在没有具体细节的情况下实施。在其它实例中，没有对公知的方法、过程、组件和电路进行详细描述是为了不使特定的实施例难以理解。此外，可以使用诸如集成半导体电路(“硬件”)、组织到一个或多个程序中的计算机可读指令(“软件”)或者硬件和软件的一些组合的各种手段执行实施例的各种方面。针对本公开的目的，对“逻辑”的引用将意味或者硬件、软件、固件或者其一些组合。

如以上所讨论的，奇偶校验可以用于解决外在缺陷和/或提高存储设备(诸如将数据存储在非易失性存储器中的固态驱动(ssd))的系统可靠性。基于xor(异或)的奇偶校验可以用于解决外在缺陷并且提高基于闪存的ssd的系统可靠性。但是，用于存储xor奇偶数据的闪存空间增加了用于ssd的物料清单(bom)。此外，相比于常规的xor方案，平面xor通过针对跨相同集成电路(ic)管芯中的多个平面存储的数据利用相同的xor奇偶数据来减少空间使用开销。但是，该方案使系统暴露于管芯中的平面内故障的风险(即，相同管芯上的相同nand(和/或nor)存储器平面中的故障)。

为了该目的，一些实施例涉及用于平坦间接系统(flatindirectionsystem)中的可变扇区大小(vss)实现的旋转平面xor方案。此外，实施例提高了对使用平面xor方案的ssd的平面内(例如，nand和/或nor存储器单元)缺陷的系统抗干扰性。例如，一个实施例通过将所存储的数据旋转至xor奇偶映射使系统对由于平面内缺陷的xor还原故障抗干扰(或者至少减少其可能性)。这进而解决由对相同管芯上的相同nand(和/或nor)存储器平面中的多个读取错误不抗干扰的一些已知的平面xor解决方案造成的问题。

此外，尽管参照ssd(例如，包括nand和/或nor类型的存储器单元)中的缺陷检测讨论了一些实施例，但实施例不限于ssd并且可以用于其它类型的非易失性存储设备，其包括例如以下中的一个或多个：纳米线存储器、铁电晶体管随机存取存储器(fetram)、磁阻随机存取存储器(mram)、闪速存储器、自旋矩传输随机存取存储器(sttram)、电阻式随机存取存储器、字节可寻址三维交叉点存储器、pcm(相变存储器)等。

可以将本文中所讨论的技术提供在各种计算系统中(例如，包括诸如桌面计算机、工作站、服务器、机架系统等的非移动计算设备以及诸如智能电话、平板计算机、umpc(超级移动个人计算机)、膝上型计算机、超极本^tm计算设备、智能手表、智能眼镜、智能手环等的移动计算设备)，包括参照图1至6所讨论的那些。更具体地，图1示出了根据实施例的计算系统100的框图。系统100可以包括一个或多个处理器102-1至102-n(在本文中通常称为“多个处理器102”或“处理器102”)。处理器102可以经由互连或总线104来通信。每个处理器可以包括各种组件，为了清楚，仅参照处理器102-1讨论其中的一些。因此，其余的处理器102-2至102-n中的每个可以包括参照处理器102-1所讨论的相同或相似的组件。

在实施例中，处理器102-1可以包括一个或多个处理器核106-1至106-m(在本文中称为“多个核106”或者较通常称为“核106”)、高速缓存108(其可以是在各种实施例中的共享高速缓存或者私有高速缓存)和/或路由器110。处理器核106可以在单个集成电路(ic)芯片上实现。此外，芯片可以包括一个或多个共享和/或私有高速缓存(诸如高速缓存108)、总线或互连(诸如总线或互连112)、逻辑120、存储器控制器(诸如参照图4至6所讨论的那些)、或者其它组件。

在一个实施例中，可以将路由器110用于在处理器102-1和/或系统100的各种组件之间通信。此外，处理器102-1可以包括多于一个的路由器110。此外，许多路由器110可以通信以使得数据能够在处理器102-1内或处理器102-1外的各种组件之间进行路由。

高速缓存108可以存储由处理器102-1中的诸如核106的一个或多个组件利用的数据(例如，包括指令)。例如，高速缓存108可以本地高速缓存存储在存储器114中的数据以便通过处理器102的组件进行较快的存取。如图1中所示，存储器114可以经由互连104与处理器102通信。在实施例中，高速缓存108(其可以是共享的)可以具有各种级别，例如，高速缓存108可以是中级高速缓存和/或末级高速缓存(llc)。另外，核106中的每个可以包括级别1(l1)高速缓存(116-1)(在本文中通常称为“l1高速缓存116”)。处理器102-1的各种组件可以通过总线(例如，总线112)和/或存储器控制器或集线器直接与高速缓存108通信。

如图1中所示，可以通过存储器控制器120将存储器114耦合到系统100的其它组件。存储器114包括易失性存储器并且可以可互换地称为主存储器。尽管将存储器控制器120示出为耦合在互连104与存储器114之间，但存储器控制器120可以位于系统100中的其他地方。例如，在一些实施例中可以在处理器102中的一个处理器内提供存储器控制器120或者其部分。

系统100还可以包括诸如经由ssd控制器逻辑125耦合到互连104的ssd130的非易失性(nv)存储设备。因此，逻辑125可以控制由系统100的各种组件对ssd130的存取。此外，尽管将逻辑125示出为直接耦合到图1中的互连104，逻辑125可以替代地经由存储总线/互连(诸如sata(串行高级技术附件)总线、外围组件互连(pci)(或pci快速(pcie)接口)等)与系统100(例如，其中存储总线经由如总线桥、芯片集(诸如参照图4至6所讨论的)等的一些其它逻辑耦合到互连104)的一个或多个其它组件通信。此外，在各种实施例中(例如，在与ssd130相同的ic设备上或者在与ssd130相同的外壳上)可以将逻辑125并入存储器控制器逻辑(诸如参照图1和图4至6所讨论的那些)或者将其提供在相同的集成电路(ic)设备上。

此外，可以将逻辑125和/或ssd130耦合到一个或多个传感器(未示出)以便接收信息(例如，以一个或多个比特或信号的形式)以指示一个或多个传感器的状态或由一个或多个传感器检测的值。这些传感器可以被提供为接近系统100(或者例如，诸如参照包括图4至6的其它附图所讨论的那些的本文中所讨论的其它计算系统)的组件，其包括核106、互连104或112、处理器102外的组件、ssd130、ssd总线、sata总线、逻辑125、逻辑160等，以便感测到影响系统/平台的功率/热行为的各种因素的变化，诸如温度、操作频率、操作电压、功耗和/或核间通信活动等。

如图1中所示出的，ssd130可以包括旋转逻辑160，其可以在与ssd130相同的外壳中和/或完全集成在ssd130的印制电路板(pcb)上。逻辑160促进本文中(例如，参照图2a至6)所讨论的用于平坦间接系统中的可变扇区大小(vss)实现的旋转平面xor方案。

更具体地，图2a示出了常规的xor方案的用户数据和xor奇偶映射。用户数据用x’n’标记，而xor奇偶用p’n’标记，xor奇偶为用x’n’标记的所有数据的xor。常规的xor具有针对在跨所有管芯(例如，针对管芯0至2)的条带中的每个平面的专用xor奇偶(例如，在管芯3上)。因此，其不仅对相同管芯中的跨平面故障抗干扰，而且对相同管芯中的平面内缺陷(例如，在管芯0平面0中的多个读取错误)抗干扰。但是，常规的xor因为需要专用xor管芯(例如图2a的管芯3)而在nand(在本文中其可以是与nor可互换的)bom上具有高开销。

图2a示出了常规的xor方案。更具体地，为了减少nand空间开销，在相同的条带(stripe)和相同的管芯(die)中跨平面(plane)共享相同的xor奇偶，如图2b中所示(其中，管芯3的平面3中的p0是针对跨管芯0至3的条带n的用户数据x0共享的)。有效地将xorbom成本从完整的管芯减少至四分之一管芯(即，图2avs.图2b)。如本文中所讨论的，每个nand设备(例如，ssd)可以包括一个或多个nand管芯(例如，在图2a的示例中示出的管芯0至3)。“条带”通常指的是数据单元(例如，字、长字等)，其被分开/存储在多个管芯中(例如，在图2a的示例中将条带n(stripen)存储在管芯0(die0)、管芯1(die1)、管芯2(die2)和管芯3(die3)中)。通常将每个管芯划分或者分隔为多个平面(例如，在图2a的示例中将管芯0划分为平面0至3(plane0至plane3))。每个管芯可以将数据存储在每个平面中的“页”粒度的最小量中(例如，在图2a的示例中被标记为x0、x1、x2、x3、p1、p2和p3)。但是，在平坦间接系统(例如，用于针对企业ssd的间接系统)中，如果最小原子写入粒度不能与作为nand闪存中的程序粒度的nand页对齐，则图2b中示出的方案可能引起写入后写入。例如，如果最小原子写入粒度为四个nand页，则现有的管芯3中的p0页将强制原子写入跨到下一个条带中的第一页，这进而将使所有随后的写入非对齐。因此，条带n+1(stripen+1)上的所有管芯将接收两条nand程序命令，即，写入后写入，因为他们属于不同的原子写入粒度。该写入后写入操作使驱动性能降级。图2c示出了不再具有写入后写入问题的平面xor的改进的变型。但是，奇偶数据与其所覆盖的用户数据在xor管芯的相同平面中重叠。如果在xor管芯(在该示例中为管芯3)中遇到平面内nand缺陷，这可能引起xor还原故障。

为了该目的，实施例提供了旋转平面xor，其如图2d中所示通过跨平面地旋转用户数据及其xor奇偶映射优雅地解决了以上问题(例如，参照图2a至2c所讨论的)。在一个实施例中，通过逻辑160执行参照图2d所讨论的旋转(或者使其执行)。nand管芯的特定平面中的四个连续的nand页都具有不同的xor奇偶。因此，该方案对管芯中的平面内nand缺陷彻底抗干扰。这样的实施例提供了与图2c中所示的现有平面xor实现方式相比较健壮的xor保护。

旋转的平面xor方案的另一个优点是其与平坦间接系统中的可变扇区大小(vss)和非vss的兼容性。平间接要求间接单元与原子写入粒度对齐。在图2d中示出的方案的情况下，可以以针对vss和非vss二者均与平间接单元对齐的四平面nand页的粒度对用户数据和xor奇偶数据两者进行分派。旋转xor方案还与擦除块(nand中的最小擦除粒度或“eb”)和页级别缺陷管理两者兼容，只要缺陷引退具有四平面(例如，图2a至2d中示出的平面p0、p1、p2和p3)粒度。四平面页引退或四平面eb引退不改变图2d中示出的用户数据和xor实例映射。

图3示出了根据实施例的ssd的各种组件的框图。逻辑160可以位于例如诸如图3中所示出的诸如ssd或ssd控制器逻辑内的各种位置。ssd130包括控制器逻辑382(其依次包括一个或多个处理器核或处理器384和存储器控制器逻辑386)、随机存取存储器(ram)388、固件存储390以及一个或多个存储器模块或管芯392-1至392-n(其可以包括nand闪存、nor闪存或者其它类型的非易失性存储器，诸如参照图2a至2d所讨论的管芯)。存储器模块392-1至392-n经由一个或多个存储器通道或总线耦合到存储器控制器逻辑386。此外，ssd130经由接口(诸如sata、sas、pcie(外围组件互连快速)等接口)与逻辑125通信。参照图1至6所讨论的操作中的一个或多个可以由图3的组件中的一个或多个来执行，例如，处理器384和/或控制器382可以对写入存储器模块392-1至392-n的数据或者从存储器模块392-1至392-n读取的数据进行压缩/解压缩(或者以其他方式使其压缩/解压缩)。另外，可以将图1至6的操作中的一个或多个编程到固件390中。此外，控制器382可以包括逻辑160。

图4示出了根据实施例的计算系统400的框图。计算系统400可以包括一个或多个中央处理单元(cpu)402或者经由互连网络(或总线)404进行通信的处理器。处理器402可以包括通用处理器、网络处理器(其处理通过计算机网络403通信的数据)、应用处理器(诸如用于蜂窝电话、智能电话等的那些)或者其它类型的处理器(包括精简指令集计算机(risc)处理器或者复杂指令集计算机(cisc))。可以利用各种类型的计算机网络403，包括有线的(例如，以太网、千兆比特、光纤等)或者无线网络(诸如蜂窝、3g(第三代蜂窝电话技术或3rd代无线格式(uwcc))、4g、低功率嵌入(lpe)等)。此外，处理器402可以具有单个或多个核设计。具有多核设计的处理器402可以在相同的集成电路(ic)管芯上集成不同类型的处理器核。此外，可以将具有多核设计的处理器402实现为对称或非对称的多处理器。

在实施例中，处理器402中的一个或多个可以与图1的处理器102相同或相似。例如，处理器402中的一个或多个可以包括核106中的一个或多个和/或高速缓存108。此外，参照图1至3所讨论的操作可以由系统400中的一个或多个组件来执行。

芯片集406还可以与互连网络404通信。芯片集406可以包括图形和存储器控制集线器(gmch)408。gmch408可以包括与存储器114通信的存储器控制器410(其可以在实施例中与图1的存储器控制器120相同或相似)。存储器114可以存储数据，包括由cpu402或包括在计算系统400中的任意其它设备执行的指令序列。此外，系统400包括逻辑125、ssd130和/或逻辑160(其可以经由所示出的总线422、经由诸如404的其它互连被耦合到系统400，其中在各种实施例中逻辑125被并入芯片集406等)。在一个实施例中，存储器114可以包括一个或多个易失性存储(或存储器)设备，例如随机存取存储器(ram)、动态ram(dram)、同步dram(sdram)、静态ram(sram)或者其它类型的存储设备。还可以利用诸如硬盘驱动、闪存等(例如，包括本文中所讨论的任意nvm)的非易失性存储器。诸如多个cpu和/或多个系统存储器的额外的设备可以经由互连网络404来通信。

gmch408还可以包括与图形加速器416通信的图形接口414。在一个实施例中，图形接口414可以经由加速图形端口(agp)或外围组件互连(pci)(或pci快速(pcie)接口)与图形加速器416通信。在实施例中，显示器417(诸如平板显示器、触摸屏等)可以通过例如信号转换器与图形接口414通信，信号转换器将存储在诸如视频存储器或系统存储器的存储设备中的图像的数字表示转换为由显示器解释或显示的显示器信号。由显示器设备产生的显示器信号在由显示器417解释并随后显示在显示器417上之前可以通过各种控制设备传递。

集线器接口418可以允许gmch408和输入/输出控制集线器(ich)420通信。ich420可以为与计算系统400通信的i/o设备提供接口。ich420可以通过诸如外围组件互连(pci)桥、通用串行总线(usb)控制器或者其它类型的外围桥或控制器的外围桥(或控制器)424与总线422通信。桥424可以提供在cpu402与外围设备之间的数据路径。可以利用其它类型的拓扑结构。此外，多条总线可以例如通过多个桥或控制器与ich420通信。另外，与ich420通信的其它外围设备可以在各种实施例中包括集成驱动电子(ide)或小型计算机系统接口(scsi)硬盘驱动、usb端口、键盘、鼠标、并行端口、串行端口、软盘驱动、数字输出支持(例如，数字视频接口(dvi))或者其它设备。

总线422可以与音频设备426、一个或多个磁盘驱动428以及网络接口设备430(其例如经由有线或无线接口与计算机网络403通信)通信。如所示的，可以将网络接口设备430耦合到天线431以便无线地(例如，经由电气与电子工程协会(ieee)802.11接口(包括ieee802.11a/b/g/n/ac等)、蜂窝接口、3g、4g、lpe等)与网络403通信。其它设备可以经由总线422通信。此外，在一些实施例中，各种组件(诸如网络接口设备430)可以与gmch408通信。另外，可以组合处理器402和gmch408以形成单个芯片。此外，在其它实施例中，可以将图形加速器416包括在gmch408内。

此外，计算系统400可以包括易失性和/或非易失性存储器(或存储设备)。例如，非易失性存储器可以包括以下中的一个或多个：只读存储器(rom)、可编程rom(prom)、可擦除prom(eprom)、电eprom(eeprom)、磁盘驱动(例如428)、软盘、压缩盘rom(cd-rom)、数字多功能盘(dvd)、闪速存储器、磁光盘或者能够存储电子数据(包括指令)的其它类型的非易失性机器可读介质。

图5示出了根据实施例的布置在点对点(ptp)配置中的计算系统500。更具体地，图5示出了其中处理器、存储器和输入/输出设备通过大量点对点接口互连的系统。参照图1至4所讨论的操作可以由系统500中的一个或多个组件来执行。

如图5中所示出的，系统500可以包括若干处理器，为了清楚仅示出其中的两个，处理器502和504。处理器502和504可以每个包括用于启动与存储器510和512的通信的本地存储器控制器集线器(mch)506和508。存储器510和/或512可以存储各种数据，诸如参照图1和/或图4的存储器114所讨论的那些。此外，在一些实施例中mch506和508可以包括存储器控制器120。此外，系统500包括逻辑125、ssd130和/或逻辑160(其可以经由诸如所示出的总线540/544、经由向处理器502/504或芯片集520的其它点对点连接被耦合到系统500，其中在各种实施例中逻辑125被并入芯片集520等)。

在实施例中，处理器502和504可以是参照图4所讨论的处理器402中的一个。处理器502和504可以分别使用点对点(ptp)接口电路516和518经由ptp接口514交换数据。此外，处理器502和504可以每个使用点对点接口电路526、528、530和532经由单独的ptp接口522和524与芯片集520交换数据。芯片集520可以进一步地经由高性能图形接口536，例如使用ptp接口电路537，与高性能图形电路534交换数据。如参照图4所讨论的，在一些实施例中可以将图形接口536耦合到显示器设备(例如，显示器417)。

如图5中所示，图1的核106和/或高速缓存108中的一个或多个可以位于处理器502和504内。但是，其它实施例可以存在于图5的系统500内的其它电路、逻辑单元或设备。此外，其它实施例可以遍及图5中示出的若干电路、逻辑单元或设备分布。

芯片集520可以使用ptp接口电路541与总线540通信。总线540可以具有与其通信的一个或多个设备，诸如总线桥542和i/o设备543。经由总线544，总线桥542可以与诸如以下的其它设备通信：键盘/鼠标545、通信设备546(诸如调制解调器、网络接口设备或者例如参照网络接口设备430所讨论的可以与计算机网络403通信(包括经由天线431)的其它通信设备)、音频i/o设备和/或数据存储设备548。数据存储设备548可以存储可以由处理器502和/或504执行的代码549。

在一些实施例中，可以将本文中所讨论的组件中的一个或多个具体化为片上系统(soc)设备。图6示出了根据实施例的soc封装的框图。如图6中所示出的，soc602包括一个或多个中央处理单元(cpu)核620、一个或多个图形处理器单元(gpu)核630、输入/输出(i/o)接口640和存储器控制器642。可以将soc封装602的各种组件耦合到诸如参照其它附图在本文中所讨论的互连或总线。此外，soc封装602可以包括较多或较少的组件，例如参照其它附图在本文中所讨论的那些。另外，soc封装620的每个组件可以包括一个或多个其它组件，例如，如参照其它附图在本文中所讨论的。在一个实施例中，将soc封装602(及其组件)提供在例如被封装到单个半导体设备上的一个或多个集成电路(ic)管芯上。

如图6中所示，将soc封装602经由存储器控制器642耦合到存储器660(其可以与参照其它附图在本文中所讨论的存储器相似或相同)。在实施例中，可以将存储器660(或其一部分)集成在soc封装602上。

可以将i/o接口640例如经由诸如参照其它附图在本文中所讨论的互连和/或总线耦合到一个或多个i/o设备670。i/o设备670可以包括键盘、鼠标、触摸板、显示器、图像/视频捕捉设备(诸如相机或摄录机/视频录像机)、触摸屏、扬声器等中的一个或多个。另外，在实施例中soc封装602可以包括/集成逻辑125。替代地，可以在soc封装602外提供逻辑125(即，作为分离的逻辑)。

以下示例涉及进一步的实施例。示例1包括一种装置，包括：非易失性存储器，其用于将用户数据存储在跨多个管芯的多个平面的第一集合中以及将对应于用户数据的奇偶数据存储在多个平面的第二集合中；以及逻辑，其用于旋转在跨多个管芯的多个平面的第一集合中以及在多个平面的第二集合中的用户数据以匹配奇偶数据的映射。示例2包括示例1的装置，其中，逻辑通过使得用户数据的多个页和奇偶数据的页存储在多个平面的第二集合的第一平面中来旋转用户数据以匹配奇偶数据的映射。示例3包括示例2的装置，其中，奇偶数据的页对应于与用户数据的多个页相比用户数据的不同的页。示例4包括示例1的装置，其中，多个平面的第一集合和多个平面的第二集合至少部分地在多个管芯中的一个管芯中重叠。示例5包括示例1的装置，其中，多个平面的第二集合在多个管芯中的一个管芯中。示例6包括示例1的装置，其中，逻辑用于旋转用户数据以匹配奇偶数据的映射以支持平坦间接系统中的可变扇区大小(vss)实现或非vss实现。示例7包括示例1的装置，其中，非易失性存储器、逻辑以及固态驱动(ssd)在相同的集成电路设备上。示例8包括示例1的装置，其中，非易失性存储器包括以下中的一个：纳米线存储器、铁电晶体管随机存取存储器(fetram)、磁阻随机存取存储器(mram)、闪速存储器、自旋矩传输随机存取存储器(sttram)、电阻式随机存取存储器、相变存储器(pcm)以及字节可寻址三维交叉点存储器。示例9包括示例1的装置，其中，ssd包括非易失性存储器和逻辑。

示例10包括一种方法，包括：在非易失性存储器中，将用户数据存储在跨多个管芯的多个平面的第一集合中以及将对应于用户数据的奇偶数据存储在多个平面的第二集合中；以及旋转在跨多个管芯的多个平面的第一集合中以及在多个平面的第二集合中的用户数据以匹配奇偶数据的映射。示例11包括示例10的方法，进一步包括，通过使得用户数据的多个页和奇偶数据的页存储在多个平面的第二集合的第一平面中来旋转用户数据以匹配奇偶数据的映射。示例12包括示例11的方法，其中，奇偶数据的页对应于与用户数据的多个页相比用户数据的不同的页。示例13包括示例10的方法，进一步包括，多个平面的第一集合和多个平面的第二集合至少部分地在多个管芯中的一个管芯中重叠。示例14包括示例10的方法，其中，多个平面的第二集合在多个管芯中的一个管芯中。示例15包括示例10的方法，进一步包括，旋转用户数据以匹配奇偶数据的映射以支持平坦间接系统中的可变扇区大小(vss)实现或非vss实现。示例16包括示例10的方法，其中，非易失性存储器包括以下中的一个：纳米线存储器、铁电晶体管随机存取存储器(fetram)、磁阻随机存取存储器(mram)、闪速存储器、自旋矩传输随机存取存储器(sttram)、电阻式随机存取存储器、相变存储器(pcm)以及字节可寻址三维交叉点存储器。

示例17包括一种系统，包括：非易失性存储器；以及用于存取非易失性存储器的至少一个处理器核；该非易失性存储器用于将用户数据存储在跨多个管芯的多个平面的第一集合中以及将对应于用户数据的奇偶数据存储在多个平面的第二集合中；以及逻辑，用于旋转在跨多个管芯的多个平面的第一集合中以及在多个平面的第二集合中的用户数据以匹配奇偶数据的映射。示例18包括示例17的系统，其中，逻辑通过使得用户数据的多个页和奇偶数据的页存储在多个平面的第二集合的第一平面中来旋转用户数据以匹配奇偶数据的映射。示例19包括示例18的系统，其中，奇偶数据的页对应于与用户数据的多个页相比用户数据的不同的页。示例20包括示例17的系统，其中，多个平面的第一集合和多个平面的第二集合至少部分地在多个管芯中的一个管芯中重叠。示例21包括示例17的系统，其中，多个平面的第二集合在多个管芯中的一个管芯中。示例22包括示例17的系统，其中，逻辑用于旋转用户数据以匹配奇偶数据的映射以支持平坦间接系统中的可变扇区大小(vss)实现或非vss实现。示例23包括示例17的系统，其中，非易失性存储器、逻辑以及固态驱动(ssd)在相同的集成电路设备上。示例24包括示例17的系统，其中，非易失性存储器包括以下中的一个：纳米线存储器、铁电晶体管随机存取存储器(fetram)、磁阻随机存取存储器(mram)、闪速存储器、自旋矩传输随机存取存储器(sttram)、电阻式随机存取存储器、相变存储器(pcm)以及字节可寻址三维交叉点存储器。示例25包括示例17的系统，其中，ssd包括非易失性存储器和逻辑。

示例26包括一种包括一个或多个指令的计算机可读介质，所述一个或多个指令当在处理器上执行时将处理器配置为执行以下一个或多个操作：在非易失性存储器中，将用户数据存储在跨多个管芯的多个平面的第一集合中以及将对应于用户数据的奇偶数据存储在多个平面的第二集合中；并且旋转在跨多个管芯的多个平面的第一集合中以及在多个平面的第二集合中的用户数据以匹配奇偶数据的映射。示例27包括示例26的计算机可读介质，进一步包括一个或多个指令，所述一个或多个指令当在处理器上执行时将处理器配置为执行一个或多个操作以通过使得用户数据的多个页和奇偶数据的页存储在多个平面的第二集合的第一平面中来旋转用户数据以匹配奇偶数据的映射。示例28包括示例26的计算机可读介质，进一步包括一个或多个指令，所述一个或多个指令当在处理器上执行时将处理器配置为执行一个或多个操作以使多个平面的第一集合和多个平面的第二集合至少部分地在多个管芯中的一个管芯中重叠。

示例29包括一种装置，其包括用于执行如在任意前述示例中所阐明的方法的模块。

示例30包括机器可读存储设备，包括机器可读指令，所述机器可读指令当执行时如在任意前述示例中所阐明地实施方法或实现装置。

在各种实施例中，可以将例如参照图1至6在本文中所讨论的操作实现为硬件(例如，电路)、软件、固件、微代码或者其组合，可以将其提供为计算机程序产品，例如，包括有形的(例如，非暂时性)机器可读或计算机可读介质，其具有存储其上的用于对计算机进行编程以执行本文中所讨论的过程的指令(或软件程序)。此外，术语“逻辑”可以包括，举例来说，软件、硬件或软件和硬件的组合。机器可读介质可以包括存储设备，诸如参照图1至6所讨论的那些。

此外，可以将这样的有形计算机可读介质下载为计算机程序产品，其中该程序可以经由通信链路(例如，总线、调制解调器或网络连接)通过数据信号(诸如在载波或其它传播介质中)的方式从远程计算机(例如，服务器)被转移至请求计算机(例如，客户端)。

说明书中的对“一个实施例”或“实施例”的引用表示可以将结合实施例所描述的特定的特征、结构或特性包括在至少一个实现方式中。出现在说明书中的各种地方的短语“在一个实施例中”可以或可以不全部指的是相同的实施例。

此外，在说明书和权利要求书中，可以将术语“耦合”和“连接”与其衍生物一起使用。在一些实施例中，可以将“连接”用于指示彼此直接物理或电接触的两个或更多个元件。“耦合”可以表示直接物理或电接触的两个或更多个元件。但是，“耦合”还可以表示可能彼此不直接接触但仍然可以彼此协同或交互的两个或更多个元件。

因此，虽然已用特定于结构特征和/或方法动作的语言描述实施例，但是应该理解的是，所要保护的主题可能不限于所描述的特定的特征或动作。相反，将特定的特征和动作公开作为实现所要求保护的主题的样本形式。