本发明是有关于一数字信号处理器(digitalsignalprocessor)，可用以将已接收的数字信号诠释(interpret)为感知的(perceptive)输出信号。特别地，根据预先规划(pre-configured)的数字内容及感知的非易失性存储器(non-volatilememory，nvm)，该数字信号处理器平行处理数字资讯，而无需执行任何循序的布林逻辑操作(booleanlogicoperations)。亦即，无需执行由传统数字信号处理器的程式化指令(programmedinstruction)送出的组合逻辑计算(combinationallogiccomputations)，本发明的数字信号处理器完全依据已规划的内容及感知的非易失性存储器硬件，而智慧化地处理数字资讯。
背景技术：
：：如图1所示的现代化范纽曼型计算架构(vonneumanncomputingarchitecture)中，中央处理单元(cpu)10根据来自主存储器11的指令及数据，执行逻辑运算。cpu10包含一主存储器11、一算术与逻辑单元(arithmeticandlogicunit)12、一输出/输入装置13及一程式控制单元14。在计算行程(computationprocess)之前，由该程式控制单元14设定cpu10指向储存在主存储器11中起始(initial)指令的起始地址码。之后，根据由程式控制单元14中与时脉同步(clock-synchronized)的地址指标(addresspointer)所存取的主存储器11的循序指令，以算术与逻辑单元12处理该数字数据。一般而言，cpu10的数字逻辑运算行程是同步执行的且由一组预先写好并储存于存储器的循序指令所驱动。数字计算所消耗的功率可利用数学式表示为p～f×c×vdd2，其中f表示时脉频率、c表示主动(active)电路总电容值(capacitance)以及vdd表示数字电路的正供电电压。因此，跑一个运算程序所需的能量正比于完成该组指令的时脉步骤(clocksteps)的数目。各指令步骤包含从主存储器11撷取(fetch)指令与数据、于该算术与逻辑单元12中执行微操作(micro-operation)、以及将结果数据回存主存储器11或输出至该输出输入装置13。完成一组指令所需的总计算能量正比于存储器存取的频率以及充电/放电汇流排线(buslines)与主动电路(暂存器(register)、逻辑门(gate)及多工器(multiplexer))的总电容。要完成该计算处理步骤的存储器存取频率越高，数字信号处理器就必需消耗越多能量及时间。技术实现要素：本发明提供一种数字感知器装置及其操作方法，可以根据一池子(pool)的已知数字“内容”知识，输入的数字“内容”能独立自主地(autonomously)产生对应的输出感知资讯，以获得较佳的处理效率。本发明一实施例提供一种数字感知器装置，该数字感知器装置包含：一非易失性内容存储器阵列，具有m行×n列个第一存储器元件，用以平行比较一个n位输入符号以及m个n位非易失性内容符号，其中该m个n位非易失性内容符号预先规划于该m行的第一存储器元件之中，该m行的第一存储器元件分别具有m个第一输出节点，其中各该第一输出节点产生一指示信号以表示该n位输入符号是否匹配其预先规划的n位非易失性内容符号；一匹配检测器电路，具有m个检测器元件，分别连接至该m行的第一存储器元件以及具有m个第二输出节点，其中，各该检测器元件于接收一对应的指示信号后，于对应的第二输出节点产生一切换信号；以及一非易失性感知存储器阵列，具有m行×q列个第二存储器元件，其中该m行的第二存储器元件分别连接至该m个第二输出节点以及预先规划m个q位非易失性感知符号，其中具有第一电压位准的一已接收切换信号接通一对应行的第二存储器元件以输出一对应q位非易失性感知符号当作一个q位输出符号，其中具有第二电压位准的一已接收切换信号关闭一对应行的第二存储器元件，其中m、n及q都大于1。本发明一实施例提供一种操作一数字感知器装置的方法，该数字感知器装置包含一非易失性内容存储器阵列以及一非易失性感知存储器阵列，该方法包含：平行比较一个n位输入符号以及m个n位非易失性内容符号，该m个n位非易失性内容符号预先规划于具有m行×n列个第一存储器元件的非易失性内容存储器阵列中，以致于各该m行的第一存储器元件产生一指示信号以表示该n位输入符号是否匹配其预先规划的n位非易失性内容符号；根据m个指示信号，分别得到m个切换信号；利用具有m行×q列个第二存储器元件的非易失性感知存储器阵列的m行第二存储器元件，分别接收该m个切换信号，其中m个q位非易失性感知符号预先规划于该m行的第二存储器元件中；回应具有第一电压位准的一切换信号，接通一对应行的第二存储器元件，用以输出一对应q位非易失性感知符号当作一个q位输出符号；以及回应具有第二电压位准的一切换信号，关闭一对应行的第二存储器元件，以及其中m、n及q都大于1。利用本发明的技术方案，可以根据一池子的已知数字“内容”知识，输入的数字“内容”能独立自主地产生对应的输出感知资讯，以获得较佳的处理效率。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1显示一典型cpu的习知范纽曼型计算架构。图2显示本发明数字感知器的架构图。图3显示本发明互补式非易失性存储器装置对的架构图。图4显示图3中互补式非易失性存储器装置对的非易失性存储器数据的规划(configuration)定义。图5列出多个输入数字数据的对应施加电压偏压，以匹配定义于图4的已规划非易失性存储器数据。图6是根据本发明一实施例，显示该数字感知器的n位×m行的nand-型内容存储器阵列的架构图。图7是根据本发明一实施例，显示该数字感知器的n位输入缓冲器及驱动单元的架构图。图8是根据本发明一实施例，显示该数字感知器的匹配检测器的架构图。图9是根据本发明一实施例，显示该数字感知器的匹配逻辑电路的架构图。图10是根据本发明一实施例，显示该数字感知器的q位×m行非易失性ceeprom阵列的架构图。图11是根据本发明一实施例，显示该数字感知器的q位输出缓冲器及驱动单元的架构图。10cpu11主存储器12算术与逻辑单元13输出/输入装置14程式控制单元100ceeprom阵列101、102位线105ceeprom阵列的字线106ceeprom阵列的输出位线120ceeprom元件110q位输出缓冲器及驱动单元130存取nmosfet装置150输出缓冲器及驱动元件151、152传输门153交叉反向器缓冲器154三态输出驱动器155输出缓冲器及驱动元件的输入节点200数字感知器203m行匹配线204m条切换线2052n条输入线206q条输出线208、210、211节点209及门252使能节点253禁止节点250n位输入汇流排线251q位输出汇流排线300互补式非易失性存储器装置对310、320nvm装置315互补式非易失性存储器装置对的输出节点311、321互补式非易失性存储器装置对的输入节点600非易失性内容存储器阵列610共源极线611匹配线的输出节点612匹配线的末端节点613、614非易失性内容存储器阵列的位线615匹配线630切换n型mosfet装置631切换n型mosfet装置的源极电极633切换n型mosfet装置的漏极电极700n位输入缓冲器及驱动单元710交叉反向器缓冲器711输入节点712、713传输门720一对位数据驱动器730、731节点750输入缓冲器及驱动元件800匹配检测器810匹配线预充电pmosfet装置811、821、871节点815、913vdd820“命中”pmosfet装置830转换缓冲器831转换缓冲器的输出线840、841传输门850匹配检测器元件860匹配值缓冲器870字线驱动器900匹配逻辑电路910pmosfet911、912节点920、930nmosfet940半闩锁器具体实施方式以下详细说明仅为示例，而非限制。应了解的是，可使用其他实施例，且对结构可进行各种变形或变更，均应落入本发明请求项的范围。而且，应了解的是，本说明书使用的语法及术语仅为进行说明，而不应被视为限制。熟悉本领域者应可理解，本说明书中方法及示意图的实施例仅为示例，而非限制。因本说明书的揭露而了解本发明精神的熟悉本领域者，可使用其他实施例，均应落入本发明请求项的范围。在生物的神经系统(biologicnervesystem)中，由连接至该神经系统的多个感知器官场(field)接收如光、声音、触摸、味觉、嗅觉等等的外在刺激(stimuli)。神经信号以电气脉波(electricalpulse)的型式和感受体(receptor)场内产生的神经传导素(neuraltransmitter)(分子(molecules))的型式传送，以触发该神经系统中的神经网路的下一个连接层的活化(activation)。透过该神经系统的神经网路硬件的多重阶层，由该连接层产生的神经信号场持续向前处理。根据其神经形态(neuromorphic)架构及来自前一层的神经信号的接收场(receptivefield)，各神经网路层平行处理并撷取资讯。不同于目前的范纽曼型计算架构是藉由事先写好的指令重复数字资料的多个逻辑计算，资讯处理的神经信号利用其神经形态架构，在层与层间以单步骤前馈(feed-forward)方式传播。因此，就资讯处理效率及能量消耗而言，生物神经系统的神经网路阶层的平行处理与撷取数据方式优于习知计算系统中利用多个循序的逻辑计算的处理与撷取数据方式。受神经网路的资讯平行处理所启发，申请人发明一数字信号处理器，类似于神经网路系统的资讯处理，在一个前馈步骤内，直接藉由该处理器的存储器硬件以平行处理数字信号。数字资讯处理的数字符号(symbol)通常以一连串混合0与1的位(bit)(二进位数字)来表示，其中在数字电路中透过分别施加正电压vdd及接地电压vss来提供0与1的信号。一个具有多个位(以代表特定输入内容资讯)的输入数字符号可以被该数字信号处理器智慧化地处理(intelligentlyprocessed)以输出代表感知资讯的另一数字符号，故该数字信号处理器被给于“数字感知器”的名称。“智慧化地处理”的涵义是根据一池子(pool)的已知数字“内容”知识，输入的数字“内容”能独立自主地(autonomously)产生该感知资讯。相较于上述的“内容”处理，习知cpu则是利用逻辑操作及指向“地址”的位置的存储器来处理资讯，而现场可程式化逻辑门阵列(fieldprogrammablegatearray)中的查找表(look-uptable)也是利用规划其“地址”多工器来撷取出其逻辑内容以进行数字处理。本发明数字感知器可被规划为储存一群数字符号及其对应的输出数字符号于非易失性存储器单元，类似于内建(built-in)神经网路硬件。该群数字符号代表现实世界的不同情境，如同上述的数字内容。该对应的输出数字符号可以是数字命令(command)以驱动一模拟装置，或是其他数字感知器的输入数字符号。例如，一群数字符号可以代表一群人的数字id，而其对应的输出数字符号是二个数字命令，分别代表“同意”或“拒绝”使用一设备(facility)。当一个人试图要使用该设备时，代表此人的数字id数字符号信号被读取且被传播进入一非易失性存储器数据库，其中，代表一群人的数字id的数字符号已被预先规划(储存)于该数据库。当该输入数字符号有匹配到该已规划的数字符号之一时，即马上送出对应的已规划的数字命令信号以“同意”或“拒绝”此人使用该设备。也就是，该数字感知器透过该数字id，立即识别此人，并决定是否允许此人使用该设备。以目前的计算架构使用于相同的场景时，此人数字id的输入数字符号被馈入非易失性存储器数据库储存器(storage)以进行二进位搜寻，其中，该群人的数字符号及其对应的数字命令已储存于该非易失性存储器数据库储存器且只能由时脉驱动的存储器地址所存取。之后，cpu的二进位搜寻操作利用逻辑门xor来进行位比对，若二个输入位是“相同逻辑值”即产生逻辑值0，反之，若是“不同逻辑值”即产生逻辑值1。因此，为进行多位的数字符号的二进位搜寻，需在cpu的逻辑门xor单元与存储器之间进行多次的位数据传输与比较，以及在cpu输出输入装置及该非易失性存储器数据库储存器之间进行多次的数据传输。在一大型非易失性存储器数据库储存器中，以地址搜寻一数字符号所消耗的能量与时间会变得非常没有效率，如同习知的计算架构中普遍执行的程式软件演算法(algorithm)需在cpu及该非易失性存储器数据库储存器之间进行多次的存储器存取与数据比对。根据本发明另一实施例，该数字感知器中非易失性存储器的多次可规划性提供即时(realtime)更新数字内容与输出符号的能力，而根据编码效率与现实世界情境的学习演算法，可随时更新该数字内容与输出符号。基于以上发展，本发明该数字感知器可逐步进化成一处理器并具有较佳处理效率与更令人满意的功能(由学习演算法所设定，当作训练该处理器)。为完成本发明数字感知器的上述功能，申请人应用可规划非易失性内容存储器阵列(configurablenonvolatilecontentmemoryarray)(揭露于中华人民共和国专利申请号cn20151022656.8，上述专利的内容在此被整体引用作为本说明书内容的一部份)以储存多个非易失性数字内容符号、以及应用互补式电子可擦写可编程只读存储器(complementaryelectricalerasableprogrammablereadonlymemory，ceeprom)(揭露于中华人民共和国专利公告号cn103377706b，上述专利的内容在此被整体引用作为本说明书内容的一部份)以储存多个非易失性数字感知符号，以组成本发明数字感知器的主要部分。本发明数字感知器200的架构如图2所示。在该数字感知器200中，一个n位×m行(row)的非易失性内容存储器阵列600透过2n条输入线205，连接至n位输入缓冲器及驱动(buffer&driver)单元700，该n位输入缓冲器及驱动单元700再连接至外部的n位输入汇流排(bus)线250。当“使能高态(enabledhigh)”信号vdd启动(activate)节点210时，该输入缓冲器及驱动单元700接收来自该外部n位输入汇流排线250的数字符号信号，并将该n位数字信号传播至该n位×m行的非易失性内容存储器阵列600。该非易失性内容存储器阵列600中m行的匹配线(matchline)203连接至一匹配检测器800，而该匹配检测器800则透过m条的切换线(switchingline)204连接至q位×m行的ceeprom阵列100的对应的m行字线(wordline)。当m行的匹配检测器800被节点210上的“使能高态”信号启动时，由匹配检测器800中m个匹配检测器元件(cell)850的一输出的匹配信号可接通(switchon)ceeprom阵列100的对应的字线。之后，q条输出线206送出q位输出信号至q位输出缓冲器及驱动单元110。同时，上述匹配检测器800中m个匹配检测器元件850的一输出的匹配信号也被馈入至匹配逻辑电路900以在节点208产生一“发送高态(sendhigh)”信号vdd，用以将该n位输出缓冲器及驱动单元110连接至外部q位输出汇流排线251以输出q位输出信号。另一方面，若该n位输入数据与该非易失性内容存储器阵列600中任一行已规划非易失性数据都不匹配时，该输出缓冲器及驱动单元110就不会连接至外部的输出汇流排线251。然后，数字感知器200不会送出数字信号给外部的输出汇流排线251。此功能是模仿生物神经系统的资讯处理以回应来自周遭环境的无关资讯输入。在生物神经系统中常看到“抑制/禁止(inhibition)”功能。一典型的例子是膝反射(kneejerk)，其中刺激的(excitatory)与抑制的突触(synaptic)连结的接合解决了四头肌(quadriceps)肌肉的拉长反射。为模仿上述功能，申请人利用具有二个输入节点的及门(andgate)209、一使能节点252以及一禁止节点253，以接通(turnon)及关闭(turnoff)该数字感知器200。若且唯若(ifandonlyif)施加一高逻辑位准信号vdd于该使能节点252以及一低逻辑位准信号vss于该禁止节点253，可藉由产生于节点210的“使能高态”信号vdd接通该数字感知器200。一实施例中，如图3所示，一互补式非易失性存储器(nvm)装置对(devicepair)300是利用二个nvm装置310及320来储存一非易失性二进位数字(位)。二个nvm装置310及320的二端相连以形成该互补式nvm装置对300的输出节点o315，而二个nvm装置310及320的另二端311及321则分别形成该互补式nvm装置对300的二个输入节点b311及/b321。该二个nvm装置310及320的其一被规划成一导通(conducting)状态，另一个则被规划成一非导通状态。如图4所示，本发明将规划成“导通状态”的nvm装置310及规划成“非导通状态”的nvm装置320定义为储存非易失性数据“1”，而将规划成“非导通状态”的nvm装置310及规划成”导通状态”的nvm装置320定义为储存非易失性数据“0”。当施加偏压信号vdd及vss至输入节点b311及/b321时，储存非易失性数据1及0的该互补式nvm装置对300的输出节点o315上分别产生信号vdd及vss。为使输入数字数据与储存于该互补式nvm装置对300的非易失性数据相匹配，施加信号vdd及vss至输入节点b311及/b321以代表输入搜寻数据1，以及施加信号vss及vdd至输入节点b311及/b321以代表输入搜寻数据0。因此，输出节点o315上分别产生信号vdd及vss以代表输入搜寻数字数据“匹配”及“不匹配”该非易失性数据。图5总结了用以匹配输入数字数据及非易失性数据的数字信号。一实施例中，如图6所示，本发明利用该互补式nvm装置对300及一切换n型金氧半场效晶体管(mosfet)装置630组成一非易失性内容存储器元件(cell)650。在各非易失性内容存储器单元650中，该互补式nvm装置对300的输出节点315连接至n型mosfet装置630的栅极(gate)。在图6的n位×m行的nand-型内容存储器阵列600中，每一列(column)的该互补式nvm装置对300的输入节点311及321相连接以形成位线bl(i)613及/bl(i)614，其中i＝1,2,….n列。每一行(row)的n型mosfet装置630相串联以形成匹配线ml(j)615，其中j代表nand-型内容存储器阵列600的1,2,….m行。多条匹配线615的多个末端节点612相连以形成连接至接地电压的共源极线(commonsourceline，csl)610。当施加输入数字数据至位线bl(i)及/bl(i)(施加信号vdd及vss至位线bl(i)及/bl(i)代表输入搜寻数据1；施加信号vss及vdd至位线bl(i)及/bl(i)代表输入搜寻数据0)以搜寻n列的非易失性数据时，该非易失性内容存储器单元650的输出节点315上的匹配信号vdd接通该n型mosfet装置630以电气连接其源极电极(electrode)631和漏极(drain)电极633；而该非易失性内容存储器单元650的输出节点315上的“不匹配”信号vss关闭该n型mosfet装置630以电气断接其源极电极631和漏极电极633。因此，若且唯若输入的n位数字信号和整行的n位非易失性数据相匹配以接通整行的n型mosfet装置630，该匹配线ml(jm)615的输出节点611即电气连接至接地的共源极csl线610。一实施例中，如图7所示，一整行的n个输入缓冲器及驱动元件750组成一个n位输入缓冲器及驱动单元700。各输入缓冲器及驱动元件i750(i＝1,2,….n)包含二个传输门(transmissiongate)712,713、一个交叉反向器(cross-inverter)缓冲器710以及一对位数据驱动器720。当“使能高态”节点210被施加一信号vdd时，该传输门712被接通以将来自输入节点d(i)711的数字信号传送给该交叉反向器缓冲器710。同时，利用该位数据驱动器720放大来自该交叉反向器缓冲器710的位数据信号及其互补信号，并透过节点730,731驱动该nand-型内容存储器阵列600的二条位线bl(i)及/bl(i)。当”使能高态”节点210被施加一信号vss时，该传输门712被关闭以断接该输入节点d(i)711，同时该传输门713被接通以保存该交叉反向器缓冲器710的数据。节点210上的“使能高态”信号同步控制一整行的n个输入缓冲器及驱动元件750，用以接收来自n位输入汇流排线250及保存该交叉反向器缓冲器710的n位数据。一实施例中，如图8所示，一整列的m个匹配检测器元件850组成该匹配检测器800。各匹配检测器元件850包含一匹配线预充电(pre-charging)pmosfet装置810、一“命中(hit)”pmosfet装置820、一转换缓冲器830、二个传输门840、841、一匹配值缓冲器860以及一字线驱动器870。当节点210被施加一“使能高态”信号vdd时，该匹配线预充电pmosfet装置810被关闭以将匹配线ml(j)的节点811与vdd断接(j＝1,2,…,m)，而且传输门840被接通以接收来自该转换缓冲器830的输出线831的电压信号。若且唯若输入的n位数字信号和整行的n位非易失性数据相匹配以连接该行的匹配线与该nand-型内容存储器阵列600的接地电位，匹配线ml(j)的节点811的电压电位将由起始电压vdd快速放电至接地电压vss。之后，匹配行的匹配值缓冲器860撷取到节点831的数据匹配信号vdd，而字线驱动线870于节点871放大该匹配值缓冲器860储存的数据匹配信号vdd，以接通该非易失性ceeprom阵列100中对应的字线w(jm)。否则，在“使能高态”期间，“不匹配”行的匹配线ml(j)的节点811的电压电位维持在接近vdd，j≠jm。不匹配行的匹配值缓冲器860储存数据不匹配信号vss，以关闭该非易失性ceeprom阵列100的对应的字线。同时，对该匹配行中，将这些匹配线之一放电至接地电压vss的节点811，可接通该匹配检测器元件850的命中pmosfet装置820，以将h节点211的电压充电至vdd。否则，如果该nand-型内容存储器阵列600中没有任何一行匹配而将任一匹配行放电，由于各匹配检测器元件850的命中pmosfet装置820都被关闭的缘故，在h节点211的输出信号将无法被充电至vdd。在h节点211的vdd信号用来启动匹配逻辑电路900以连接q位输出缓冲器及驱动单元110与输出汇流排线251，用以送出该输出数字信号。一实施例中，匹配逻辑电路900如图9所示。当施加信号vss至“使能高态”节点210时，pmosfet910和nmosfet920都被接通，导致节点911具有电压电位vdd，致使半闩锁器(halflatch)940的“发送高态”节点208具有vss电压电位。当该“使能高态”节点210被电压vdd启动以关闭pmosfet910和nmosfet920时，只有在h节点211具有电压vdd时，nmosfet930才会被接通以将节点911的电压电位拉低至接地电压，致使半闩锁器940的“发送高态”节点208具有vdd电压电位。因此，只有在h节点211具有vdd信号时，施加vdd信号至半闩锁器940的“发送高态”节点208以连接该q位输出缓冲器及驱动单元110与该q位输出汇流排线251。否则，在“不匹配”内容存储器阵列(该nand-型内容存储器阵列600中没有任何一行匹配)的情况下，该q位输出缓冲器及驱动单元110不会连接至该q位输出汇流排线251。一实施例中，q位×m行非易失性ceeprom阵列100如图10所示。本发明利用该互补式nvm装置对300及一存取(access)nmosfet装置130组成一ceeprom元件120。各列的该互补式nvm装置对300的输入节点311及321相连，以形成位线bl(k)101与/bl(k)102，其中k＝1,2,…,q行。该互补式nvm装置对300的输出节点315连接至该存取nmosfet装置130的源极，而该存取nmosfet装置130的漏极连接至输出位线bc(k)106。第j行(j＝1,2,…,m)的该存取nmosfet装置130的栅极相连接以形成该非易失性ceeprom阵列100的字线w(j)105。当分别施加vdd与vss于位线bl(k)与/bl(k)时(k＝1,2,…,q)，若该互补式nvm装置对300储存非易失性数据1，则其输出节点315产生vdd信号，若该互补式nvm装置对300储存非易失性数据0，则其输出节点315产生vss信号。若该匹配检测器800回应该nand-型内容存储器阵列600的一匹配行而送出一匹配信号vdd以接通对应的字线w(j)，储存于该行的该ceeprom元件120的q位数据被传送至该输出位线bc(k)106，其中k＝1,2,…,q。否则，该匹配检测器800回应该nand-型内容存储器阵列600的不匹配行而送出不匹配信号vss以关闭对应的字线w(j)，且没有任何数据被传送至该输出位线bc(k)106，其中k＝1,2,…,q。一实施例中，如图11所示，一行的q个输出缓冲器及驱动元件150组成该q位输出缓冲器及驱动单元110。该输出缓冲器及驱动元件150的输入节点155连接至该非易失性ceeprom阵列100的输出位线bc(k)，其中k＝1,2,…,q。各输出缓冲器及驱动元件150包含二个传输门151与152、一交叉反向器缓冲器153以及三态(tri-state)输出驱动器154。当该“使能高态”节点210被电压vdd启动时，该行的传输门151被接通以从输出位线bc(k)传送信号至该交叉反向器缓冲器153，其中k＝1,2,…,q。当一行的三态输出驱动器154被节点208上的“发送高态”信号vdd启动时，q位数据被三态输出驱动器154放大以驱动q位输出汇流排线251而送出感知器200的感知数字数据。以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。显然地，非易失性存储器的各种变形或变更，包含不同类型的非易失性存储器装置，例如具有浮动门(floatinggate)、电荷捕捉介电层(chargetrapdielectrics)、或纳米晶体(nano-crystals)等电荷储存物质(storagematerial)的习知mosfet装置，并且该非易失性存储器装置具有导通与非导通状态以形成一互补式存储器装置对(pair)，例如唯读存储器(readonlymemory)、相位改变存储器(phasechangememory)、可编程金属化元件(programmablemetallizationcell)、磁阻式随机存取存储器(magneto-resistiverandomaccessmemories)、电阻式随机存取存储器(resistiverandomaccessmemory)、碳纳米管存储器(carbonnano-tubememory)、以及纳米随机存取存储器(nano-randomaccessmemory)，对熟悉本领域者是显而易见的。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实施应用，藉以让熟悉本领域者了解本发明的各实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由权利要求及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，「本发明」等类似的用语，并未限缩权利要求的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被权利要求的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术揭露书的主题(subjectmatter)，并非用来诠释或限制请求项的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入后附请求项所定义的本发明的范围。再者，本说明书中的所有元件及构件(component)都没有献给大众的意图，无论权利要求是否列举该元件及构件。本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。当前第1页12当前第1页12