L为晶体管栅极宽度和长度。
[0160]而M0S晶体管处于弱反型，强反型还是中间反型状态，可以根据反型系数（1C)来确 定：
[0161]
[0162] 当1C < 0.1，晶体管处于弱反型状态；1C 2 0.1时，晶体管处于强反型；当0.1〈IC〈 10,晶体管处于中间反型状态。
[0163] 因为吉尔伯特乘法电路中任何支路电流都应小于或等于单元电流Iu，即全局单元 电流Ili限定了流过乘法电路中各个支路电流的最大值，这意味着电路中晶体管的反型系数 都应小于或等于Iu/(I SW/L)。
[0164] 为了满足指数特性要求，乘法电路中晶体管应处于弱反型状态，即反型系数应满 足：
[0165]
[0166] 式中Is为工艺相关电流，对于确定的集成电路实现工艺，Is为确定值，因此乘法电 路中M0S晶体管反型状态可以通过选择单元电流Iu和晶体管尺寸参数W/L来进行控制。
[0167] 和积模块电路的设计输入参数指导公式如下：
[0168]
[0169 ]和积模块电路设计参数为单元电流IU和吉尔伯特乘法电路晶体管栅极宽长比W/ L。为了保证乘法电路的准确运算，电路基本设计原则为选择大的晶体管尺寸(W/L)和小的 单位电流Ιιι。器件尺寸与匹配性能(及静态精度)成正比，同时大的器件尺寸会带来更大的 寄生电容，会降低电路工作速度，而单元电流Ili与电路工作速度成正比。因此和积模块电路 设计参数的选择应折中考虑失配效应和电路工作速度。
[0170]对于确定译码方案，由单元电流Iu可以确定译码电路功耗，由晶体管栅极尺寸参 数W和L可以确定芯片面积。
[0171] 在本步骤中，所述预设电路设计要求包括:芯片面积受限情况或功耗受限情况；
[0172] 相应地，当所述预设电路设计要求为芯片面积受限情况时，根据所述芯片面积受 限情况确定符合要求的一种W/L，再根据下述公式设计所述单元电流Iu:
[0173]
[0174] 当所述预设电路设计要求为功耗受限情况时，根据所述功耗受限情况确定符合要 求的一种单元电流Ιιι，再根据下述公式设计所述W/L:
[0175]
[0176] 步骤103:获取所述和积模块电路的相关失配参数和相关延迟参数。
[0177] ①相关失配参数的获取：
[0178] 由于制造工艺的物理不确定性，两个理想设计的晶体管在工作特性上有随机误 差，称之为晶体管失配。相对于数字电路，晶体管失配对模拟电路功能的影响更大。在模拟 译码电路中，晶体管失配分析可以只限制在和积模块电路内部，而不用在模块之间进行。这 就意味局部失配(几何尺寸相关失配)比全局失配(空间相关失配)更重要。
[0179] 本实施例基于器件参数物理背景的分析方法来计算和建模整个和积模块电路的 失配效应。
[0180] 和积模块电路主要完成三种运算，其中加法运算只是连线，并不涉及晶体管，而其 他两种运算-乘法和归一化对应电路为分别为吉尔伯特乘法电路和归一化电路，下面将重 点分析这两部分电路的失配效应。
[0181] 吉尔伯特乘法电路可以分为两部分:一部分是二极管接法晶体管，另一部分是乘 法核心晶体管阵列。两部分晶体管都处于弱反型状态，但是晶体管偏置方式不一样，晶体管 失配效应分析方法也是不一样。第一部分晶体管为电流偏置，栅源电压Vgs为相关变量;第二 部分晶体管为电压偏置，漏源电流Ids为相关变量。
[0182] 第一部分电路中晶体管栅源电压绝对误差A Vcs方差公式为：
[0183]
[0184] 和L为晶体管栅极宽度和长度。
[0185] 为了分析方便，将第一部分绝对误差AVCS转换为输入端漏源电流的相对电流误差 ε』，υ = 1，···，η)
[0186]
12345678 Δ VGS = nUTln( l+￡j) ? nUT￡j; 2 ej ? Δ Vcs/nUx； 3 所以相对电流误差y方差公式为 4
[0190]
5 通过上述转换后，输入电流Iy,j变为Iy,j(l+ej)。 6 第二部分电路中第i列，第j行晶体管的相对电流误差的方差公式为（i = l，…， m，j = l，···，]!) 7
[0193]
8 吉尔伯特乘法电路输出电流F i,j变为
[0195]
[0196] 式中误差项ε」和均为零均值正态分布的随机变量。
[0197] 归一化电路也分成两部分：比例电路和单元电流源电路。比例电路实际上是吉尔 伯特乘法电路的简化版，即m=l，I x,:则固定为单位电流值Iu。因此比例电路的失配分析与 乘法电路相同。
[0198] 而单元电流源电路实际上是多路复制电流镜电路中一个支路。由于晶体管失配效 应，通过不同和积模块中电流源晶体管Ml复制的单元电流Iu有随机误差。需要注意的是为 保证电流镜复制精度，晶体管Ml应处于强反型及饱和状态，因此本地单元电流Iu的相对电 流误差 ευ的方差为：
[0199]
[0200]归一化电路实现输出电流Iz,k变为：
[0201]
[0202] 式中误差项ευ、￡k和ei,k均为零均值正态分布的随机变量。
[0203] 对于确定CMOS工艺技术和晶体管尺寸参数，和积模块电路失配参数为ε>ει,> ευ、 ，均为零均值正态分布的随机变量，其方差计算公式如下：
[0204]
[0205]
[0206]
[0207]
[0208]
[0209] 式中Wc和Lc为吉尔伯特乘法电路晶体管尺寸参数，Wu和Lu为归一化电路中单元电 流源电路晶体管尺寸参数，Ws和Ls为归一化电路中比例电路晶体管尺寸参数。
[0210] 和积模块电路失配效应分析模型公式为：
[0211]
[0212]
[0213]其中UPIyJ为电路输入电流，ε」和￡i,j为吉尔伯特乘法电路失配参数;上式中电 流误差项和￡i,j均为零均值正态分布的随机变量;其中l/,k为加法电路输出电流，eu、ek和 ￡1,1<为归一化电路失配参数 ;上式中电流误差项￡11、61{和61,1{均为零均值正态分布的随机变 量。
[0214]②相关延迟参数的获取：
[0215] 模拟译码电路实际上为异步动态行为，不同于数字译码的同步动态行为。模拟译 码电路网络中，一部分延迟源于互联延迟，即在芯片上连接和积电路模块之间导线上寄生 电容和电阻造成；另一部分是由于内部节点处理延迟造成，该延时是关于晶体管尺寸参数 的函数，主要受失配尺寸规则所约束。
[0216] 由于和积电路模块核心晶体管处于弱反型工作状态，工作速率低，所以和积电路 模块处理延迟要远大于互联传播延迟。在分析模拟译码电路延迟时，只考虑处理延迟影响， 忽略互联延迟。
[0217] 和积电路模块的处理延时用一阶延迟模型近似处理，即在和积电路模块之后加上 一个延迟模块(参见图6)对输出电流Iz, k进行延迟处理。利用RC延迟模型，输出电流I'z计算 公式为：
[0218] I7z(to+ A t) = (1-exp(- Δ t/τ) )Iz(to)+exp(- Δ t/τ)!7z(to)；
[0219] 其中to为初始时间，△ t为采样周期，τ为和积模块电路的延迟参数；
[0220] 进一步简化为如下离散时间的微分方程：
[0221]
[0222] 式中η是离散时间索引，a = l-eXp(-At/T)，离散化微分方程降低计算复杂度，可 以利用数值分析进行求解。
[0223] 延迟模型的特点完全被参数τ表征，而参数τ的物理定义为单极点滤波器阶跃响应 的时间常数。建立和积模块电路SPICE模型，进行阶跃响应仿真得到时间常数，即延迟参数 τ〇
[0224] 步骤104:根据步骤103得到的相关失配参数和相关延迟参数，进行考虑失配效应 和电路动态行为影响因素的模拟译码电路模型的计算过程，得到模拟译码电路BER性能仿 真结果。
[0225] 在本步骤中，考虑晶体管失配效应和电路动态行为影响因素后，参见图7,模拟译 码电路模型的计算过程为：
[0226] ⑴初始化；
[0227] 根据信道特征计算变量节点外部概率输入信号(? )，Xk = 〇，1，i为变量节点 标号，i = l，2,…，n;
[0228]
[0229]
[0230] 式中zi为信道输出，σ2为AWGN信道噪声方差；
[0231 ]同时设置校验节点至变量节点的信号为(?) =〇.5, Xk = 〇，1，j为校验节点标 号，j = l，2,…，m;
[0232]对应译码电路复位操作，确保每一帧译码过程之前保持一致状态；
[0233] (2)变量节点至校验节点的信号(?)更新，xk = 0，1，n为离散时间索引，即考 虑失配效应的等效约束电路对输入信和进行处理；
[0234] (3)等效约束电路延迟模块对信号进行延迟处理，对应输出信号为 ，xk=0，l;
[0235] (4)校验节点至变量节点的信号匕. (?)更新，xk = 0，l，即考虑失配效应的奇偶 校验电路对输入信号(?)进行处理；
[0236] ( 5 )奇偶校验电路延迟模块对信号(?)延迟处理，对应输出信号为 Pct^l, (xk) , Xk = 0,1 ；
[0237] (6)计算各变量节点输出的软判决信息，即考虑失配效应的等效约束电 路对输入?目号(?)和(?)进彳丁处理；
[0238] (7)等效约束电路延迟模块对软判决信息(%)延迟处理，对应输出信号为 Pr,-^N, (xk) >Xk = 〇,l;
[0239] (8)逐比特进行判决；
[0240]
[0241] 变量节点与校验节点之间信号更新为迭代计算过程，当η达到最大迭代次数Td/Δ t或者软判决信息平稳收敛后，迭代过程终止，输出比特判决结果。该计算过程也称为模拟 译码电路混合行为/结构模型。
[0242] 步骤105:判断步骤104得到的BER性能仿真结果是否满足预设要求，若是，则结束 流程;否则修改所述步骤S2中的输入参数继续进行仿真直至仿真结果满足预设要求。
[0243] 本实施例所述的模拟译码电路