一种模拟集成电路优化方法和系统的制作方法
【技术领域】
[0001] 本发明涉及电子设计自动化（EDA)技术领域，更具体地说，涉及一种模拟集成电 路优化方法和系统。
【背景技术】
[0002] 随着集成电路技术不断向纳米级先进节点工艺推进，模拟集成电路设计面临的挑 战也更为突出。一方面应用需求要求模拟集成电路单元具有更复杂的功能、更优越的性能、 更小的面积和更小的功耗。例如，用于4G通信的射频电路单元可能需要在兼容LTE、GSM、 蓝牙等多种标准的同时又要求具有较小的面积和较低的功耗。因此，设计者需要同时考虑 多个带约束条件的设计目标，例如这些目标可以包括：电路性能、功耗和面积（PPA)等。并 且这些目标中有的目标还有可能是互斥的。另一方面由于纳米级集成电路制造中的工艺涨 落、版图依赖效应和互连寄生效应等问题，使得设计者在设计阶段除了面对晶体管的栅长 (L)、栅宽（W)、偏置电压电流等设计变量外，还需要考虑工艺涨落对良率的影响以及版图依 赖效应等对电路性能的影响。
[0003] 如此复杂的设计如果想要通过基于经验及大量迭代的传统设计方法找到最优设 计几乎是不可能的，尤其是在小尺寸的纳米工艺中，其制造工艺（如光刻、离子注入、氧化、 化学机械抛光等）精度的控制变得非常困难，在工艺涨落比较显著而且不可避免的情况 下，不能正确评估工艺涨落的对电路的影响将导致良率下降，产品上市延迟等问题。上述两 方面的挑战可以归纳为如何更好更快地解决基于大量的设计变量和工艺涨落的约束多目 标优化（MOO)问题，即：
[0004] 最小或最大化
[0005] 约束条件
[0006] 其中，
代表与电路的性能、面积、良率或功耗有关的函数。 X1. . . 1"1表示设计变量。
[0007] 经过对A New Approach for Combining Yield and Performance in Behavioural Models for Analogue Integrated Circuits 以及 An Automated Design Methodology for Yield Aware Analog Circuit Synthesis in Submicron Technology 的论文进行分 析，现有技术中在解决基于大量的设计变量和工艺涨落的约束多目标优化（MOO)问题过程 中常用的模拟集成电路快速设计与优化方法，可归纳为步骤S101-S108,步骤101 :获取初 始电路网表和晶体管统计模型；步骤S102 :对所述初始电路网表和晶体管统计模型分析得 到设计变量、优化目标及约束条件；步骤S103 :依据所述设计变量的范围随机产生初始种 群；步骤S104 :更改所述设计变量，依据更改后的所述设计变量生成所述初始种群中每个 个体对应的电路网表，所述电路网表代表新一代种群；步骤105 :通过采用电路级模拟程序 (Simulation program with integrated circuit emphasis，SPICE)对所述第一代种群进 行仿真，得到所述新一代种群中各个个体的电路性能指标，如电路性能、面积、功耗等指标； 步骤S106 :依据所述电路性能指标采用进化算法对所述新一代种群进行进化得到下一代 种群；步骤S107 :根据预设的最大进化代数判断所述下一代种群进化是否结束，如果是，执 行步骤S108,否则继续执行步骤S104 ;步骤S108 :生成当前种群对应的Pareto最佳解集， 对得到的Pareto最佳解集进行蒙特卡罗分析，得到良率估计值；步骤S109 :依据Pareto最 佳解集进行决策并验证。
[0008] 当采用上述传统的方法在进行电路设计优化时，在上述过程中由于良率设计没有 参与进化算法，所以ParetO最佳解集上的良率不一定是最优的，由此得到的决策有可能会 存在良率低的问题，因此如何在优化过程中把良率作为优化约束条件或优化目标参与进化 算法，成为本领域技术人员亟待解决的技术问题之一。
【发明内容】
[0009] 本发明的目的在于提供一种模拟集成电路优化方法和系统，用于使得在优化过程 中把良率作为优化约束条件或优化目标参与进化算法。
[0010] 为实现上述目的，本发明实施例提供了如下技术方案：
[0011] -种模拟集成电路优化方法，包括：
[0012] 获取初始电路网表和晶体管统计模型；
[0013] 对所述初始电路网表和晶体管统计模型分析得到设计变量、优化目标及约束条 件；
[0014] 依据所述设计变量的范围随机产生初始种群；
[0015] 更改所述设计变量，依据更改后的所述设计变量生成所述初始种群中每个个体对 应的电路网表，所述电路网表代表新一代种群；
[0016] 通过采用电路级模拟程序对所述新一代种群进行仿真，得到所述新一代种群中各 个个体的电路性能指标，所述采用SPICE模型和高斯过程回归利用SPICE仿真器对新一代 种群进行蒙特卡罗分析估算得到良率估计值，所述良率估计值包括种群中每个个体观测点 上良率的待预测值；
[0017] 依据所述电路性能指标和良率估计值采用进化算法对所述新一代种群进行进化 得到下一代种群；
[0018] 根据预设的最大进化代数判断进化是否结束，如果是，生成当前种群对应的 Pareto最佳解集，依据Pareto最佳解集进行决策并验证，如果否，更改所述设计变量，依据 更改后的所述设计变量生成所述初始种群中每个个体对应的第一电路网表，所述第一电路 网表代表新一代种群，直至生成当前种群对应的Pareto最佳解集，并依据Pareto最佳解集 进行决策并验证为止。
[0019] 优选的，上述模拟集成电路优化方法中，所述采用SPICE模型和高斯过程回归利 用SPICE仿真器对新一代种群进行蒙特卡罗分析估算得到良率估计值，包括：
[0020] 获取当前种群的训练点集（Y，X)，Y为种群中每个个体观测点的良率的观测值，X 为种群中每个个体观测点；
[0021] 依据所述训练点集（Y，X)由公式（1)计算得到群中每个个体观测点的良率的待预 测值/的后验分布为
进而确定当前种群中每 个个体观测点的良率的待预测值平均值]^及其方差ef，判断所述方差<4是否在允许误差 范围之内，如果否，则在当前种群中选择一个新的个体X%进行蒙特卡罗分析得到被选择的 新个体f的良率观测值y，把（X % y)加入训练点集（γ，χ)，重新进行预测，直至每个个体观 测点的所述良率的待预测值平均值的方差<均在允许误差范围之内，/为良率的待预测 值；
[0022] 其中，所述公式（1)为：
设良率观测值Y的先 验分布为高斯分布：￥~?^(〇，1(03))，1((乂，乂）为对称正定协方差矩阵，，矩阵元軾.^，.?>')为 种群中待预测个体的设计变量之间的相关性，y#为种群中每个个体观测点上良率的待预测 值f*, 为种群中待预测个体的设计变量。
[0023] 优选的，上述模拟集成电路优化方法中，所述获取当前种群的训练点集，包括：
[0024] 判断当前种群为第几代种群；
[0025] 当所述种群为第一代种群时，在所述第一代种群的全部个体观测点上进行蒙特卡 罗分析，所述第一代种群中的全部个体观测点为当第一代种群的训练点集，将所述第一代 种群的训练点集作为当前种群的训练点集（Y，X);
[0026] 当所述种群为第Z代种群时，以第Z-I代种群的全部个体观测点作为当前种群的 训练点集（Υ，X)。
[0027] -种模拟集成电路优化系统，包括：
[0028] 采集模块，用于获取用户输入的初始电路网表和晶体管统计模型；
[0029] 分析模块，用于对所述初始电路网表和晶体管统计模型分析得到设计变量、优化 目标及约束条件；
[0030] 种群生成模块，用于依据所述设计变量的范围随机产生初始种群；
[0031] 第一进化模块，用于更改所述设计变量，依据更改后的所述设计变量生成所述初 始种群中每个个体对应的电路网表，所述电路网表代表新一代种群；
[0032] 仿真模块，用于通过采用电路级模拟程序对所述新一代种群进行仿真，得到所述 新一代种群中各个个体的电路性能指标，所述采用SPICE模型和高斯过程回归利用SPICE 仿真器对新一代种群进行蒙特卡罗分析估算得到良率估计值，所述良率估计值包括种群中 每个个体观测点上良率的待预测值；
[0033] 第二进化模块，用于依据所述电路性能指标和良率估计值采用进化算法对所述新 一代种群进行进化得到下一代种群；
[0034] 决策验证模块，用于根据预设的最大进化代数判断进化是否结束，如果是，生成当 前种群对应的Pareto最佳解集，依据Pareto最佳解集进行决策并验证，如果否，更改所述 设计变量，依据更改后的所述设计变量生成所述初始种群中每个个体对应的电路网表，所 述电路网表代表新一代种群，直至生成当前种群对应的Pareto最佳解集，并依据Pareto最 佳解集进行决策并验证为止。
[0035] 优选的，上述模拟集成电路优化系统中，所述仿真模块，包括：
[0036] 良率计算单元，用于获取当前种群的训练点集（Y，X)，Y为种群中每个个体观测点 的良率的观测值，X为种群中每个个体