半导体装置的制造方法
【专利说明】半导体装置
[0001]相关申请的交叉参考
[0002]2014年10月31日提出的日本专利申请N0.2014-223178的公开包括说明书、附图和摘要，将其通过引用的方式作为整体合并于此。
技术领域
[0003]本公开涉及一种半导体装置，尤其涉及包括活动模式和待机模式作为操作模式的半导体装置的电源控制。
【背景技术】
[0004]该半导体装置诸如微型计算机等，包括适于产生向内部电路供应的电源电压(在下文中，还称为内部电源电压)的电源电路。在如此配置的半导体装置中，为了实现高速操作和低功耗，广泛使用以下半导体装置:该半导体装置被配置为，取决于该半导体装置是处于操作中(在活动模式中)还是置于待机(在待机模式中)，切换要被操作的电源电路。
[0005]电源电路在半导体装置的活动模式和待机模式的两种操作模式中，必需产生稳定的电源电压。为了这种目的，在功耗高且容易出现电压降的活动模式，使用供电能力高的电源电路，而在功耗低的待机模式，为了实现低功耗使用功耗降低的电源电路。
[0006]在具有多个电源的芯片中，必需根据先前已定义的电源启动顺序，顺序升高多个电源电压，以免在通电时产生使各个电路正向偏置的缺陷。这种电源启动顺序的控制对用户强加了限制。
[0007]在这方面，公开了一种配置(参见日本未审专利申请公开N0.2014-130406)，其中开关电路被设置为不管通电顺序如何都不会产生使电路正向偏置的缺陷。
[0008]具体来说，提议该开关电路配置为，在活动模式中，使到存储器阵列的存储器单元的电源电压的供应通路与到周边电路的电源电压的供应通路发生短路，并且在待机模式中仅向存储器阵列的存储器单元供应电源电压，并切断周边电路的电源电压的供应通路。
【发明内容】
[0009]然而，通常，上述开关电路设置在电源电路侧上。因此，在用两种电源线耦合的半导体装置的内部电路侧上，存在由布线电阻产生电位差的可能性。因此，存在产生故障、泄漏电流等的可能性。
[0010]为了解决上述缺陷，提出了本公开，且其目的在于提供一种不管通电顺序如何都不会产生缺陷的半导体装置。
[0011]从本公开的说明书和附图的描述，本公开要解决的其他缺陷和新的特征将变得明显。
[0012]根据本公开的一个实施例，提供一种包括活动模式和待机模式作为操作模式的半导体装置。该半导体装置包括在活动模式中接受电力的供应的第一电源线、在活动模式和待机模式中接受电力的供应的第二电源线、与第一和第二电源线耦合的存储器电路，和第一开关，该第一开关在活动模式中将第一电源线与第二电源线电耦合，并且在待机模式中将第一电源线与第二电源线电解耦。该存储器电路包括与第二电源线耦合的存储器阵列、与第一电源线耦合的周边电路和第二开关，该第二开关在活动模式中将第一电源线与第二电源线电耦合，并且在待机模式中将第一电源线与第二电源线电解耦。第一和第二开关每个都包括第一 PMOS晶体管，其源极和N型阱都被耦合到第一电源线，和第二 PMOS晶体管，其源极和N型阱都被耦合到第二电源线且其漏极被耦合到第一 PMOS晶体管的漏极。
[0013]根据本公开的一个实施例，能够实现不管通电顺序如何都不产生缺陷的半导体装置。
【附图说明】
[0014]图1是示出根据一个实施例的半导体装置100的总体配置的一个实例的图。
[0015]图2是示出根据该实施例的存储器阵列MA、周边电路20和电源切断控制电路40的配置的一个实例的图。
[0016]图3是示出根据该实施例在通电时的电位电平的一个实例的说明图。
[0017]图4是示出在待机模式中在电源切断时的电位电平的一个实例的说明图。
[0018]图5是示意性示出根据该实施例的开关15的配置的一个实例的说明截面图。
[0019]图6是示出根据该实施例的开关30的布局配置的一个实例的说明图。
[0020]图7是示出根据该实施例的半导体装置100的总体布局的一个实例的说明图。
[0021]图8是示出根据该实施例的替代实例的半导体装置100#的总体配置的一个实例的图。
【具体实施方式】
[0022]参考附图，将详细描述本公开的一个实施例。附带地，相同的数字指定给相同或相应部分，并将省略其重复的描述。
[0023]图1是示出根据本实施例的半导体装置100的总体配置的一个实例的图。
[0024]参考图1，半导体装置100包括:逻辑电路50 ;包括存储器单元的存储器电路10 ;接收从外部供应的外部电源电压VCCQ、使外部电源电压VCCQ下降并产生第一内部电源电压(电压VDD)的VDD电源调节器60 ;使外部电源电压VCCQ下降并产生第二内部电源电压(电压SVDD)的SVDD电源调节器80 ；电源切断控制电路40 ;开关15等。
[0025]SVDD电源调节器80将电压SVDD供应到电源线SVL。
[0026]VDD电源调节器60将电压VDD供应到电源线VL。
[0027]逻辑电路50与电源线VL耦合，并通过接受来自电源线VL的电压供应来操作。
[0028]存储器电路10与电源线VL和电源线SVL耦合，并通过接受来自电源线VL和SVL的电压供应来操作。
[0029]开关15包括P沟道MOS晶体管16和17。
[0030]P沟道MOS晶体管16和17彼此串联耦合在电源线SVL和电源线VL之间。
[0031]存储器电路10具有包括存储器单元的存储器阵列MA、周边电路20、开关30等。
[0032]存储器阵列MA与电源线SVL耦合，并通过接受来自电源线SVL的电压供应来操作。
[0033]周边电路20与电源线VL耦合，并通过接受来自电源线VL的电压供应来操作。开关30包括P沟道MOS晶体管31和32。
[0034]P沟道MOS晶体管31和32彼此串联耦合在电源线SVL和电源线VL之间。
[0035]电源切断控制电路40产生并输出用于控制开关15和30的控制信号。具体来说，电源切断控制电路40基于控制命令PWSS和电源线SVL和电源线VL的电压电平，产生控制信号 PWSSP 和 PWSPP。
[0036]控制信号PWSSP被输入到P沟道MOS晶体管16和31的栅极。
[0037]控制信号PWSPP输入到P沟道MOS晶体管17和32的栅极。
[0038]具体来说，电源切断控制电路40在活动模式中产生使开关15和30导通并使电源线VL和电源线SVL发生短路的控制信号，并在切断VDD电源调节器60的电力的待机模式中，产生使开关15和30不导通并使电源线VL和电源线SVL的短路解耦的控制信号。
[0039]从而，在待机模式中停止对存储器电路10的周边电路20的电压供应，由此经由电源线SVL仅将电压SVDD供应到存储器阵列MA。因此，能够促进待机电流的减小。
[0040]图2是示出根据本实施例的存储器阵列MA、周边电路20和电源切断控制电路40的配置的一个实例的说明图。
[0041]如图2所示，存储器阵列MA包括以矩阵方式布置的多个存储器单元I。每个存储器单元I是一种提供为可重写的SRAM(静态随机存取存储器)。在图2的实例中，示出了六晶体管SRAM单元。由于SRAM单元的细节是已知的，所以将省略其详细描述。存取晶体管与相应的字线WL耦合。当从相关的存储器单元I执行数据读取时或将数据写入到相关的存储器单元I时，存取晶体管根据已经激活的字线WL变得导电。
[0042]每个存储器单元I与电源线SVL耦合，以便与从电源线SVL供应的电压SVDD和接地电压(固定电压)VSS电耦合。在图2的实例中，示出了以两行乘两列的矩阵方式布置的存储器单元I。
[0043]多个字线WL分别对应于存储器阵列MA的存储器单元行设置。
[0044]另外，多个位线对的组分别对应于存储器阵列MA的存储器单元I的列设置。在图2的实例中，示出了存储器单元I的两个列。对应于存储器单元I的两个列，设置两组位线对 BT、BB。
[0045]周边电路20包括I/O电路2、驱动器和解码器17等。
[0046]I/O电路2包括为存储器单元I的每一列设置的预充电电路3、选择电路4、写入驱动器5、读出放大器6等。该I/O电路2与电源线VL耦合，并且向I/O电路2供