导通，因此，电源线被短路并将公共电压供应到该阱中。
[0139]在图6的实例中，示出了已经在存储器单元区域中设置P沟道MOS晶体管31的配置。也就是，示出了以下配置:其中由于存储器单元区域形成在将向其供应电压SVDD的N型阱N-Well中，P沟道MOS晶体管31已经被设置在将向其供应相同电压SVDD的N型阱N-Well中，并且P沟道MOS晶体管32已经被设置在将向其供应电压VDD的外侧的N型阱N-Well 中。
[0140]由于上述配置，通过在存储器单元区域中设置P沟道MOS晶体管31，能够提升布局面积的效率。
[0141]如果打算在位于存储器单元区域的外侧上的区域中设置P沟道MOS晶体管31，则必需与将向其供应电压VDD的N型阱N-Well分开地，设置将形成P沟道MOS晶体管31并将向其供应电压SVDD的N型阱N-We 11。通常，必需为电位电平彼此不同的N型阱N-We 11之间的分离留下较宽的间隔，并使开关30的布局面积增加至这样的程度。
[0142]在图6的实例中，由于使用了与外侧N型阱N-Well分离形成的并将向其供应电压SVDD的N型阱N-Well，其中该外侧N型阱N-Well形成在存储器单元区域的周边并将向其供应电压VDD，如上所述能够减小开关的面积。
[0143]图7是示出根据该实施例的半导体装置100的总体布局的一个实例的说明图。
[0144]如图7所示，在存储器阵列MA的周围布置多个开关30。然后，在这种情况下，设置成对构成开关30的P沟道MOS晶体管31和P沟道MOS晶体管32，以便包围存储器阵列MA的外周(上侧、下侧和右侧)。
[0145]P沟道MOS晶体管31设置在存储器单元区域中，并相互共享将向其供应电压SVDD的N型阱N-Well。另外，P沟道MOS晶体管32提供在将向其供应电压VDD的外侧N型阱N-Well中，并由此形成在存储器单元区域的外侧上。I/O电路2与P沟道MOS晶体管32共享将向其供应电压VDD的外侧N型阱N-Well。
[0146]附带地，由于驱动器和解码器17和字线固定电路11与存储器阵列MA共享电源，所以开关30未被布置在其上设置驱动器和解码器17和字线固定电路11的存储器阵列MA的周边部分(左侧)上。
[0147]另外，在图7的实例中，通过配置使得在电源线VL和电源线SVL之间设置多个开关30，在靠近存储器单元区域的一侧上，电源线VL和电源线SVL被短路。因此，通过抑制由电源布线引起的电位差的产生，能够供应相同电压电平的电压。
[0148]因此，能够抑制故障和泄漏电流的产生。
[0149]〈替代实例〉
[0150]图8是示出根据本实施例的替代实例的半导体装置100#的总体配置的一个实例的图。
[0151]参考图8，半导体装置100#不同于半导体装置100在于额外设置多个存储器电路。具体来说，半导体装置100#具有已设置存储器电路1A至1C的配置以及存储器电路1A至10C。存储器电路1A至1C被配置为互相共享电源线VL和SVL。
[0152]存储器电路1A至1C分别包括开关30A至30C。
[0153]开关30A至30C具有与开关30相同的功能。
[0154]因此，在设置多个存储器电路1A至1C的配置中，使得尤其是由布线电阻所产生的负载彼此不同，并容易产生电位差。然而，通过在每个存储器电路中设置使电源线VL和电源线SVL短路的开关的配置，在靠近存储器单元区域的一侧上，电源线VL和电源线SVL被短路，并因此，通过抑制由电源布线引起的电位差的产生，能够供应相同电压电平的电压。
[0155]虽然，在上文中，基于该实施例已具体描述了本公开，但不用说，本公开不限制于该实施例，并且在不偏离本公开的主旨的范围内，能够以各种方式改变并更改本公开。
【主权项】
1.一种半导体装置，所述半导体装置包括活动模式和待机模式作为操作模式，所述半导体装置包括: 第一电源线，所述第一电源线在所述活动模式中接受电力的供应； 第二电源线，所述第二电源线在所述活动模式和所述待机模式中接受电力的供应；存储器电路，所述存储器电路与所述第一电源线和所述第二电源线耦合；和第一开关，所述第一开关在所述活动模式中将所述第一电源线与所述第二电源线电耦合，并且在所述待机模式中将所述第一电源线从所述第二电源线电解耦， 其中，所述存储器电路包括 存储器阵列，所述存储器阵列与所述第二电源线耦合， 周边电路，所述周边电路与所述第一电源线耦合，和 第二开关，所述第二开关在所述活动模式中将所述第一电源线与所述第二电源线电耦合，并且在所述待机模式中将所述第一电源线从所述第二电源线电解耦，并且其中，所述第一开关和所述第二开关每一个都包括 第一 PMOS晶体管，所述第一 PMOS晶体管的源极和N型阱将被耦合到所述第一电源线，和 第二 PMOS晶体管，所述第二 PMOS晶体管的源极和N型阱将被耦合到所述第二电源线，并且所述第二 PMOS晶体管的漏极将被耦合到所述第一 PMOS晶体管的漏极。2.根据权利要求1所述的半导体装置，进一步包括: 第一内部电源电路，所述第一内部电源电路基于外部电源电压向所述第一电源线供应第一内部电压；和 第二内部电源电路，所述第二内部电源电路基于所述外部电源电压向所述第二电源线供应第二内部电压。3.根据权利要求1所述的半导体装置，进一步包括: 开关控制电路，所述开关控制电路控制所述第一开关和所述第二开关， 其中，所述开关控制电路包括 第一控制信号产生单元，所述第一控制信号产生单元适于基于所述第二电源线的电压产生输入到所述第一 PMOS晶体管的栅极的第一控制信号，和 第二控制信号产生单元，所述第二控制信号产生单元适于基于控制命令和所述第一电源线的电压产生输入到所述第二 PMOS晶体管的栅极的第二控制信号。4.根据权利要求3所述的半导体装置， 其中，所述第一控制信号产生单元在所述第二电源线已经升高到第二内部电源电压的状态下，根据用于使所述第一 PMOS晶体管导通而发出的所述控制命令，产生所述第一控制信号以使所述第一 PMOS晶体管导通，并且 其中，所述第二控制信号产生单元在所述第一电源线已经升高到第一内部电源电压的状态下，根据用于使所述第二 PMOS晶体管导通而发出的所述控制命令，产生所述第二控制信号以使所述第二 PMOS晶体管导通。5.一种半导体装置，所述半导体装置包括活动模式和待机模式作为操作模式，所述半导体装置包括: 第一电源线，所述第一电源线在所述活动模式中接受电力的供应； 第二电源线，所述第二电源线在所述活动模式和所述待机模式中接受电源的供应；多个存储器电路，所述多个存储器电路与所述第一电源线和所述第二电源线耦合；和第一开关，所述第一开关在所述活动模式中将所述第一电源线与所述第二电源线电耦合，并且在所述待机模式中将所述第一电源线从所述第二电源线电解耦， 其中，所述存储器电路中的每一个都包括 存储器阵列，所述存储器阵列与所述第二电源线耦合， 周边电路，所述周边电路与所述第一电源线耦合，和 第二开关，所述第二开关在所述活动模式中将所述第一电源线与所述第二电源线电耦合，并且在所述待机模式中将所述第一电源线从所述第二电源线电解耦，并且其中，所述第一开关和所述第二开关每一个都包括 第一 PMOS晶体管，所述第一 PMOS晶体管的源极和N型阱将被耦合到所述第一电源线，和 第二 PMOS晶体管，所述第二 PMOS晶体管的源极和N型阱将被耦合到所述第二电源线，并且所述第二 PMOS晶体管的漏极将被耦合到所述第一 PMOS晶体管的漏极。
【专利摘要】本发明涉及一种半导体装置。半导体装置包括在活动模式中接受电力的供应的第一电源线、在活动模式和待机模式中接受电力的供应的第二电源线、与第一和第二电源线耦合的存储器电路，和第一开关，该第一开关在活动模式中将第一电源线与第二电源线电耦合，并且在待机模式中将第一电源线从第二电源线电解耦。该存储器电路包括存储器阵列、周边电路和第二开关。第一开关和第二开关中的每一个都包括第一PMOS晶体管和第二PMOS晶体管。
【IPC分类】G06F1/26
【公开号】CN105573456
【申请号】CN201510727316
【发明人】石井雄一郎, 宫西笃史, 柳泽一正
【申请人】瑞萨电子株式会社
【公开日】2016年5月11日
【申请日】2015年10月30日
【公告号】US20160126953