>[0093]因此，即使在电压源SVDD早于电压VDD接通而被接通时，字线WL也被设定为“L”电平，因此，存储器单元I的存取晶体管变为非导通状态。
[0094]因此，字线WL的电位不会变得不确定。
[0095]附带地，将描述字线WL的电位理论上已变得不确定的情况。当电压SVDD接通时，根据存储器单元I的逆变器的交叉耦合的动作，将电压SVDD施加到内部节点中的任何一个。
[0096]另一方面，电压VDD被设定为“L”电平。
[0097]在这里，当字线WL的电位变得不确定时，存在贯通电流经由存取晶体管在电压SVDD与预充电电路3的P沟道MOS晶体的背面栅极或者选择电路4的P沟道MOS晶体管的背面栅极之间流动的可能性，其中电压SVDD已被施加到存储器单元I的内部节点，用于电耦合的周边电路的电压VDD( “L”电平)耦合到预充电电路3的P沟道MOS晶体的背面栅极。
[0098]因此，正如根据实施例的配置，通过将字线WL固定为“L”电平，能够抑制贯通电流在电压SVDD源和电压VDD源之间流动，并能避免产生缺陷，诸如故障、失效等。
[0099]然后，根据电压VDD的升高，电源切断控制电路40将控制信号PWSSP设定为“L”电平。因此，开关30的P沟道MOS晶体管31和32导通，并使电源线VL和电源线SVL变成短路状态。
[0100]另外，控制信号LCM和字线固定信号LCMffD被设定为“L”电平。另外，使地址解码器21初始化，并将预解码信号XU和XL设定为“L”电平。
[0101]另一方面，同样当电压VDD已经早于电压SVDD被接通时，使地址解码器21初始化并将预解码信号XU和XL设定为“L”电平。
[0102]因此，驱动单元22的N沟道MOS晶体管NT导通，并使字线WL与接地电压VSS源电耦合。因此，由于字线WL被设定为“L”电平，所以它不会变得不确定并且在电压VDD源和电压SVDD源之间没有贯通电流流动。
[0103]因为根据该实施例的配置，能够不管电压VDD和电压SVDD的电源的接通顺序如何，在不产生缺陷的情况下驱动相关的电路，并能够使电路设计人员等实现易设计的电路配置。
[0104]图4是示出在待机模式中在电源切断时的电位电平的一个实例的说明图。
[0105]如图4所示，将描述在电压VDD已经被切断时的操作。
[0106]首先，示出了电压VDD和电压SVDD两者接通的情况。
[0107]接下来，示出了来自VDD电源调节器60的电压VDD被切断且其电位变为“L”电平的情况。
[0108]另外，示出了控制命令PWSS已升高到“H”电平的状态。
[0109]因此，电源切断控制电路40将控制信号PWSSP设定为“H”电平。另一方面，由于电压SVDD保持“H”电平状态，控制信号PWSPP保持低“L”电平状态。
[0110]因此，在这种情况下，开关30的P沟道MOS晶体管31变为不导通，并且电源线VL和电源线SVL之间的短路被解耦。
[0111]然后，控制电路13根据控制信号PWSSP将控制信号LCM设定为“H”电平。因此，电源线驱动电路14的N沟道MOS晶体管14B导通，并使字电源线LCVDD与接地电压VSS源电親合。
[0112]另外，控制电路13的NAND电路2?根据取决于控制命令PWSS的电位的信号(“L”电平)的输入，将字线固定信号LCMffD设定为“H”电平。
[0113]固定晶体管12根据字线固定信号LCMffD ( “H”电平)导通，并使字线WL与接地电压VSS源电耦合。字线WL被设定为“L”电平。
[0114]因此，由于字线WL被设定为“L”电平，所以存储器单元I的存取晶体管变为非导通状态。因此，字线WL的电位不会变得不确定。
[0115]接下来，示出了从VDD电源调节器60供应电压VDD且其电位已变为“H”电平的情况。
[0116]另外，示出了控制命令PWSS已下降为“L”电平的状态。
[0117]因此，电源切断控制电路40将控制信号PWSSP设定为“L”电平。另一方面，由于电压SVDD保持“H”电平状态，控制信号PWSPP保持“L”电平状态。
[0118]因此，在这种情况下，开关30的P沟道MOS晶体管31和32导通，且电源线VL和电源线SVL被短路。
[0119]另外，控制信号LCM和字线固定信号LCMffD被设定为“L”电平。另外，地址解码器21被初始化，并将预解码信号XU和XL设定为“L”电平。
[0120]〈开关的配置〉
[0121]图5是示意性示出根据该实施例的开关15的配置的一个实例的截面图。
[0122]参考图5，P沟道MOS晶体管16和17形成在设置在P型半导体衬底Ρ-Sub中的N型阱N-Well中。P沟道MOS晶体管16的源极S耦合到电源线SVL，并且其漏极D耦合到P沟道MOS晶体管17的漏极D。形成P沟道MOS晶体管16的N型阱N-Well耦合到电源线SVL0
[0123]P沟道MOS晶体管17的源极S耦合到电源线VL，并且其漏极D耦合到P沟道MOS晶体管16的漏极D。形成P沟道MOS晶体管17的N型阱N-Well耦合到电源线VL。
[0124]当半导体装置100通电时，SVDD电源调节器80和VDD电源调节器60分别被启动，因此电压SVD和电压VDD分别升高。P沟道MOS晶体管16在源极S和N型阱N-Well中接收电压SVDD。P沟道MOS晶体管17在源极S和N型阱N-Well中接收电压VDD。
[0125]在这里，假设电压SVDD的升高比电压VDD的升高慢的情况。在这种情况下，在P沟道MOS晶体管17中，即使当电压VDD处于“H”电平时，在电压SVDD升高到“H”电平之前，P沟道MOS晶体管17也不会导通。因此，P沟道MOS晶体管17的漏极D变成高阻抗状态。
[0126]另一方面，在P沟道MOS晶体管16中，即使当电压VDD处于“H”电平时，在电压SVDD升高到“H”电平之前，控制信号PWSPP也不会被设定为“L”电平。因此，P沟道MOS晶体管16不会导通。由于在这种状态下，P沟道MOS晶体管16的漏极D仍处于高阻抗状态，所以漏极D和对应N型阱N-Well之间的PN结不被正向偏置。因此，没有电流流过PN结。
[0127]附带地，同样当电压SVDD的升高比电压VDD的升高慢时，情况是相同的。在这种情况下，在P沟道MOS晶体管17中，由于漏极D和对应N型阱N-Well之间的PN结不被正向偏置，所以没有电流流过PN结。
[0128]如上所述，不管电压SVDD和电压VDD中的哪一个电压先升高到“H”电平，P沟道MOS晶体管16和17中的每一个的PN结都不被正向偏置。因此，由于对电源启动顺序的限制变得不必要，所以不管通电顺序如何，能在不产生缺陷的情况下驱动电路。
[0129]附带地，虽然在图5的实例中，通过使用开关15的配置做了描述，但是同样适用于开关30的配置。
[0130]图6是示出根据该实施例的开关30的布局配置的一个实例的说明图。
[0131]如图6所示，在该实例中，以实例的方式示出了已经在存储器阵列MA的存储器单元区的周围设置开关的配置。
[0132]具体来说，N型阱N-Well被设置在将向其供应电压VSS的P型阱P-Well的周边区域中，并将向相关的N型阱N-We 11供应电压SVDD。
[0133]在将向其供应电压SVDD的N型阱N-Well中，设置构成存储器单元I的P沟道MOS晶体管和构成驱动电路22的P沟道MOS晶体管。
[0134]另外，P沟道MOS晶体管31形成在N型阱N-We 11中。P沟道MOS晶体管31的源极与电源线SVL耦合。P沟道MOS晶体管31的漏极与P沟道MOS晶体管32的漏极耦合。
[0135]P沟道MOS晶体管32设置在外侧的N型阱N-Well中。电压VDD将被供应到外侧的N型阱N-Well。将向其供应电压VDD的外侧的N型阱N-Well与周边电路20共享，并且构成周边电路20的P沟道MOS晶体管设置在外侧的N型阱N-Well中。
[0136]P沟道MOS晶体管32的源极与电源线VL耦合。
[0137]在图6的实例中，示出了已经在存储器阵列MA的存储器单元区域周围设置多个开关30的配置。
[0138]相关开关30的P沟道MOS晶体管31和32两者