专利名称：具有多个存储体的数据存储器的制作方法
技术领域：
本发明涉及一种具有多个存储体的数据存储器。
背景技术：
使用固态技术构成并被设计用于随机访问的数据存储器(称之为RAM)通常包含多个“存储体”，其中的每一个包括多个存储单元，每个存储体相对各指定矩阵行线和列线形成行和列的矩阵形配置。每个存储体的所述矩阵行线连接到被指定给各存储体的一组矩阵行线驱动器上。每个存储体的所述列线被连接到指定给各存储体和包含在选择每个列线过程中可以转换的一个列选择开关的列驱动设备上。由此，通过驱动特定的矩阵行线和在特定列选择开关上进行转换可以以唯一规定的方式寻址一个存储体的每个存储器单元。
为了将一个信息项写入到一个希望的存储器单元中或从所述希望的存储器单元中读出一个信息项，被指定给包含相应单元的矩阵行的所述矩阵行线被由一个矩阵行地址译码器施加的规定电平激活，结果是这个矩阵行的所有单元被准备用于可能的访问(矩阵行寻址)。然后，由被指定给包含所述希望存储器单元并由列地址译码器进行转换的那个列选择开关执行实际访问(列寻址)。为了写入，数据值、即表示将被写入信息的电流等级或电压等级被施加给相应的列线。为了读出，存储在所选择单元中并在被激活矩阵行单元的基础上从这个存储器单元连接到所述相应列线上的数据值被借助于读出放大器在这个列线上读出。
当今常用的动态RAM(被称之为DRAM)的存储器单元容性地存储信息，即以由于其高电压特性而必须在短实践间隔内刷新和在读出期间补充用尽的电荷形式存储信息。为了恢复这个单元在读出操作之后由于这种方式受到损害的所述存储器状态，读出的数据值被缓存(“锁存”)在列放大器中，以便一方面将它从这里写回到相应单元中，另一方面经过一个数据线网络将它发送给一个公共双向数据端口。当一个矩阵行线已经被激活时，相应矩阵线的所有存储器单元通常会被所述列放大器同时读出和锁存，然后，被锁存的数据值陆续经过所述数据线网络发送给所述存储器的数据端口。这个操作和所述存储器内容的连续必要刷新需要位于相应列线处用于每列的单独的读出放大器。在各读出放大器和所述数据线网络之间数据值的连续发送是借助于对应的连续驱动所述列选择开关执行的。
将RAM存储器所有存储器单元分解为其中每个都能独立操作的多个存储体的结果是可以增加数据速率。如果每个数据存储体都具有它自己的行和列驱动装置，那么，所述存储体可以彼此虚拟并联操作，从而可以删除由于信号开发周期导致的不可避免的延迟。在所述存储体能够独立工作的情况下，例如可以在用于读出操作的信号开发级中的另一个存储体处于静止状态的同时对已经被启动的一个存储体进行列访问。在这种方式下，将被写入各存储器单元或将被从它们当中读出的数据值可以经过所述数据线网络在更短的时间间隔内发送给所述存储器的数据端口或从中读出。
这种多存储体存储器结构的问题是由于在各存储体的列驱动设备和所述公共栅极端口之间不同长度的信号路径而导致的信号发送时间的差异造成的。如果存在两个以上的存储体，则不可避免地将会发生下述情况，即从所述数据端口到所述数据线网络的两个不同列连接点的距离将彼此偏移大于一个列长度(一个存储体的长度)的量纲或一个矩阵行长度(一个存储体的宽度)的量纲，这可能导致数个毫微秒的信号发送时间差。由于给出了前述多存储体存储器，因此，必须调节对应宽度框架内驱动信号的精确定时。通常这是借助于自定时信号实现的，即在数据信号到达距离所述数据端口最远的所述点处它的最终状态并开始对剩余的信号序列进行处理之前等待。通常的表示是为了考虑前述在信号发送时间方面的差别，在被用于在整个公共数据线上对数据值进行定时的时钟循环中必须具有用于操作的对应程度的余地。这限制了最大可能的数据速率。另外，在写模式和读模式之间的转换速度受到在所述数据端口和所述数据线网络更远的列连接点之间绝对信号发送时间的限制。
发明目的本发明的目的是以下述方式构成一个由多个存储体组成的数据存储器，即使在所述公共数据端口和所述数据线网络的各列连接点之间的线长的差小于迄今为止的长度并且在所述数据端口和最远列连接点之间的线长小于迄今为止的长度。
发明技术方案概述因此，本发明是在具有多个存储体的数据存储器的基础上构成的，其中的每一个存储体都包含多个用于形成具有各自指定的句很行线和/或列线的行和列矩阵形贞烈的多个存储器单元，它可以选择性地激活每个存储体的矩阵行线，和每个存储体的列线都被连接到一个被指定给各存储体和包含用于每个列线的列选择开关的列驱动设备上，所述列开关可以进行选择性的转换和能够在转换状态下从/向一个数据线网络的列连接端口发送将被写入到各列线或从各列线读出的数据值。根据本发明，所述存储体以下述方式，即与矩阵行平行且成为连接到各列驱动设备上的所述列的端点的它们的边缘位于在所述矩阵行方向上延伸并基本上与所述列方向垂直的一个公共平面中在空间上被一个安排在另一个作为堆栈的顶部。
借助于本发明存储器存储体和列驱动设备的安排，即使当使用大量的存储器存储体时，也可以将所述数据线网络上必须被允许的路径长度差的最大量减小到大大超过一个存储体矩阵行长度的1/2的一个量。在所述数据端口和位于最远处的所述列连接点之间的的路径的绝对长度也被减小。这使得既可以加速写和读操作期间的数据速率，也可以加速在写模式和读模式之间的转换。
附图简述本发明的改进和开发特征由从属权利要求给出。本发明所要解决的问题和本发明本身将在下面参照附图详细描述，其中
图1的简要视图示出了现有技术一个数据存储器的多个存储体的安排。
图2示出了根据本发明一个数据存储器设计的第一实施例。
图3示出了根据本发明包含多个存储体的数据存储器设计的第二实施例。
图4示出了具有多个磁致电阻存储器单元的一个存储器。
图5示出了一个位于另一个顶上并具有多个磁致电阻单元的多个存储器存储体的堆栈的细节。
优选实施方案详细描述在所述附图和下面的正文中，在大写字母相同的组合的各种情况下，为更加精确识别，作为序号置于方括号[]内的数字被用于类似硬件元件的参考字符，在括号内存在两个用斜线分开的数字，第二个数字用于指出被指定有相应元件的所述存储体的号。在该图中，由于空间的原因，并不是所有的相同元件都被提供有所述参考符号。
图1示出了现有技术中具有相应指定驱动设备的多个存储器存储体是如何以传统方式安排在一个公共半导体芯片上的。示出了其中的每一个都包含形成行和列矩阵形安排并位于指定矩阵行线和列线交点附近的多个存储器单元的4个存储器存储体BK
到BK[3]。为了使附图更加清楚，所述存储单元没有完全示出，仅仅示出了作为粗水平线的矩阵行线(字线)WL和作为粗垂直线的列线(位线)。为了简化该附图，仅仅使用了8个列线BL
到BL[7]示出了存储体BK
到BK[3]中的每一个，实际上，所述列的数量更高，通常其数值是数百个。在每个存储体中也有数百个的所述矩阵行线中，在各种情况下，只有第一WL
和最后ML[M]被全部示出。各存储体的中间部分只是用虚线示出并在刻度方面缩小很多。
图1所示存储体的写入具有惯用、容性存储DRAM的特性。每个存储体的每个列线BL被直接连接到它自己的读出放大器LV。另外，在每个存储体BK上提供用于每个矩阵行线WL的驱动电路(字线驱动器)WT。当利用矩阵行地址译码器(未示出)执行寻址时，所述驱动电路WT向相应的矩阵行线施加一个激活电位，以便制约被指定给这个矩阵行线的所有存储器单元，从而执行写或读操作。
为了读出，以这种方式被制约的每个单元的存储器电容的电荷状态被借助于指定的读出放大器LV经过每个相应的列线BL读出并作为一个数据值，重新产生和写回到所述单元中。这里，重新产生的数据值被保持锁存在所述读出放大器LV中并通过使能相关列连接点SP处的指定列选择开关SS而被耦合到被指定给相应存储体BK的“本地”数据线LD上。每个本地数据线LD经过数据线开关DS连接到“主”数据线HD，该“主”数据线HD被连接到由所述存储器的所有数据存储体BK公用的双向输入/输出端口I/O上。
为了向存储体BK写入，将被写入到一个存储器单元中的所述数据值经过被指定给相应列的列选择开关SS被从指定的本地数据线耦合到其闪锁被设置成这个数据值的相关读出放大器LV。结果是，所述单元的电荷状态也被设置为与前述数据值相对应。
所述列选择开关SS和数据线开关DS被示意性地表示为多个场效应管，其源-漏链路(信道)形成了一个转换路径，其栅极接收用于使能和禁止所述转换路径的控制信号。在每个存储体BK处的列选择开关SS可以借助于列选择信号由列地址译码器(未示出)单独控制，数据线开关DS可以借助于存储体选择信号由存储体地址译码器(未示出)控制。
所述读出放大器LV
-LV[7]和列选择开关SS
-SS[7]相互组合形成相应存储体的“列驱动设备”。所述列驱动设备沿着与所述行平行的存储体BK的边缘安排在所述芯片上。在所示的情况下，所有的元件LV、一个存储体的列驱动设备的SS都被放置在所述存储体的同一侧上；但是在许多实际情况下，所述元件被列到列地交替分布在两侧。
对一个存储体BK的存储器单元的访问是通过借助于相关字线驱动器WT激活相应的字线并随后在每种情况下在两个开关、即相应的列选择开关SS和用于将各存储体的本地数据线连接到所述主数据线HD的数据线开关DS之间进行转换实现的。每个写入或读出处理都需要一定的时间以开发和调用与在所述读出放大器LV中的数据值对应的信号。结果，对相同存储体的访问操作是以任意希望速度连续进行的，即每个单独存储体处的数据速率受到信号开发时间的限制。但是，所述存储体能够被并行操作，从而当存在K个存储体时，只要在每个端口中和所连接的处理电路中由最大可允许时钟频率确定的上限允许，那么，从理论上讲，在所述数据端口I/O处的输入和输出数据可以是在单个存储体情况下可能的数据速率的K倍。但是，实际上由于在所述数据线网络中的信号发送时间，存在着下面将要描述的由本地数据线LD和所述主数据线HD引起的额外限制。
从图1可以清楚地看出，在读出放大器LV和数据端口I/O之间的线路长度是由两部分组成的首先是所述本地数据线LD部分，该部分沿着行的方向延伸并位于所述列连接点SP和相应的数据线开关DS之间，其次是所述主数据线HD部分，该部分沿着列的方向延伸并位于这个数据线开关DS和数据端口E/A之间，这整个线路根据所述存储体BK的位置和读出放大器LV以及相关列驱动设备中列连接点SP的位置变得较长或较短。这导致信号发送的时间差，从而需要相应的按年月的余地用于对必然要减小的数据速率进行调动。
通过将所述主数据线HD和相关数据线开关DS的连接点安排在所述带宽的中心，经过本地数据线LD在行方向上路径长度的差最多可以被减小到最靠近所述存储体BK边缘的两个读出放大器LV之间距离长度的一半。如果所述存储器包含两个以上的存储体，那么，通过将与所述数据端口I/O相关的连接点安排在最靠近所述边缘的两个列驱动设备之间的中心，经过所述主数据线HD在列方向上路径长度的差可以被减小到最靠近整个存储体配置边缘的两个列驱动设备之间距离的正好一半。在这种情况下，主数据线HD上列方向路径程度的最大差根据所述存储体的数量是整个列的长度或更多。如果所述存储体被安排成在所述矩阵行方向上一个接一个的安排，那么将不能获得任何利益。在这种情况下，列方向上路径长度的差将变得较小，但是，在矩阵行方向上将变得较大。
利用上述图2和图3的解释性实施例所述的有创造性的存储体堆栈配置和在一个组件中所有存储体列驱动设备的相互组合可以成功地解决上述问题。
在图2和图3中，其功能对应于图1所示配置的单独元件的元件被提供有与所述附图相同的参考字符。根据图2和3的数据存储器也包含其中的每一个都有具有8个列线BL
-BL[7]和多个矩阵行线WL[m]的4个存储体BK
-BK[3]。但是与图1相反，所述存储体BK不是被安排在一个单一的平面上和在所述列方向上一个靠近另一个，以便在它们之间分别安排所述列驱动设备。代替的是，所述存储体BK被以与所述行平行且在其处所述列线BL被连接到所述列驱动设备的一端被定位的它们的边缘沿着相反则沿着所述行方向和相反则基本上与所述列方向垂直延伸的方式一个在另一个顶上的位于多个平面中。在图2和3中，以倾斜透视和在所述堆栈高度方向彼此隔开从而使每个存储体都可以被至少部分看见的方式示出了存储体BK
到BK[3]的堆栈。
下面将首先描述根据示出了容性存储DRAM的图2所示的实施例。这里，每个实际存储器存储体BK被单独构成和如结合图1所述精确操作，从而不需要再进行解释。与图1相比，仅仅是所述驱动电路和所述数据线的空间配置不相同。
用于选择矩阵行的每个存储体BK的字线驱动器WT都被沿着与所述列平行的一个边缘(在所述图的左侧上)安排，在所示的情况下，它们都被作为第一(顶)存储体BK
集成在同一个平面上、特别是被集成在一个靠近另一个并平行于所述列的4个行上；最靠近所述存储体堆栈的第一行WT
-WT[m/0]用于第一存储体BK
，第二行WT
-WT[m/1]用于第二存储体BK[1]，第三行WT
-WT[m/2]用于第三存储体BK[2]和第四行WT
-WT[m/3]用于第四存储体BK[3]。
利用类似的方式，列驱动设备LV，用于列访问的SS被沿着与所述矩阵行平行一个边缘(在所述图的顶部)安排，在所示的情况下，它们都被作为第一(顶)存储体BK
集成在同一个平面上，并形成所述读出放大器LV和列选择开关SS的一个直接位于另一个附近并与所述矩阵行平行的4个行；第一行最靠近所述存储体堆栈并具有用于存储体BK
的读出放大器LV
-LV[7/0]和开关SS[
，后面跟随有具有用于存储体BK[1]的读出放大器LV
-LV[7/1]和开关SS[
-SS[7/1]的第二行、用于存储体BK[2]的读出放大器LV
-LV[7/2]和开关SS
-SS[7/2]的第三行以及用于第三存储体BK[3]的读出放大器LV
-LV[7/3]和开关SS
-SS[7/3]的第四行。每个本地数据线LD都沿着直接靠近相关列选择开关SS的矩阵行的方向延伸；在靠近各列驱动设备中心(在所述矩阵行方向测量的)所述主数据线HD如图所示延伸的情况下，一方面，它被经过列连接点SP连接到各存储体的所有列选择开关上，另一方面，经过指定给各存储体的数据线开关DS连接到所述主数据线HD上。
很明显，由于这种配置，是所述数据端口I/O和各读出放大器LV之间所述列方向上路径长度的最大差仅仅等于在所述列方向上测量的、最靠近所述存储体堆栈的本地数据线LD
和距离所述存储体堆栈最远的本地数据线LD[3]之间的距离。这个距离取决于在所述列方向上测量的由读出放大器LV和列选择开关SS组成的单元的整个长度，还取决于列驱动设备或存储体BK的数量。由于这整个长度比所述存储体的列长小很多，所以，与图1所示的现有技术相比实现了对路径长度之间距离的有效改善。
如果其存储内容是高度非易失的并且在读操作期间其存储内容未被用尽的存储器单元被用在所述存储体中从而不需要对所述存储器定时刷新或不需要重写已经读出的数据值，那么，这种改善还会加强。在这种存储器中，在各种情况下都可以将一个读出放大器指定给多个列线，从而使得少量的读出放大器就已经足够。由此可以减少在所述列方向测量的多个组合列驱动设备的整个尺寸，即它们的“在所述列方向上的集成长度”。图3所示本发明的实施例利用了这种可能性。
根据图3的配置与图2所示配置的区别在于一个在另一个顶上堆积的多个存储体BK构成了不需要损坏就能够读出的存储器存储体(图中未示出)以及在与所述矩阵行平行的所述堆栈处组合的列驱动设备被结构的有某些不同。所述列驱动设备与图2所示情况相同被集成在一个芯片的同一平面上作为所述堆栈的顶存储体BK
，每个列驱动设备包含与所述列数量对应的一定数量的列选择开关SS，开关SS中的每一个都被连接到指定的本地数据线LD的相关列连接点SP上，并可以借助于所述列地址译码器(未示出)驱动所述列选择开关SS。但是与图2所示相反，再开关SS中每一个的另一侧被直接连接到相关的列线BL上，并且每个存储体BK仅仅被提供有一个读出放大器LV。
具体地说，第一存储体BK
的列选择开关SS
-SS[7/1]形成最靠近所述存储体堆栈并与所述矩阵行平行的一个行。然后，随着和所述存储体堆栈距离的增加，第一数据线LD
用于第一存储体，列选择开关SS
-SS[7/1]用于第二存储体BK[1]等。本地数据线LD[3]用于第四存储体BK[3]。本地数据线LD
-LD[3]中的每一个都被连接到4个读出放大器LV
-LV[3]中一个相关的读出放大器上，所述4个读出放大器LV
-LV[3]被安排在与所述矩阵行平行的一个行中并在各种情况下经过4个数据线开关DS
-DS[3]中的一个连接到被引导到所述数据线端口I/O上的所述主数据线HD上。
从图3可以明显地看出，如果如图3所示所述主数据线HD的分支以这个行的中心对称，那么，数据端口I/O和各读出放大器LV之间在所述列方向上的路径差基本上等于零，和在所述矩阵行的方向上为最大并等于读出放大器LV
-LV[3]的所述行的长度的1/2。不考虑这个优点，特别是在具有大数量列时，在其中的每一个都被用于相应存储体一个列组的各种情况下，可以为每个存储体提供一个以上的读出放大器。其中的每一个都被指定给一个读出放大器的列线数量的设置最好使得所有存储体的读出放大器被安排成沿着所述矩阵行的方向排列并不长于一个矩阵行的长度。在所述矩阵行方向上测量的读出放大器在前占据的整个长度由于布局的原因最长等于两个列之间的距离。因此，在沿着与所述矩阵行平行的所述边缘的一个行中，即使是在它们传统的结构形式下，如果相同号的列线被指定给每个读出放大器例如作为在所述堆栈中存在的存储体的号，所有的读出放大器也都具有足够的空间。
在本发明的最佳实施例中，磁致电阻存储器单元被用于不损坏就能够读出的存储器存储体。这种单元能够构成磁致电阻非易失RAM(称之为MRAM)是公知的，因此，下面仅结合图4简单地描述它们的基本设计和操作方法。
图4的透视图示出了仅包含两个磁致电阻存储器单元MZ[1]和MZ[2]的MRAM存储器矩阵。每个单元由三层组成由硬磁性材料制成上层11、由例如仅是几层原子的氧化物的绝缘材料制成的非常薄的中心层12和由软磁性材料制成的下层13。所示两个单元的硬磁性层11与公共矩阵行线WL接触，和所述软磁性材料层分别与指定的列线BL[1]和BL[2]接触。所述矩阵的所有单元的硬磁性层11在由箭头P指出的一个方向上被永久磁化。所述软磁性层13在所述箭头P方向或相反的方向上可以被再次磁化。
存储在MRAM单元MZ中的信息是由与软磁性层12的磁化方向相关的硬磁性层11的磁化方式确定的。由于给定了如图4中指出所述单元MZ[1]处相同方向箭头所示平行指向的磁化方向，经过调谐层12的欧姆电阻很低。由于给定了如在单元MZ[2]处指向相反方向的箭头所示的反平行磁化，调谐层12的电阻基本上很高。由此，通过读出相应电阻的值可以读出所述信息。
为了写入，在各单元MZ的矩阵行线WL和列线BL中需要幅值为1到2毫安的电流。这些电流磁场的的重叠根据由将被写入信息确定的它们的极性在一个或另一个方向上磁化所述软磁性层13，结果是所述信息被存储。为了读出单元MZ，在指定给所述单元的列线和位线之间施加一个例如0.5V的电压，并测量流过的电流。
如图3所示，借助于矩阵行线驱动器WT、列选择开关SS和读出放大器LV的安排可以执行多个存储体中所述MRAM存储器单元的选择驱动。用于矩阵行线WL的写电流可以经过各自的驱动器WT施加。用于列线BL的写电流可以利用相应的读出放大器LV借助于特定的列选择开关并根据将被写入和被所述主数据线HD接收的所述数据值施加。图3没有示出用于写模式的电流反馈线和反馈开关。
可以借助于相关的驱动器WT利用被施加到所选择矩阵行线WL的第一电位产生用于所述MRAM读出电压的电位差，并可以借助于指定的列连接开关SS利用所连接的读出放大器LV将所述第二电位施加到所选择的列线BL上，所述连接的读出放大器LV以响应所流过的电流值将相应的数据值加到所述主数据线HD上的方式构成。
在图2和3所示的存储体堆栈中，所述存储器存储体是独立的单元，即，每个存储体包含它自己的用于选择所述存储器单元的矩阵行线和列线。在这种情况下，如果K是所述存储体的数量，那么，所述选择线需要2K的金属化平面，并以相邻存储体交替共享所述矩阵行线和列线的方式构成。这样，所需金属化平面的数量较少。可以利用MRAM存储器存储体很容易构成的这种结构示于图5。
图5示出了由5个MRAM存储器存储体BK
-BK[4]构成的一个堆栈的细节，其中的每一个都包含如图4所示并参考该图所描述的MRAM单元MZ的一个矩阵。图5所描述的细节仅仅是在各种情况下来自每个存储体的一个MRAM单元MZ。
首先，图5所示堆栈的底存储体BK
在位于这个存储体单元下面的第一金属化平面E0中具有它自己的列线BL，在第二金属化平面E1中第一存储体BK
上面延伸的是矩阵行线WL，该矩阵行线WL既响应于这个存储体BK
相关的信号，也响应于第二存储体BK[1]相关的信号，并且上面坐落有第二存储体BK[1]的单元。
在第三金属化平面E2中的第二存储体BK[1]的单元上延伸的是既响应这个存储体BK[1]的信号又响应第三存储体BK[2]的信号并坐落有第三存储体BK[2]的单元的列线BL，经过第四金属化平面E3中所述第三存储体BK[2]单元延伸的是既响应这个存储体BK[2]的信号又响应第四存储体BK[3]的信号并且坐落有第四存储体BK[3]的单元的所述矩阵行WL。
在第五金属化平面E4中第四存储体BK[3]的单元上延伸的是既响应这个存储体BK[3]的信号又响应第五存储体BK[4]的信号并且坐落有第五存储体BK[4]的单元列线BL。经过第六金属化平面E5中的第五存储体BK[4]的单元延伸的是仅仅响应这个存储体BK[2]的矩阵行线WL。
很明显，在具有图5所示选择线(列线和矩阵行线)结构的堆栈中，如果K是存储体的数量，那么，只需要K+1个金属化平面。这对于补救图2和3所示情况具有重大影响并可以认为降低了堆栈存储器存储体的制造成本。但是，必须接受这样一个事实，即直接相邻的存储体不再能够彼此完全单独和独立地工作。但是，通过灵巧地编制驱动顺序，可以产生大量的并行访问操作，以便全部发挥可以利用本发明实现的数据速率的改善。
参考符号表11-硬磁性层；12-调谐层，13-软磁性层；BK-存储器存储体；BL-列线；DL-数据线开关；E0-E5-金属化平面；I/O-数据端口；HD-主数据线；LD-本地数据线；LV-读出放大器；MZ-磁致电阻存储器单元；SP-到LD的列连接点；SS-列选择开关；WL-矩阵行线；WT-矩阵行线驱动器。
权利要求
1.一种具有多个存储体的数据存储器，其中每个存储体包含多个存储器单元，所述单元相对于指定的矩阵行线(WL)和/或列线(BL)形成行和列的矩阵形阵列，它可以选择性地激活每个存储体(BK)的所述矩阵行线(WL)，每个存储体(BK)的列线(BL)被连接到列驱动设备(LV、SS)上，所述驱动设备(LV、SS)被指定给相应的存储体并包含用于每个列线(BL)的一个列选择开关(SS)，所述列开关能够选择性地转换并在接通状态下从/向一个数据线网络(HD、LD)的相关列连接点(SP)发送一个将被写入到相应列线(BL)或从中读出的数据值，其特征是所述存储体(BK)以它们平行于所述矩阵行并定位有被连接到各列驱动设备上的所述列线(BL)一端的边缘位于在所述矩阵行方向上延伸并基本上与所述列方向垂直的一个公共平面上的方式空间地一个位于另一个顶部的安排成一个堆栈，和所有存储体(BK)的列驱动设备(LV、SS)在或者靠近在该处定位有连接到所述列驱动设备(LV、SS)的所述列线(BL)的端子上的所述堆栈那个边缘上被在所述列的方向上彼此直接相互靠近的排列。
2.根据权利要求1所述的数据存储器，其特征是所述存储器单元是在能够不被损坏的情况下读出的存储器单元，和在每种情况下多个列线(例如BL
-BL[7/0])种的每一个都被指定给位于每个存储体(例如BK
)处的相应列驱动设备，在每种情况下，一个列选择开关(例如SS
-SS[7/0])被插入到每个列和相关读出放大器之间。
3.根据权利要求2所述的数据存储器，其特征是其中的每一个都被指定给一个读出放大器(例如LV
)的一定数量的列线(例如BL
-BL[7/0])被安排成一行，该行在所述矩阵行方向上延伸并不长于一个矩阵行的长度，和所有的读出放大器(LV
-LV[3])沿着所述堆栈的边缘彼此相互靠近地安排。
4.根据权利要求2或3所述的数据存储器，其特征是所述存储器单元是磁致电阻存储器单元(MZ)。
5.根据在前权利要求当中任一个所述的数据存储器，其特征是在所述堆栈中的相邻存储体(BK)中的每一个都被指定给同一个矩阵行线(WL)或列线(BL)，所述矩阵行线(WL)的平面(E1、E3、E5)交替利用所述堆栈中所述列线(BL)的平面(E2、E4)。
全文摘要
在具有多个存储体的存储器中,每个存储体包含多个存储器单元,所述存储器单元形成具有各指定矩阵行线(WL)或列线(BL)的行和列的矩阵形排列,所述存储体以它们平行于所述矩阵行并在该处被定位有被连接到相应列驱动设备(LV、SS)上的所述列线端子的边缘位于沿所述矩阵行方向延伸并与所述列方向基本垂直的公共平面中的方式空间地一个位于一个顶上地安排成一个堆栈。所有存储体(BK)的所述列驱动设备(LV、SS)在或者靠近所述存储体堆栈的前述边缘上的所述列方向上彼此直接相邻地安排成一个存储体。所述存储体(BK)最好包含能够在不被损坏的情况下读出的存储器单元,在每种情况下,多个列线(例如BL
－BL[7/0])中的每一个都被指定给每个存储体(例如BK
)列驱动设备(LV、SS)中的一个公共读出放大器(LV
)。
文档编号G11C11/401GK1353460SQ0114277
公开日2002年6月12日 申请日期2001年11月2日 优先权日2000年11月3日
发明者H·霍恩格斯奇米德, G·米勒 申请人:因芬尼昂技术股份公司