专利名称：可进行稳定的数据读出和数据写入的薄膜磁性体存储器的制作方法
技术领域：
本发明涉及薄膜磁性体存储器，更特定地说，涉及具备具有磁隧道结(MTJ)的存储单元的随机存取存储器。
背景技术：
作为能以低功耗来存储非易失性的数据的存储器，MRAM(磁随机存取存储器)器件正在引起人们的注意。MRAM器件是使用在半导体集成电路上形成的多个薄膜磁性体进行非易失性的数据存储、能对于薄膜磁性体的每一个进行随机存取的存储器。
特别是，近年来已发表了通过将利用了磁隧道结(MTJ)的薄膜磁性体作为存储单元来使用、MRAM器件的性能得到了飞跃的进步的情况。关于具备有磁隧道结的存储单元的MRAM器件，在“A 10ns Read andWrite Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，ISSCC Digest ofTechnical Papers，TA7.2，Feb.2000.和“Nonvolatile RAM based onMagnetic Tunnel Junction Element(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA 7.3，Feb.2000.等的技术文献中已公开了。
图66是示出具有磁隧道结的存储单元(以下，也简称为MTJ存储单元)的结构的概略图。
参照图66，MTJ存储单元具备其电阻值随存储数据的数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR由场效应晶体管形成，被结合在隧道磁阻元件TMR与接地电压Vss之间。
对于MTJ存储单元来说，配置指示数据写入用的写字线WWL、指示数据读出用的读字线RWL和在数据读出时和数据写入时传递与存储数据的电平对应的电信号用的数据线、即位线BL。
图67是说明来自MTJ存储单元的数据读出工作的概念图。
参照图67，隧道磁阻元件TMR具有有恒定方向的固定磁场的磁性体层(以下，也简称为固定磁层」)FL和有自由磁场的磁性体层(以下，也简称为自由磁层)VL。在固定磁层FL与自由磁层VL之间配置用绝缘体膜形成的隧道阻挡层TB。在自由磁层VL中，根据存储数据的电平，以非易失性的方式写入与固定磁层FL相同方向的磁场和与固定磁层FL不同方向的磁场的某一方。
在数据读出时，存取晶体管ATR根据读字线RWL的激活而被接通。由此，在位线BL～隧道磁阻元件TMR～存取晶体管ATR～接地电压Vss的电流路径中，从图中未示出的控制电路流过作为恒定电流来供给的读出电流Is。
隧道磁阻元件TMR的电阻值随着固定磁层FL与自由磁层VL之间的磁场方向的相对关系而变化。具体地说，在固定磁层FL的磁场方向与写入到自由磁层VL中的磁场方向为相同的情况下，与两者的磁场方向不同的情况相比，隧道磁阻元件TMR的电阻值变小。以下，在本说明书中，假定分别用Rh和R1来表示分别与存储数据的“1”和“0”对应的隧道磁阻元件的电阻值。其中，假定Rh＞R1。
这样，隧道磁阻元件TMR的电阻值随从外部施加的磁场而变化。因而，根据隧道磁阻元件TMR所具有的电阻值的变化特性，可进行数据存储。
由读出电流Is在隧道磁阻元件TMR中产生的电压变化随在自由磁层VL中存储的磁场方向的不同而不同。由此，如果在一度将位线BL预充电到高电压的状态后开始供给读出电流Is，则通过对位线BL的电压电平变化的监视，可读出MTJ存储单元的存储数据的电平。
图68是说明对于MTJ存储单元的数据写入工作的概念图。
参照图68，在数据写入时，读字线RWL被非激活，存取晶体管ATR被关断。在该状态下，对自由磁层VL写入磁场用的数据写入电流分别流过写字线WWL和位线BL。自由磁层VL的磁场方向由分别流过写字线WWL和位线BL的数据写入电流的方向的组合来决定。
图69是说明数据写入时的数据写入电流的方向与磁场方向的关系的概念图。
参照图69，假定用横轴示出的磁场Hx表示由流过位线BL的数据写入电流产生的磁场H(BL)的方向。另一方面，在纵轴上示出的磁场Hy表示由流过写字线WWL的数据写入电流产生的磁场H(WWL)的方向。
只在磁场H(BL)与H(WWL)之和到达图中示出的星形特性线的外侧区域的情况下，新写入在自由磁层VL中存储的磁场方向。即，在施加了与星形特性线的内侧的区域相当的磁场的情况下，不更新在自由磁层VL中存储的磁场方向。
因而，为了利用写入工作来更新隧道磁阻元件TMR的存储数据，必须使电流流过写字线WWL和位线BL这两者。在隧道磁阻元件TMR中一度存储的磁场方向、即存储数据，在进行新的数据写入之前的期间内，以非易失性的方式被保持。
在数据读出工作时，也在位线BL中流过读出电流Is。但是，一般来说，由于将读出电流Is设定为比上述的数据写入电流小约1～2个数量级，故因读出电流Is的影响而在数据读出时错误地改写MTJ存储单元的存储数据的可能性很小。
但是，构成各MTJ存储单元的磁性体层的磁化特性对存储单元特性有很大的影响。特别是，由于磁性体的端部效应等的缘故，在数据存储用的磁化方向的变化难以显现的隧道磁阻元件TMR中，在数据写入中所必要的施加磁场变大，产生伴随数据写入电流的增加而功耗增大或磁噪声增加这样的不良影响。再者，如果磁化方向的变化难以显现，则由于与存储数据电平对应的电阻值的变化量也变小，故导致数据读出中的信号容限的下降。
此外，在使用了隧道磁阻元件的MRAM器件中，因其结构的缘故，存储单元尺寸的缩小较难。特别是，难以实现在数据读出时的信号容限的提高方面有效的、在动态随机存取存储器(DRAM)等中一般应用的折叠型位线结构。
再者，在折叠型位线结构中，构成位线对的互补位线的一方和另一方分别与成为数据读出对象的存储单元和读出参照电压结合，利用放大互补位线间的电压差来进行信号容限高的数据读出。因而，读出参照电压必须考虑隧道磁阻元件中的上述的电阻值Rh和R1来设定。但是，与制造时的离散性相对应，难以准确地设定读出参照电压。
发明内容本发明的目的在于提供构成使用了具有均匀的磁化特性的隧道磁阻元件的各存储单元的薄膜磁性体存储器。
本发明的另一目的在于提供能与制造时的离散性对应地确保数据读出时的高的信号容限的薄膜磁性体存储器。
本发明的又一目的在于提供具有适合于高集成化的存储单元配置、特别是适合于折叠型位线结构的存储单元配置的薄膜磁性体存储器。
如果归纳本发明，则本发明是一种在半导体衬底上形成的薄膜磁性体存储器，具备进行数据存储用的多个存储单元。各存储单元包含存取元件，用来在导通时形成数据读出电流的路径；以及磁存储部，与存取元件串联地连接，其电阻值随存储数据而变化。磁存储部具有第1磁性体层，在半导体衬底上被形成，具有被固定了的磁化方向；第2磁性体层，在半导体衬底上被形成，在与来自外部的施加磁场对应的方向上被磁化；以及绝缘膜，在第1和第2磁性体层之间被形成。磁存储部使用第2磁性体层的平面方向的一部分的规定区域而被形成。
因而，本发明的主要的优点在于，能将各存储单元中的磁存储部形成为具有均匀的磁化特性。其结果是，在确保数据读出时的信号容限的同时，可减小数据写入时所必要的数据写入电流，抑制消耗电流和磁噪声。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备多个存储单元；虚设存储单元；第1数据线；第2数据线；以及数据读出电路。各存储单元的电阻值随存储数据的电平而变化。虚设存储单元生成读出参照电压。虚设存储单元包含各自具有与存储单元同样的结构的多个单元单位，多个单元单位中的至少各1个保持不同的电平(“1”，“0”)的存储数据。第1数据线在数据读出时与多个存储单元中所选择的1个连接。第2数据线与虚设存储单元连接。数据读出电路检测第1和第2数据线的电压差。
因而，可根据在具有与存储单元同样的结构的单元单位中所存储的数据来生成读出参照电压。其结果是，通过容许制造离散性而将读出参照电压设定为适当的电平，可进行信号容限大的数据读出。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备多个存储单元；多条读字线；多条写字线；以及多条位线。多个存储单元被配置成行列状。多条读字线分别与多个存储单元的行对应地被配置，在数据读出时实施行选择。多条写字线分别与多个存储单元的行对应地被配置，在数据写入时实施行选择。多条位线分别与多个存储单元的列对应地被配置，在数据读出时和数据写入时分别使数据写入电流和数据读出电流通过。各存储单元包含磁存储部，其电阻随存储数据而变化；以及存取晶体管，与磁存储部串联地结合在对应的位线与第1电压之间。存取晶体管具有栅，与对应的读字线连接；第1接点，用来将源区与第1电压结合；以及第2接点，与第1接点在列方向上邻接地被配置，用来将漏区与磁存储部连接起来。在各存储单元行中，同样地重复第1和第2接点的配置。在邻接的存储单元列间，存储单元相互间各以1/2间距被错开配置。在各位线的上层形成各写字线。
因而，由于与各读字线对应地将存储单元连接到每隔1条的位线上，故可进行适合于基于折叠型位线结构的数据读出的存储单元配置而又不使单元尺寸增加。再者，与不进行间距错开的情况相比，由于可加长磁存储部相互间的距离，故可抑制存储单元间的磁场干扰以确保工作容限。可容易地确保存储单元间的行方向间距，使存储器阵列实现高集成化。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备多个存储单元；多条读字线；多条写字线；以及多条位线。多个存储单元被配置成行列状。多条读字线分别与多个存储单元的行对应地被配置，在数据读出时实施行选择。多条写字线分别与多个存储单元的行对应地被配置，在数据写入时实施行选择。多条位线分别与多个存储单元的列对应地被配置，在数据读出时和数据写入时分别使数据写入电流和数据读出电流通过。各存储单元包含磁存储部，其电阻随存储数据而变化；以及存取晶体管，与磁存储部串联地结合在对应的位线与第1电压之间。存取晶体管具有栅，与对应的读字线连接；第1接点，用来将源区与第1电压结合；以及第2接点，与第1接点在列方向上邻接地被配置，用来将漏区与磁存储部连接。在每个存储单元行中，以互相反转的方式配置第1和第2接点。在邻接的存储单元列间，存储单元相互间各以规定间距被错开配置。在各位线的上层形成各写字线。
因而，与不进行间距错开的情况相比，由于可加长磁存储部相互间的距离，故可抑制存储单元间的磁场干扰以确保工作容限。可容易地确保存储单元间的行方向间距来谋求高集成化。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备多个存储单元；多条读字线；多条写字线；以及多条位线。多个存储单元被配置成行列状。多条读字线分别与多个存储单元的行对应地被配置，在数据读出时实施行选择。多条写字线分别与多个存储单元的行对应地被配置，在数据写入时实施行选择。多条位线分别与多个存储单元的列对应地被配置，在数据读出时和数据写入时分别使数据写入电流和数据读出电流通过。各存储单元包含磁存储部，其电阻随存储数据而变化；以及存取晶体管，与磁存储部串联地结合在对应的位线与第1电压之间。存取晶体管具有栅，与对应的读字线连接；第1接点，用来将源区与第1电压结合；以及第2接点，与第1接点在列方向上邻接地被配置，用来将漏区与磁存储部连接。在每个存储单元行中，同样地重复第1和第2接点的配置。在邻接的存储单元列间，以互相反转的方式配置第1和第2接点。在各位线的上层配置各写字线。
因而，由于可加长磁存储部相互间的距离，故可抑制存储单元间的磁场干扰以确保工作容限。此外，可容易地确保存储单元间的行方向间距来谋求高集成化。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备多个存储单元；多条读字线；多条写字线；以及多条位线。多个存储单元被配置成行列状。多条读字线分别与多个存储单元的行对应地被配置，在数据读出时实施行选择。多条写字线分别与多个存储单元的行对应地被配置，在数据写入时实施行选择。多条位线分别与多个存储单元的列对应地被配置，在数据读出时和数据写入时分别使数据写入电流和数据读出电流通过。各存储单元包含磁存储部，其电阻随存储数据而变化；以及存取晶体管，与磁存储部串联地结合在对应的位线与第1电压之间。存取晶体管具有栅，与对应的读字线连接；第1接点，用来将源区与第1电压结合；以及第2接点，与第1接点在列方向上邻接地被配置，用来将漏区与磁存储部连接。在每个存储单元行中，同样地重复第1和第2接点的配置。在邻接的存储单元列间，以互相反转的方式配置第1和第2接点。在邻接的存储单元列间，存储单元相互间各以1/2间距被错开配置。
因而，由于与各读字线对应地将存储单元连接到每隔1条的位线上，故可进行适合于基于折叠型位线结构的数据读出的存储单元配置而不使单元尺寸增加。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备多个存储单元；多条读字线；多条写字线；以及多条位线。多个存储单元被配置成行列状。多条读字线分别与多个存储单元的行对应地被配置，在数据读出时实施行选择。多条写字线分别与多个存储单元的行对应地被配置，在数据写入时实施行选择。多条位线分别与多个存储单元的列对应地被配置，在数据读出时和数据写入时分别使数据写入电流和数据读出电流通过。各存储单元包含磁存储部，其电阻随存储数据而变化；以及存取晶体管，与磁存储部串联地结合在对应的位线与第1电压之间。存取晶体管具有栅，与对应的读字线连接；第1接点，用来将源区与第1电压结合；以及第2接点，与第1接点在列方向上邻接地被配置，用来将漏区与磁存储部连接。在邻接的存储单元行间，以互相反转的方式配置第1和第2接点。在邻接的存储单元列间，以互相反转的方式配置第1和第2接点。在各位线的上层配置各写字线。
因而，可进行适合于基于折叠型位线结构的数据写入的存储单元配置而不使单元尺寸增加。此外，可容易地确保存储单元间的行方向间距来谋求高集成化。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备多个存储单元；多条读字线；多条写字线；以及多条位线。多个存储单元被配置成行列状。多条读字线分别与多个存储单元的行对应地被配置，在数据读出时实施行选择。多条写字线分别与多个存储单元的行对应地被配置，在数据写入时实施行选择。多条位线分别与多个存储单元的列对应地被配置，在数据读出时和数据写入时分别使数据写入电流和数据读出电流通过。各存储单元包含磁存储部，其电阻随存储数据而变化；以及存取晶体管，与磁存储部串联地结合在对应的位线与第1电压之间。存取晶体管具有栅，与对应的读字线连接；第1接点，用来将源区与第1电压结合；以及第2接点，与第1接点在列方向上邻接地被配置，用来将漏区与磁存储部连接。在邻接的存储单元行间，以互相反转的方式配置第1和第2接点。在邻接的存储单元列间，以互相反转的方式配置第1和第2接点。在邻接的存储单元列间，存储单元相互间各以1/4间距被错开配置。在各位线的上层配置各写字线。
因而，由于与各读字线RWL对应地将存储单元连接到每隔1条的位线BL上，故可进行适合于基于折叠型位线结构的数据读出的存储单元配置而不使单元尺寸增加。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备多个存储单元；多条读字线；多条写字线；以及多条位线。多个存储单元被配置成行列状。多条读字线分别与多个存储单元的行对应地被配置，在数据读出时实施行选择。多条写字线分别与多个存储单元的行对应地被配置，在数据写入时实施行选择。多条位线分别与多个存储单元的列对应地被配置，在数据读出时和数据写入时分别使数据写入电流和数据读出电流通过。各存储单元包含磁存储部，其电阻随存储数据而变化；以及存取晶体管，与磁存储部串联地结合在对应的位线与第1电压之间。存取晶体管具有栅，与对应的读字线连接；第1接点，用来将源区与第1电压结合；以及第2接点，与第1接点在列方向上邻接地被配置，用来将漏区与磁存储部连接。第1接点被构成1个配置单位的列方向上邻接的每2个存储单元所共有。在各位线的上层配置各写字线。
因而，可削减存取晶体管的接点数来配置存储单元。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备保持存储数据用的多个存储单元。各存储单元包含存取门，在数据读出时有选择地导通；以及磁存储部，与存取门串联地连接，根据存储数据而具有第1和第2电阻的一方。磁存储部具有第1磁层，具有被固定了的磁化方向；第2磁层，根据被写入的存储数据，相对于第1磁层在同一方向和相反方向的某一方向上被磁化；以及在第1和第2磁层之间形成的第1绝缘膜。薄膜磁性体存储器还具备数据线，在数据读出时，经多个存储单元中的数据读出对象中所选择的选择存储单元的接通了的存取门，与选择存储单元的磁存储部导电性地连接；参照数据线，在数据读出时，传递与数据线的电压比较用的读出参照电压；以及多个虚设存储单元，各自被配置在多个存储单元的每个恒定区划中，用来生成读出参照电压。各虚设存储单元包含虚设磁存储部；以及虚设存取门，在数据读出时有选择地接通，用来导电性地连接虚设磁存储部与参照数据线。虚设磁存储部具有第3磁层，在固定方向上被磁化；第4磁层，在与第3磁层交叉的方向上被磁化；以及在第3和第4磁层之间形成的第2绝缘膜。
这样的薄膜磁性体存储器可将具有与存储单元的磁存储部同样的结构的虚设磁存储部的电阻设定为与存储数据对应的存储单元的2种电阻的中间值。因而，可制造生成读出参照电压用的虚设存储单元而不导致制造工序的复杂化。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备保持存储数据用的多个存储单元。各存储单元包含存取门，在数据读出时有选择地导通；以及磁存储部，与存取门串联地连接，根据存储数据而具有第1电阻和比第1电阻大的第2电阻的一方。磁存储部具有第1磁层，具有被固定了的磁化方向；第2磁层，根据被写入的存储数据，相对于第1磁层在同一方向和相反方向的某一方向上被磁化；以及在第1和第2磁层之间形成的第1绝缘膜。薄膜磁性体存储器还具备数据线，在数据读出时，经多个存储单元中的数据读出对象中所选择的选择存储单元的接通了的存取门，与选择存储单元的磁存储部导电性地连接；参照数据线，在数据读出时，传递与数据线的电压比较用的读出参照电压；以及多个虚设存储单元，各自被配置在多个存储单元的每个恒定区划中，用来生成读出参照电压。各虚设存储单元包含虚设存取门，在数据读出时有选择地接通；以及多个虚设磁存储部，响应于虚设存取门的接通，与参照数据线导电性地连接。各虚设磁存储部具有第3磁层，在固定方向上被磁化；第4磁层，在与第3磁层同一方向和相反方向的某一方向上被磁化；以及在第3和第4磁层之间形成的第2绝缘膜。各虚设磁存储部与多个虚设磁存储部中的其它的至少1个串联连接。
这样的薄膜磁性体存储器可利用具有与存储单元的磁存储部同样的结构、且使用了同样地被磁化的虚设磁存储部的虚设存储单元，生成读出参照电压。因而，可制造虚设存储单元而不导致制造工序的复杂化。再者，由于可减少施加到各虚设存储单元中的隧道阻挡层(第2绝缘层)上的电压，故可提高被选择的频度高的虚设存储单元的可靠性。
按照本发明的另一方面，本发明是一种薄膜磁性体存储器，具备多个磁存储单元，各自用来保持由施加的磁场写入了的存储数据；以及虚设存储单元，用来在数据读出时发生读出参照电压。各磁存储单元和虚设存储单元包含磁存储部，根据存储数据的电平而具有第1电阻和比第1电阻大的第2电阻的某一电阻；以及存取门，与磁存储部串联连接，有选择地接通。薄膜磁性体存储器还具备第1数据线，在数据读出时与多个磁存储单元中所选择的磁存储单元导电性地连接的状态下，供给数据读出电流；第2数据线，在数据读出时与虚设存储单元导电性地连接的状态下，供给与第1数据线同等的数据读出电流；数据读出电路，根据第1和第2数据线的电压，生成读出数据；以及电阻附加电路，用来相对于第1数据线串联地附加比第1和第2电阻值的差值小的第3电阻。虚设存储单元中包含的磁存储部存储与第2电阻值对应的电平的数据。
这样的薄膜磁性体存储器可同样地作成存储单元和虚设存储单元的结构，故可跟踪制造离散性来确保数据读出容限。
通过参照附图的后述的本发明的详细的说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
图1是示出本发明的实施例的MRAM器件1的整体结构的框图。
图2是示出图1中示出的存储器阵列的结构的概念图。
图3是示出图2中示出的隧道磁阻元件的剖面图。
图4是示出图3中示出的自由磁层中的磁化方向的概念图。
图5是示出易磁化轴区域中的磁化特性的概念图。
图6是示出难磁化轴区域中的磁化特性的概念图。
图7是示出实施例1的隧道磁阻元件的第1结构例的概念图。
图8是示出图7中示出的隧道磁阻元件的剖面图。
图9是示出实施例1的隧道磁阻元件的第2配置例的概念图。
图10是示出实施例1的隧道磁阻元件的第3配置例的概念图。
图11是示出实施例1的变例1的隧道磁阻元件的配置的概念图。
图12是示出实施例1的变例2的隧道磁阻元件的配置的概念图。
图13是示出实施例1的变例3的隧道磁阻元件的配置的概念图。
图14是示出使用了二极管作为存取元件的MTJ存储单元的第1结构例的电路图。
图15是示出使用了二极管作为存取元件的MTJ存储单元的第2结构例的电路图。
图16是示出半导体衬底上的MTJ存储单元的第1结构例的结构图。
图17是示出半导体衬底上的MTJ存储单元的第2结构例的结构图。
图18是示出半导体衬底上的MTJ存储单元的第3结构例的结构图。
图19是示出实施例2的MTJ存储单元的第1配置例的概念图。
图20是示出实施例2的MTJ存储单元的第2配置例的概念图。
图21是示出实施例2的MTJ存储单元的第3配置例的概念图。
图22是示出实施例2的MTJ存储单元的第4配置例的概念图。
图23是示出实施例2的MTJ存储单元的第5配置例的概念图。
图24是示出实施例2的变例1的MTJ存储单元的第1配置例的概念图。
图25是示出实施例2的变例1的MTJ存储单元的第2配置例的概念图。
图26是示出实施例2的变例1的MTJ存储单元的第3配置例的概念图。
图27是示出实施例2的变例2的MTJ存储单元的第1配置例的概念图。
图28是示出实施例2的变例2的MTJ存储单元的第2配置例的概念图。
图29是示出实施例2的变例2的MTJ存储单元的第3配置例的概念图。
图30是示出实施例2的变例2的MTJ存储单元的第4配置例的概念图。
图31是示出实施例2的变例2的MTJ存储单元的第5配置例的概念图。
图32是示出实施例2的变例3的MTJ存储单元的第1配置例的概念图。
图33是示出实施例2的变例3的MTJ存储单元的第2配置例的概念图。
图34是示出实施例2的变例3的MTJ存储单元的第3配置例的概念图。
图35是说明基于本发明的薄膜磁性体存储器中的折叠型位线结构的数据读出的概念图。
图36是示出实施例3的虚设存储单元的第1结构例的电路图。
图37是示出实施例3的虚设存储单元的第2结构例的电路图。
图38是示出关于实施例3的变例1的存储器阵列及其外围电路的数据读出的部分的结构的框图。
图39是说明对于图38中示出的并列虚设单元的数据写入的概念图。
图40是示出关于实施例3的变例2的存储器阵列及其外围电路的数据读出的部分的结构的框图。
图41是示出关于实施例3的变例3的存储器阵列及其外围电路的数据读出的部分的结构的框图。
图42是说明对于图41中示出的串联虚设单元的数据写入的概念图。
图43是示出关于实施例3的变例4的存储器阵列及其外围电路的数据读出的部分的结构的框图。
图44是示出关于实施例3的变例5的存储器阵列及其外围电路的数据读出的部分的结构的框图。
图45是说明对于图44中示出的并列虚设单元的数据写入的概念图。
图46是示出关于实施例3的变例6的存储器阵列及其外围电路的数据读出的部分的结构的框图。
图47是说明对于图46中示出的串联虚设单元的数据写入的概念图。
图48是示出关于实施例3的变例7的存储器阵列及其外围电路的数据读出的部分的结构的框图。
图49是说明对于图48中示出的并列虚设单元的数据写入的概念图。
图50A和50B是示出实施例4的虚设存储单元的第1结构例的概念图。
图51是示出实施例4的第2结构例的虚设存储单元的结构的结构图。
图52是示出实施例4的虚设存储单元的第3结构例的概念图。
图53是示出图52中示出的隧道磁阻元件的结构的概念图。
图54是示出实施例4的虚设存储单元的第4结构例的概念图。
图55是示出实施例4的变例1的虚设存储单元的结构的概略图。
图56是示出图55中示出的虚设存储单元的等效电路的电路图。
图57是示出实施例4的变例2的虚设存储单元的结构的概略图。
图58是说明实施例4的变例2的虚设存储单元的工作的时序图。
图59是示出实施例4的变例3的虚设存储单元的结构的概念图。
图60是说明实施例4的变例3的虚设存储单元的工作的时序图。
图61是示出实施例4的变例4的虚设存储单元的结构的概念图。
图62是说明对于图61中示出的隧道磁阻元件的数据写入的概念图。
图63是示出实施例4的变例5的虚设存储单元的结构的概念图。
图64是说明对于图63中示出的虚设存储单元的数据写入的概念图。
图65是示出图63中示出的电阻元件的另一结构例的图。
图66是示出具有磁隧道结的存储单元的结构的概略图。
图67是说明来自MTJ存储单元的数据读出工作的概念图。
图68是说明对于MTJ存储单元的数据写入工作的概念图。
图69是说明数据写入时的数据写入电流的方向与磁场方向的关系的概念图。
具体实施例方式
以下，参照附图，详细地说明本发明的实施例。再有，假定图中的同一符号表示同一或相当的部分。
〔实施例1〕参照图1，本发明的实施例的MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD进行随机存取，进行写入数据DIN的输入和读出数据DOUT的输出。
MRAM器件1具备响应于控制信号CMD来控制MRAM器件1的整体工作的控制电路5和具有配置成行列状的多个MTJ存储单元的存储器阵列10。
参照图2，存储器阵列10包含配置成n行×m列的(n、m自然数)的多个MTJ存储单元MC。以下，也将MTJ存储单元单单称为「存储单元」。各存储单元MC具有与图66同样的结构，具有隧道磁阻元件TMR和存取晶体管ATR。通过在半导体衬底上将存储单元配置成行列状，可实现高集成化的MRAM器件。
对各存储单元MC配置位线BL、写字线WWL和读字线RWL。分别与存储单元的行对应地配置多条写字线WWL和读字线RWL，分别与存储单元的列对应地配置多条位线BL。因而，对于配置成行列状的n×m个存储单元，设置n条的写字线WWLl～WWLn和读字线RWLl～RWLn、m条的位线BLl～BLm。
再次参照图1，MRAM器件1还具备行译码器20，根据由地址信号ADD示出的行地址RA进行存储器阵列10中的行选择；列译码器25，根据由地址信号ADD示出的列地址CA进行存储器阵列10中的列选择；字线驱动器30，用来根据行译码器20的行选择结果有选择地激活读字线RWL和写字线WWL；字线电流控制电路40，用来在数据写入时在写字线WWL中流过数据写入电流；以及读出/写入控制电路50、60，用来在数据读出和数据写入时分别流过数据写入电流±Iw和读出电流Is。
参照图3，隧道磁阻元件TMR包含反强磁性体层101；固定磁层102的一部分区域，在反强磁性体层101上形成，具有恒定方向的固定磁场；自由磁层103，由施加的磁场进行磁化；作为在固定磁层102与自由磁层103之间形成的绝缘体膜的隧道阻挡层104；及接点电极105。
利用FeMn、NiFe等的适当的磁性材料形成反强磁性体层101、固定磁层102和自由磁层103。利用Al2O3等形成隧道阻挡层104。
隧道磁阻元件TMR经根据需要配置的、作为与金属布线导电性地连接用的缓冲材料的阻挡金属106，与上部布线导电性地连接。接点电极105与下部布线(未图示)导电性地连接。例如，上部布线相当于位线BL，下部布线相当于与存取晶体管ATR连接的金属布线。
这样，可在上部布线与下部布线之间导电性地连接具有磁隧道结的隧道磁阻元件TMR。
图4是示出隧道磁阻元件中的自由磁层中的磁化方向的概念图。在图4中，作为一例，示出以长方形形状设置了隧道磁阻元件TMR的情况下的自由磁层103的平面图。
参照图4，在长方形形状的自由磁层103中，在长度方向(图4的左右方向)上形成易磁化轴(EA)，在宽度方向(图4的上下方向)上形成难磁化轴(HA)。与此相对应，在中央部附近的易磁化轴区域110中，响应于对易磁化轴方向施加的外部磁场，磁化方向容易反转。另一方面，在左右端的难磁化轴区域112、114中，即使施加易磁化轴方向的外部磁场，磁化方向也不容易反转。
图5和图6中示出说明易磁化轴区域和难磁化轴区域的每一区域中的磁化特性用的磁滞曲线。
参照图5，易磁化轴区域110，在被施加了比易磁化轴方向的规定磁场+Hc大的+方向的磁场的情况下，被磁化为+Mc，在被施加了比规定磁场-Hc大的-方向的磁场的情况下，被磁化为-Mc。因而，在施加-Hc～+Hc的范围的规定的水平以下的磁场的情况下，磁化方向不变化，具有作为存储单元所希望的特性。
参照图6，难磁化轴区域112、114响应于易磁化轴方向的磁场而不容易被磁化、具有磁化的方向和量缓慢地变化的特性。因而，难磁化轴区域与响应于易磁化轴方向的磁场其磁化的方向和量被设定为2值的易磁化轴区域不同，具有作为存储单元所不希望的特性。
其结果是，在将具有易磁化轴区域那样的特性的区域作为自由磁层103所具有的存储单元中，在数据读出时，不能充分地确保与存储数据电平对应的电阻值的变化量，难以确保信号容限。此外，在数据写入时，为了充分地使磁化方向反转所必要施加的磁场增大，导致数据写入电流的增加。其结果是，产生了消耗电流的增大和磁噪声的增加这样的问题。
参照图7，在实施例1的隧道磁阻元件的第1结构例中，在与固定磁层102层叠的自由磁层103内，将与易磁化轴区域相当的区域作为隧道结区115来使用。即，不将具有作为存储单元所不希望的特性的难磁化轴区域作为隧道磁阻元件TMR的构成部分来使用。
其结果是，由于只将流过与隧道结区115相当的易磁化轴区域的电流用于数据读出，故可充分地确保与存储数据电平对应的电阻值的变化量，可确保数据读出时的信号容限。此外，可减小数据写入时所必要的数据写入电流，可抑制消耗电流和磁噪声。
在图8中示出图7中的P-P’剖面图。在此，使用图8说明图7中示出的隧道磁阻元件TMR的制作。
参照图8，在半导体衬底上按照所希望的图形形成了反强磁性体层101和固定磁层102后，形成例如SiO2的层间膜107。虽然未图示，但反强磁性体层101经规定的下层布线(未图示)与存取晶体管导电性地连接。此外，将与下部布线导电性地连接的接点电极105配置成覆盖与隧道结区115对应的区域。
在层间膜107的隧道结部分上设置了到达固定磁层102的开口部，在该开口部中以所希望的膜厚形成了隧道阻挡层104和自由磁层103，进而根据需要形成了阻挡金属106后，进行所希望的构图。
此外，以这种方式可制作导电性地连接在作为在层间膜107的上层形成的金属布线的上层布线108与下层布线(未图示)之间的隧道磁阻元件TMR。
再有，关于在固定磁层102上形成的规定膜厚的隧道阻挡层104和自由磁层103，也可使用化学机械研磨(CMP)等除去隧道结以外的部分来制作，以代替在层间膜107上设置的开口部中对隧道阻挡层104和自由磁层103进行构图。
如图9和图10中所示，也可作成使用与易磁化轴区域相当的长度方向(图9和图10中的左右方向)的一部分区域的整体来设置隧道结区115的结构。
在这样的结构中，在图9中示出沿同一方向配置固定磁层102和自由磁层103的结构，在图10中示出分别沿互相交叉的方向配置固定磁层102和自由磁层103的结构。
〔实施例1的变例1〕参照图11，在实施例1的变例1的隧道磁阻元件中，在大面积的固定磁层102上配置被分割了的多个自由磁层103。在每个存储单元中分割地配置自由磁层103。相反，将固定磁层102配置成在多个存储单元间被共有。
在各自由磁层103中，与图7同样，与易磁化轴区域对应地配置隧道结区115。再有，通过与隧道结区115同等地或在比其窄的区域中配置未图示的接点电极，在数据读出时，可忽略流过固定磁层102的读出电流(数据读出电流)路径中的变宽的电阻部分。
通过作成这样的配置，在易磁化轴区域中形成各存储单元中的隧道磁阻元件TMR，在确保数据读出时的信号容限的同时，可减小数据写入时所必要的数据写入电流，可抑制消耗电流和磁噪声。
〔实施例1的变例2〕参照图12，在实施例1的变例2的隧道磁阻元件中，对于多个存储单元共同地配置大面积的固定磁层102和自由磁层103。再者，在与自由磁层103中的易磁化轴区域相当的区域中，在每个存储单元中设置隧道结区115。与实施例1的变例1相同，分别与隧道结区115对应地配置未图示的接点电极。
对于在行方向上相互邻接的、属于同一行的存储单元组共同地配置写字线WWL和未图示的读字线RWL。同样，对于在列方向上相互邻接的、属于同一列的存储单元组共同地配置位线BL。在图12中，代表性地示出分别与第1行～第3行和第1列～第3列对应的写字线WWL1～WWL3和位线BL1～BL3。
通过作成这样的配置，与实施例1的变例1相同，可确保数据读出时的信号容限。
此外，由于将自由磁层103的形状设定为确保充分的面积，故自由磁层103中的易磁化轴的方向不受来自形状的几何学的制约。其结果是，在各存储单元中，可使因流过写字线WWL和位线BL的数据写入电流分别产生的数据写入磁场的合成磁场的方向与易磁化轴的方向一致。预先将固定磁层102中的磁化方向形成为与该合成磁场的方向一致。
因而，可利用较小的数据写入电流来产生自由磁层103中的磁化方向的变化、即在存储数据的写入中所必要的数据写入磁场。其结果是，与实施例1的变例1相比，可进一步抑制消耗电流和磁噪声。
〔实施例1的变例3〕参照图13，在实施例1的变例3的隧道磁阻元件中，在每个存储单元行中分割地配置自由磁层103这一点与图12中示出的实施例1的变例2的配置不同。即，在对于多个存储单元行共同地配置的大面积的固定磁层102上配置分别与存储单元行对应地设置的带状的多个自由磁层103。
在各自由磁层103中的与易磁化轴区域相当的区域中，在每个存储单元中设置隧道结区115。与实施例1的变例1相同，分别与隧道结区115对应地配置未图示的接点电极。
通过作成这样的配置，由于各自由磁层103中的易磁化轴的方向受到来自形状的几何学的制约，故数据写入电流必须是与实施例1的变例1同样的水平，另一方面，可在每个存储单元行中在电性能方面独立地设置自由磁层103。因而，在自由磁层103中，与导电性地连接了属于不同的存储单元行的存储单元相互间的实施例1的变例2相比，可谋求数据写入和数据读出工作的稳定化。
〔实施例1的变例4〕在实施例1及其变例1～3中，示出了具有存取晶体管ATR作为存取元件的存储单元的结构，但也可应用适合于使用了二极管作为存取元件的高集成化的存储单元。
参照图14，使用了二极管的存储单元MCDD具备隧道磁阻元件TMR和存取二极管DM。存取二极管DM以从隧道磁阻元件TMR朝向字线WL的方向为正方向，连接在两者之间。位线BL在与字线WL交叉的方向上被设置，与隧道磁阻元件TMR连接。
通过在字线WL和位线BL中流过数据写入电流来进行对于存储单元MCDD的数据写入。数据写入电流的方向与使用了存取晶体管的存储单元的情况相同，根据写入数据的数据电平来设定。
另一方面，在数据读出时，将与所选择的存储单元对应的字线WL设定为低电压(例如接地电压Vss)状态。此时，通过将位线BL预充电到高电压(例如，电源电压Vcc)状态，存取二极管DM被正向偏置而导通，可在隧道磁阻元件TMR中流过读出电流Is。
另一方面，由于将与非选择的存储单元对应的字线WL设定为高电压状态，故对应的存取二极管DM被反向偏置，维持非导通状态，不流过读出电流Is。
这样，即使在使用了存取二极管的MTJ存储单元中，也可进行数据读出和数据写入。
参照图15，使用了二极管的存储单元MCD与图14中示出的结构相同，具备隧道磁阻元件TMR和存取二极管DM。在MTJ存储单元MCD中，在分割地配置读字线RWL和写字线WWL这一点上与图14中示出的存储单元MCDD的结构不同。位线BL在与写字线WWL和读字线RWL交叉的方向上被配置，与隧道磁阻元件TMR导电性地连接。
存取二极管DM以从隧道磁阻元件TMR朝向读字线RWL的方向为正方向，连接在两者之间。写字线WWL不与其它的布线连接，接近于隧道磁阻元件TMR而被设置。
在图14中示出的存储单元MCDD中，在数据写入时，由于在字线WL和位线BL中流过数据写入电流，故在这些布线中分别发生因数据写入电流引起的电压降。产生了这样的电压降的结果，由于在字线WL和位线BL上的电压分布的缘故，在未成为数据写入的对象的存储单元的一部分中，存在存取二极管DM的PN结导通的可能性。其结果，由于未预期的电流流过MTJ存储单元的缘故，存在进行错误的数据写入的可能性。
但是，在图15中示出的存储单元MCD中，由于在数据写入时没有必要在读字线RWL中流过电流，故可将读字线RWL的电压稳定地维持于高电压状态(电源电压Vcc)，能可靠地使存取二极管DM为反向偏置而维持非导通状态。因而，与图14中示出的MTJ存储单元MCDD相比，可谋求数据写入工作的稳定化。
在实施例1及其变例1～3中，即使使用图14和图15中示出的适合于高集成化的存储单元，也可享受同样的效果。
〔实施例2〕在实施例2中，说明使存储器阵列实现高集成化用的存储单元配置。
参照图16，在半导体主衬底120上的p型区122中形成存取晶体管ATR。存取晶体管ATR具有作为n型区的源/漏区123、124和栅125。分别与源/漏区123和124相对应，设置源侧接点130s和漏侧接点130d。
源侧接点130s与在第1金属布线层M1中形成的源线SL连接。源线SL供给在数据读出时形成读出电流(数据读出电流)路径用的接地电压Vss。使用在第2金属布线层M2中形成的金属布线作为写字线WWL。此外，在第3金属布线层M3上设置位线BL。
将隧道磁阻元件TMR配置在设置写字线WWL的第2金属布线层M2与设置位线BL的第3金属布线层M3之间。漏侧接点130d经在接触孔中形成的金属膜128、第1和第2金属布线层M1和M2、根据需要设置的阻挡金属106，与隧道磁阻元件TMR导电性地连接。
在MTJ存储单元中，分别将读字线RWL和写字线WWL作为独立的布线来设置。读字线RWL是为了控制存取晶体管ATR的栅电压而设置的，没有必要主动地流过电流。因而，从提高集成度的观点来看，对于读字线RWL来说，不新设置独立的金属布线层，而是使用多晶硅层或多晶硅硅化物结构等，在与存取晶体管ATR的栅125的同一布线层中来形成。
另一方面，由于在数据写入中必须在写字线WWL和位线BL中流过产生规定值以上的大的磁场用的比较大的数据写入电流，故使用金属布线来形成写字线WWL和位线BL。
参照图17，第2结构例与图16中示出的第1结构例相比，在与源侧接点130s对应的源/漏区123直接与接地电压Vss结合这一点上不同。例如，导电性地连接与同一存储单元行对应的存取晶体管的源/漏区123相互间，对其供给接地电压Vss即可。
与此相伴，不需要图16中示出的源线SL，分别在第1金属布线层M1和第2金属布线层M2中设置写字线WWL和位线BL。此外，与图16同样，在与存取晶体管ATR的栅125为同一的布线层中形成读字线RWL。
参照图18，在第3结构例中，与图16中示出的第1结构例相比，在位线BL的上层配置写字线WWL这一点上不同。例如，分别将写字线WWL和位线BL位线BL设置在第3金属布线层M3和第2金属布线层M2上。由于存取晶体管ATR、源线SL和读字线RWL的配置与图16相同，故不重复进行详细的说明。
这样，将半导体衬底上的MTJ存储单元的配置分类为在写字线WWL的上层配置位线BL的情况(图16和图17)和在位线BL的上层配置写字线WWL的情况(图18)。
参照图19，在实施例2的MTJ存储单元的第1配置例中，用符号140a表示的重复单位与1个存储单元MC相对应。在存储器阵列10中，连续地配置重复单位140a，将存储单元MC配置成行列状。使用设计基准，用8F2来表示存储单元尺寸。
在图19中，代表性地示出第1行、第1列～第2行、第2列为止的存储单元MC和与这些存储单元对应的读字线RWL1、RWL2、写字线WWL1、WWL2、和位线BL1、BL2。
在各存储单元MC中，在源侧接点130s的上层配置隧道磁阻元件TMR，再者，配置隧道磁阻元件TMR与位线BL的接点130b。此外，如图16至图18中所示那样，隧道磁阻元件TMR与漏侧接点130d连接。
由于写字线WWL不与漏侧接点130d重叠，故可与隧道磁阻元件TMR接近地配置在位线BL的上层或下层的任一层。
参照图20，在实施例2的MTJ存储单元的第2配置例中，在属于同一行的存储单元MC中，在同一侧分别配置源侧接点130s和漏侧接点130d。另一方面，每隔1行反转地配置源侧接点130s和漏侧接点130d。也将这样的配置称为「行、条反转配置」。因而，在行、条反转配置中，利用在列方向上邻接的2个存储单元构成1个重复单位140b。在存储器阵列10总体中，连续地配置重复单位140b，将存储单元MC配置成行列状。与图19相同，用8F2来表示存储单元尺寸。
在图20中，代表性地示出第1行、第1列～第2行、第2列为止的存储单元MC和与这些存储单元对应的读字线RWL1、RWL2、写字线WWL1、WWL2、和位线BL1、BL2。
由于各存储单元MC中的隧道磁阻元件TMR、位线BL和接点130b的配置与图19相同，故不重复进行详细的说明。
在图20的结构中，也可将写字线WWL与隧道磁阻元件TMR接近地配置在位线BL的上层或下层的任一层。
参照图21，实施例2的第3配置例相当于在图19中示出的实施例2的第1配置例中在邻接的存储单元列间将重复单位140a错开了1/2间距(半间距)的配置。
在图21中，代表性地示出分别与第1行～第4行对应的读字线RWL1～RWL4和写字线WWL1～WWL4以及分别与第1列和第2列对应的位线BL1、BL2。
通过作成这样的配置，由于与所选择的读字线RWL对应地将存储单元连接到每隔1条的位线BL上，故可进行适合于基于折叠型位线结构的数据读出的存储单元配置而不使单元尺寸增加。
在基于折叠型位线结构的数据读出中，每2条位线构成1对位线对，构成同一位线对的2条互补位线的每一条与存储单元连接或非连接。例如，位线BL1和BL2构成同一位线对，位线BL2在数据读出时作为位线BL1的互补线/BL1而工作。
再者，与不进行间距错开的图19的情况相比，由于可加长各隧道磁阻元件TMR相互间的距离，故可抑制存储单元间的磁场干扰以确保工作容限。此外，由于可沿行方向交替地配置隧道磁阻元件TMR，故可容易地确保存储单元间的行方向间距，可进一步实现存储器阵列的高集成化。
但是，通过进行1/2间距的错开，写字线WWL的配置区域与漏侧接点130d重叠，其中，漏侧接点130d与隧道磁阻元件TMR连接。因而，为了实现第3配置例，必须是图18中所示那样的在位线BL的上层配置写字线WWL的结构。
参照图22，实施例2的第4配置例相当于在图20中示出的实施例2的第2配置例中在邻接的存储单元列间将重复单位140b错开了1/2间距(半间距)的配置。
在图22中，代表性地示出第1行、第1列～第2行、第2列为止的存储单元MC和与这些存储单元对应的读字线RWL1、RWL2、写字线WWL1、WWL2、和位线BL1、BL2。
其结果是，与不进行间距错开的图20的情况相比，由于可加长各隧道磁阻元件TMR相互间的距离，故可抑制存储单元间的磁场干扰以确保工作容限。此外，由于可沿行方向交替地配置隧道磁阻元件TMR，故可容易地确保存储单元间的行方向间距，可进一步实现存储器阵列的高集成化。
但是，通过进行1/2间距的错开，写字线WWL的配置区域与漏侧接点130d重叠，其中，漏侧接点130d与隧道磁阻元件TMR连接。因而，为了实现第4配置例，必须是图18中所示那样的在位线BL的上层配置写字线WWL的结构。
参照图23，实施例2的第5配置例相当于在图20中示出的实施例2的第2配置例中在邻接的存储单元列间将重复单位140b错开了1/4间距的配置。
在图23中，代表性地示出一部分存储单元MC和与这些存储单元对应的读字线RWL1～RWL4和写字线WWL1～WWL3以及位线BL1～BL4。
通过作成这样的配置，由于与所选择的读字线RWL对应地将存储单元连接到每隔1条的位线BL上，故可进行适合于基于折叠型位线结构的数据读出的存储单元配置而不使单元尺寸增加。例如，位线BL1和BL2构成同一位线对，位线BL2在数据读出时作为位线BL1的互补线/BL1而工作。此外，位线BL3和BL4构成同一位线对，位线BL4在数据读出时作为位线BL3的互补线/BL3而工作。
〔实施例2的变例1〕参照图24，在实施例2的变例1的第1结构例中，在列方向上邻接的存储单元间共有源侧接点130s。重复单位140c与2个存储单元MC相对应。由于在每个重复单位140c中设置1个接点部分的间隔。故与实施例2相同，用8F2来设计存储单元尺寸。在存储器阵列10中，连续地配置重复单位140c，将存储单元MC配置成行列状。
在每个存储单元中配置与隧道磁阻元件TMR连接的漏侧接点130d。此外，在漏侧接点130d的上层，利用接点130b使隧道磁阻元件TMR与对应的位线BL连接。因而，为了实现图24的配置，必须是图18中所示那样的在位线BL的上层配置写字线WWL的结构。
再有，如图16至图18中所示那样，由于位线BL与隧道磁阻元件TMR之间的距离比写字线WWL与隧道磁阻元件TMR之间的距离小，故即使在流过同一电流量的情况下，由流过位线BL的数据写入电流产生的磁场比流过写字线WWL的数据写入电流产生的磁场大。
因而，为了对隧道磁阻元件TMR供给大致相同强度的数据写入磁场，必须在写字线WWL中流过比流过位线BL大的数据写入电流。如已说明的那样，为了减小电阻值，在金属布线层中形成位线BL和写字线WWL，但如果流过布线的电流密度过大，则发生起因于电迁移现象的断线或布线间短路，有时在工作的可靠性方面引起障碍。因此，希望抑制流过数据写入电流的布线的电流密度。
因而，通过作成图24中示出的配置，可确保与位线BL相比离隧道磁阻元件TMR远的、需要流过更大的数据写入电流的写字线WWL的布线宽度至少比位线BL宽，可增加其剖面面积。其结果是，可抑制写字线WWL的电流密度，可使MRAM器件的可靠性提高。
此外，利用抗电迁移性能高的材料来形成必须流过更大的数据写入电流的金属布线(在实施例2中是写字线WWL)，在可靠性的提高方面也有效果。例如，在用铝合金(Al合金)形成其它的金属布线的情况下，利用铜(Cu)来形成必须考虑抗电迁移性能的金属布线即可。
参照图25，实施例2的变例1的第2配置例相当于在图24中示出的配置中在邻接的存储单元列间将重复单位140c错开了1/2间距(半间距)的配置。由于其它的配置与图24相同，故不重复进行详细的说明。
在图25中，代表性地示出一部分存储单元MC和与这些存储单元对应的读字线RWL1～RWL4和写字线WWL1、WWL2以及位线BL、/BL。
通过作成这样的配置，由于与所选择的读字线RWL对应地将存储单元连接到每隔1条的位线BL上，故可进行适合于基于折叠型位线结构的数据读出的存储单元配置而不使单元尺寸增加。例如，位线BL1和BL2构成位线对，位线BL2在数据读出时作为位线BL1的互补线/BL1而工作。
参照图26，实施例2的变例1的第3配置例相当于在图2 4中示出的配置中在邻接的存储单元列间将重复单位140c错开了1/4间距的配置。
与图23的结构相同，交替地配置写字线WWL和读字线PWL。
在图26中，代表性地示出一部分的读字线RWL1～RWL4、写字线WWL1～WWL3和位线BL1～BL4以及与这些信号线对应的存储单元。
通过作成这样的配置，与图25的配置相同，可进行适合于基于折叠型位线结构的数据读出的存储单元配置而不使单元尺寸增加。例如，位线BL1和BL3构成1个位线对，位线BL3在数据读出时作为位线BL1的互补线/BL1而工作。同样，位线BL2和BL4构成另1个位线对，位线BL4在数据读出时作为位线BL2的互补线/BL2而工作。
再者，与不进行间距错开的图24的配置相比，由于可加长各隧道磁阻元件TMR相互间的距离，故可抑制存储单元间的磁场干扰以确保工作容限。此外，由于可沿行方向交替地配置隧道磁阻元件TMR，故可容易地确保存储单元间的行方向间距，可进一步实现存储器阵列的高集成化。
〔实施例2的变例2〕
参照图27，在实施例2的变例2的MTJ存储单元的第1配置例中，在属于同一列的存储单元MC中，在同一侧分别配置源侧接点130s和漏侧接点130d。另一方面，每1列即每1条位线互相反转地配置源侧接点130s和漏侧接点130d。因而，利用在行方向上邻接的2个存储单元构成1个重复单位140d。在存储器阵列10整体中，连续地配置重复单位140d，将存储单元MC配置成行列状。与图19相同，用8F2来表示存储单元尺寸。
在各存储单元中，隧道磁阻元件TMR在源侧接点130s的上层一侧经接点130b与对应的位线BL连接。由于各写字线WWL被配置在与漏侧接点130d重叠的区域中，而上述漏侧接点130d与隧道磁阻元件TMR连接，故必须是图18中所示那样的在位线BL的上层配置写字线WWL的结构。
在图27中，代表性地示出读字线RWL1、RWL2、写字线WWL1～WWL4和位线BL1、BL2。
通过作成这样的配置，与图19、20等的情况相比，由于可加长各隧道磁阻元件TMR相互间的距离，故可抑制存储单元间的磁场干扰以确保工作容限。此外，由于可沿行方向交替地配置隧道磁阻元件TMR，故可容易地确保存储单元间的行方向间距，可进一步实现存储器阵列的高集成化。
再者，由于与所选择的写字线WWL对应地将存储单元连接到每隔1条的位线BL上，故可进行适合于基于折叠型位线结构的数据写入的存储单元配置而不使单元尺寸增加。
在基于折叠型位线结构的数据写入中，每2条位线构成1对位线对，在构成同一位线对的2条互补位线中流过方向彼此相反的数据写入电流。通过导电性地连接2条互补位线的一端相互间、再将2条互补位线的另一端与不同的电压连接，可有效地供给数据写入电流而不特别地设置数据写入电流的吸纳部分。例如，位线BL1和BL2构成位线对，位线BL2在数据读出时作为位线BL1(WBL1)的互补线(/WBL1)而工作。
参照图28，在实施例2的变例2的第2配置例中，在不进行基于折叠型位线结构的数据写入、而是对每条位线BL进行数据写入这一点上与图27中示出的第1结构例的情况不同。由于其它的结构与图27相同，故不重复进行详细的说明。
因而，与图24和图25的情况同样，可确保布线宽度来配置写字线WWL。其结果是，可抑制写字线WWL的电流密度，提高MRAM器件的可靠性。
参照图29，实施例2的变例2的第3配置例相当于在图27中示出的配置中在各重复单位140d中将每个存储单元列的配置错开了1/2间距(半间距)的配置。
由于各写字线WWL不与漏侧接点130d重叠，而上述漏侧接点130d与隧道磁阻元件TMR连接，故可将写字线WWL配置在位线BL的上层或下层的某一层中。由于其它的配置与图27相同，故不重复进行详细的说明。
在图29中，代表性地示出读字线RWL1～RWL4、写字线WWL1～WWL3和位线BL1、BL2。
通过作成这样的配置，由于与所选择的读字线RWL对应地将存储单元连接到每隔1条的位线BL上，故可进行适合于基于折叠型位线结构的数据读出的存储单元配置而不使单元尺寸增加。例如，位线BL1和BL2构成位线对，位线BL2在数据读出时作为位线BL1的互补线/BL1而工作。
参照图30，在实施例2的变例2的第4配置例中，将图27中示出的配置与行、条反转配置组合起来。因而，利用2行×2列部分的邻接的4个存储单元，构成1个重复单位140e。在存储器阵列10整体中，连续地配置重复单位140e，将存储单元MC配置成行列状。与图27相同，用8F2来设计存储单元尺寸。
由于各写字线WWL被配置在与漏侧接点130d重叠的区域中，而上述漏侧接点130d与隧道磁阻元件TMR连接，故必须是图18中所示的结构那样的在位线BL的上层配置写字线WWL的结构。
在图30中，代表性地示出读字线RWL1、RWL2、写字线WWL1～WWL4和位线BL1、BL2。
即使作成这样的配置，与图27中示出的配置相同，也可进行适合于基于折叠型位线结构的数据写入的存储单元配置而不使单元尺寸增加。此外，由于可沿行方向交替地配置隧道磁阻元件TMR，故可容易地确保存储单元间的行方向间距，可进一步实现存储器阵列的高集成化。
再有，即使在图30中示出的配置中，与图28的情况相同，也可不进行基于折叠型位线结构的数据写入、确保写字线WWL的布线宽度来配置。
参照图31，实施例2的变例2的第5配置例相当于在图30中示出的配置中在各重复单位140e中将每个存储单元列的配置错开了1/4间距的配置。与图30相同，必须在位线BL的上层配置各写字线WWL。
在图31中，代表性地示出第1行、第1列～第4行、第2列为止的存储单元MC和与这些存储单元对应的读字线RWL1～RWL4、写字线WWL1～WWL4和位线BL1、BL2。
通过作成这样的配置，由于与所选择的读字线RWL对应地将存储单元连接到每隔1条的位线BL上，故可进行适合于基于折叠型位线结构的数据读出的存储单元配置而不使单元尺寸增加。例如，位线BL1和BL2构成位线对，位线BL2在数据读出时作为位线BL1的互补线/BL1而工作。
〔实施例2的变例3〕参照图32，在实施例2的变例3的第1结构例中，在列方向上邻接的存储单元列间共有源侧接点130s。再者，由于与重复单位140f无关地以等间隔配置源侧接点130s和漏侧接点130d的每一个，故用6F2来设计各存储单元MC的存储单元尺寸。重复单位140f与共有同一源侧接点130s的2个存储单元MC相对应。在存储器阵列10中，连续地配置重复单位140f，将存储单元MC配置成行列状。
其结果是，虽然不能进行基于折叠型位线结构的数据写入或数据读出，但可进一步实现存储器阵列的高集成化来谋求减小MRAM器件的面积。
在每个存储单元中配置与隧道磁阻元件TMR连接的漏侧接点130d。此外，在漏侧接点130d的上层，利用接点130b使隧道磁阻元件TMR与对应的位线BL连接。因而，为了实现图32的配置，必须是图18中所示那样的在位线BL的上层配置写字线WWL的结构。
再者，可确保与位线BL相比离隧道磁阻元件TMR远的、需要流过更大的数据写入电流的写字线WWL的布线宽度，可增加其剖面面积。其结果是，可抑制写字线WWL的电流密度，可使MRAM器件的可靠性提高。
参照图33，实施例2的变例3的第2配置例相当于在图32中示出的配置中在邻接的存储单元列间将重复单位140f错开了1/2间距(半间距)的配置。由于其它的配置与图32相同，故不重复进行详细的说明。
通过作成这样的配置，可沿行方向交替地配置隧道磁阻元件TMR。因而，除了由图32中示出的配置得到的效果外，可容易地确保存储单元间的行方向间距，可进一步实现存储器阵列的高集成化。
参照图34，实施例2的变例3的第3配置例相当于在图32中示出的配置中在邻接的存储单元列间将重复单位140f错开了1/4间距的配置。
关于其它的配置，由于与图32相同，故不重复进行详细的说明。其结果是，除了由图32中示出的配置得到的效果外，可进一步抑制写字线WWL的电流密度，可进一步使MRAM器件的可靠性提高。
〔实施例3〕在实施例3中，说明在数据读出中准确地设定读出参照电压用的结构。
参照图35，假定存储单元MC1和MC2分别保持了“0”和“1”的存储数据。将存储单元MC1和MC2连接到位线BL上。另一方面，位线BL和构成位线对的位线/BL与虚设存储单元DMC连接。
在数据读出时，利用数据读出电路50r中的电流供给电路51对这些存储单元供给恒定的读出电流(数据读出电流)Is。同样，对虚设存储单元DMC例如也供给共同的读出电流Is。
如已说明的那样，分别用Rh和R1来表示分别保持存储数据“1”和“0”的存储单元中的隧道磁阻元件TMR的电阻值。在此，假定用ΔR来表示Rh与R1之差、即根据存储数据的电平的差别而在隧道磁阻元件TMR中产生的电阻值之差。一般来说，将ΔR设计为R1的10～40％。
在将保持存储数据“0”的存储单元MC1选择为数据读出的对象时，读字线RWLa被激活，存储单元MC1内的存取晶体管ATR导通。其结果是，在电流供给电路51与接地电压Vss之间形成包含隧道磁阻元件TMR的读出电流Is的路径。其结果是，由位线BL传递给数据读出电路50r的读出电压稳定为VL＝Is·R。在此，在电阻值R中包含存储单元MC1中的隧道磁阻元件TMR的电阻值R1、存取晶体管ATR的沟道电阻和位线BL等的布线电阻等。
另一方面，在将保持存储数据“1”的存储单元MC2选择为数据读出的对象时，读字线RWLb被激活，对于存储单元MC2来说，同样地形成读出电流Is的路径。其结果是，读出电压稳定为比VL高的VH＝Is(R+ΔR)。
通过检测并放大与存储单元连接的位线(图35中的BL)和与虚设存储单元连接的位线(图35中的/BL)之间的电压差，来进行数据读出。因而，必须将使用虚设存储单元生成的读出参照电压Vref准确地设定为读出电压VH和VL的中间值、即(VH+VL)/2的附近。
例如，如果用考虑了隧道磁阻元件TMR的电阻值Rh和R1的电阻值Rm(例如，Rm＝(Rh+R1)/2)的电阻元件来构成虚设存储单元DMC，则通过流过共同的读出电流Is，可生成适当的读出参照电压Vref。
但是，如果作成这样的结构，则读出参照电压Vref随虚设存储单元中的电阻值Rm的制造离散性而变化。此外，读出参照电压Vref的适当的电平也随成为数据读出对象的存储单元MC的制造离散性而变化。其结果是，存在难以容许制造离散性而确保数据读出时的信号容限的可能性。
参照图36，实施例3的第1结构例的虚设存储单元DCP具备并列地配置的2个单元单位CU0和CU1。单元单位CU0和CU1的每一个具有与存储单元MC同样的结构，包含串联地结合在位线BL与接地电压Vss之间的隧道磁阻元件TMR和存取晶体管ATR。
将在单元单位CU0和CU1中分别包含的存取晶体管ATR的栅分别连接到同时被激活或非激活的虚设读字线DRWL和DRWL’上。
对单元单位CU0和CU1分别写入不同的存储数据“0”和“1”。
在数据读出时，对虚设存储单元DCP供给从电流供给电路52对存储单元MC供给的读出电流Is的2倍、即2·Is的恒定电流。在数据读出时，将虚设读字线DRWL和DRWL’一起激活。
因而，在数据读出时，分别保持存储数据“0”和“1”的2个单元单位CU0和CU1并列地结合在传递读出参照电压Vref用的位线BL与接地电压Vss之间。其结果是，由虚设存储单元DCP产生的读出参照电压Vref如下所述。
Vref＝2·Is·1/(1/R+1/(R+ΔR))＝2·Is·(R+ΔR)/(2+ΔR/R)(VL+VH)/2 …(1)由于在同一存储器阵列上根据同一制造条件制作的存储单元MC以及构成虚设存储单元DCP的单元单位CU0和CU1的每一个中隧道磁阻元件TMR的特性成为同样的特性的可能性高，故如上述(1)式中所示，虚设存储单元DCP能容许制造离散性而将读出参照电压Vref可靠地设定为读出电压VH和VL之间的值。
参照图37，实施例3的第2结构例的虚设存储单元DCS具备串联地配置的2个单元单位CU0和CU1。单元单位CU0和CU1的每一个具有与存储单元MC同样的结构。
将单元单位CU0和CU1中分别包含的存取晶体管ATR的栅与共同的虚设读字线DRWL连接。
对单元单位CU0和CU1分别写入不同的存储数据“0”和“1”。可与并列虚设单元DCP的情况同样地进行对于虚设存储单元的数据写入。
在数据读出时，对虚设存储单元DCS供给从电流供给电路52对存储单元MC供给的读出电流Is的一半、即Is/2的恒定电流。虚设读字线DRWL在数据读出时被激活。
因而，在数据读出时，将分别保持存储数据“0”和“1”的2个单元单位CU0和CU1串联地结合在传递读出参照电压Vref用的位线BL与接地电压Vss之间。其结果是，由虚设存储单元DCS产生的读出参照电压Vref如下所述。
Vref(Is/2)·(R+(R+ΔR))＝Is·(R+ΔR/2)＝(VL+VH)/2 …(2)如已说明的那样，由于在存储单元MC和构成虚设存储单元DCS的单元单位CU0和CU1的每一个中，预期隧道磁阻元件TMR的特性为同样的特性，故如上述(2)式中所示，虚设存储单元DCS能容许制造离散性而将读出参照电压Vref可靠地设定为读出电压VH和VL之间的值。
此外，与图36中示出的虚设存储单元DCP相比，虚设存储单元DCS在数据读出时的消耗电流小。
再有，以下，也将图36中示出的虚设存储单元DCP称为「并列虚设单元DCP」，将图37中示出的虚设存储单元DCS称为「串联虚设单元DCS」。
〔实施例3的变例1〕以下，说明配置了实施例3的虚设存储单元的存储器阵列结构的变型。
参照图38，在存储器阵列10中，配置以行列状配置的多个存储单元MC和多个以形成2个虚设行的方式配置的虚设存储单元。作为虚设存储单元，应用图36中示出的并列虚设单元DCP。虽然未图示全部，但假定在存储器阵列10中以n行×m列(n，m自然数)排列存储单元MC。
各并列虚设单元DCP包含并列地配置的2个单元单位CU。各单元单位的结构与存储单元MC相同。这样，可将在存储器阵列10中以行列状配置的存储单元MC作为单元单位用来构成并列虚设单元DCP。因而，只通过增加存储器阵列10中的存储单元MC的行数，就可容易地配置虚设存储单元而不导致制造工序的复杂化。
在存储器阵列10上分别与存储单元MC的行对应地配置读字线RWL和写字线WWL(未图示)。再者，分别与存储单元MC的列对应地配置位线对BLP。各位线对BLP由互补的位线BL和/BL构成。虽然省略全部的图示，但在存储器阵列10整体中配置了读字线RWL1～RWLn、写字线WWL1～WWLn、位线对BLP1～BLPm和位线BL1～BLm、/BL1～/BLm。
在图38中，代表性地示出分别与存储单元MC的第1和第2行对应的读字线RWL1和RWL2、分别与存储单元MC的第1和第2列对应的位线对BLP1和BLP2。位线对BLP1由位线BL1和/BL1构成，位线对BLP2由位线BL2和/BL2构成。
再有，以下，在总括地表现写字线、读字线、位线和位线对的情况下，假定分别使用符号WWL、RWL、BL(/BL)和BLP来标记，在表示特定的写字线、读字线、位线和位线对的情况下，对这些符号附以添加字，假定如WWL1、RWL1、BL1(/BL1)和BLP1那样来标记。
存储单元MC每隔1行与位线BL和/BL的某一方连接。例如，如果说明属于第1列的存储单元MC，则第1行的存储单元与位线BL1连接，第2行的存储单元与位线/BL1连接。以下，以同样的方式，存储单元MC的每一个在奇数行中各与位线对的一方BL1～BLm连接，在偶数行中各与位线对的另一方/BL1～/BLm连接。
其结果是，如果读字线RWL根据行选择结果有选择地被激活，则位线对的一方BL1～BLm和位线对的另一方/BL1～/BLm的某一方各与存储单元MC连接。
跨2行配置的多个并列虚设单元DCP分别与位线BL1～BLm、/BL1～/BLm连接。利用虚设读字线DRWL1和DRWL2的某一方选择各并列虚设单元DCP。由虚设读字线DRWL1选择的并列虚设单元分别与/BL1～/BLm连接。另一方面，由虚设读字线DRWL2选择的剩下的并列虚设单元分别与BL1～BLm连接。
有选择地激活虚设读字线DRWL1和DRWL2，使得各位线对的一方BL和各位线对的另一方/BL中的与属于所选择的存储单元行的存储单元MC非连接的一方分别与并列虚设单元DCP连接。
其结果是，各位线对的一方BL1～BLm和各位线对的另一方/BL1～/BLm分别与对应于所选择的存储单元行的多个存储单元MC和多个并列虚设单元的一方连接。
列译码器25根据列地址CA的译码结果，使分别与存储单元列对应地设置的列选择线CSL1～CSLm中的1条激活为选择状态(高电平)。
其次，说明读出/写入控制电路50中包含的列选择门的结构。
列选择门CSG1、CSG2、…分别与存储单元列对应地被配置。多个列选择门中的某一个根据列译码器25的列选择结果而成为导通状态，构成数据总线对DBP的数据总线DB和/DB分别与对应的位线BL和/BL连接。
例如，列选择门CSG1具有连接在数据总线DB与位线BL1之间的晶体管开关和导电性地连接在数据总线/DB与位线/BL1之间的晶体管开关。这些晶体管开关根据列选择线CSL1的电压电平而导通/关断。即，在列选择线CSL1被激活为选择状态(高电平)的情况下，列选择门CSG1分别将数据总线DB和/DB与位线BL和/BL导电性地连接。分别与其它的存储单元列对应地设置的列选择门也具有同样的结构。
读出/写入控制电路60夹住存储器阵列10被配置在与列选择门CSG1～CSGm相反的一侧。
读出/写入控制电路60具有根据位线均衡信号BLEQ而导通/关断的位线连接晶体管62-1、62-2、…。位线连接晶体管分别与存储单元列对应地被设置。例如，位线连接晶体管62-1与第1存储单元列对应地被设置，响应于位线均衡信号BLEQ的激活(高电平)，导电性地连接位线BL1与/BL1。
分别与其它的存储单元列对应地设置的位线连接晶体管也同样响应于位线均衡信号BLEQ的激活，在对应的存储单元列中导电性地连接构成位线对的位线BL与/BL之间。以下，总称位线连接晶体管62-1～62-m，也单单标记为位线连接晶体管62。
利用控制电路5生成位线均衡信号BLEQ。在MRAM器件1的备用期间、MRAM器件1的激活期间中存储器阵列10为非选择状态的情况和激活期间内在数据写入工作时，为了在各存储单元列中连接构成以折叠型设置的位线对的位线BL与/BL，将位线均衡信号BLEQ激活为高电平。
另一方面，在MRAM器件的激活期间中的数据读出工作时，位线均衡信号BLEQ被非激活为低电平。响应于此，在各存储单元列中构成位线对的位线BL与/BL成为非连接。
此外，利用未图示的预充电电路，在数据读出前的规定时序中，将位线BL、/BL的每一条设定为规定的预充电电压。
图39是说明对于并列虚设单元的数据写入的概念图。
在图39中，代表性地示出对于与位线对BLP1对应地设置的2个并列虚设单元DCP的数据写入。
参照图39，与位线BL1连接的并列虚设单元DCP包含单元单位CU1和CU2。同样，与位线/BL1连接的并列虚设单元DCP包含单元单位CU3和CU4。
沿与位线BL、/BL交叉的方向、即行方向，配置虚设写字线DWWL1和DWWL2。在跨2行配置的多个并列虚设单元DCP的每一个中，虚设写字线DWWL1和DWWL2分别与单元单位的每一方相对应。
在数据写入时，由于位线连接晶体管62-1导通，故对位线对BLP1供给的数据写入电流作为往复电流流过位线BL1和/BL1。
首先，如图中用实线的箭头所标记的那样，激活虚设写字线DWWL1以流过数据写入电流Ip，同时在位线对BLP1中流过数据写入电流+Iw。由此，对单元单位CU1和CU3写入电平各不相同的存储数据。在此，假定对单元单位CU1写入“1”，对单元单位CU3写入“0”。
其次，如图中用虚线的箭头所标记的那样，激活虚设写字线DWWL2以流过数据写入电流Ip，同时在位线对BLP1中流过与刚才方向相反的数据写入电流-Iw。由此，可对单元单位CU2和CU4写入电平各不相同的存储数据。即，假定对单元单位CU2写入“0”，对单元单位CU4写入“1”。
对于与其它的位线对对应的并列虚设单元DCP，也并列地进行同样的数据写入。其结果是，利用2个写入循环，可对构成各并列虚设单元DCP的2个单元单位的每一个写入“1”和“0”的存储数据。
对虚设存储单元的数据写入，可作为MRAM器件的电源接通时的初始化序列的一环来进行，也可在MRAM器件的工作中周期性地进行。例如，在存储器每次存取时，也可作成在各循环中进行对虚设存储单元的数据写入的结构。
再次参照图38，数据读出电路50r在数据读出时输出读出数据DOUT。数据读出电路50r具有电流供给电路51和52，用来接受电源电压Vcc，对内部节点Ns1和Ns2分别供给恒定电流Is和2·Is；放大器53，放大内部节点Ns1与Ns2之间的电压差，输出读出数据DOUT；开关54，用来将内部节点Ns1和Ns2的一方与数据总线DB连接；以及开关55，用来将内部节点Ns1和Ns2的另一方与数据总线/DB连接。
开关54和开关55根据行选择信号RA0，进行互补的选择。行选择信号RA0是表示所选择的存储单元行是奇数行和偶数行中的哪一个的1位的信号。具体地说，在选择了奇数行的情况下，开关54连接内部节点Ns1与数据总线DB，开关55连接内部节点Ns2与数据总线/DB。相反，在选择了偶数行的情况下，开关54连接内部节点Ns2与数据总线DB，开关55连接内部节点Ns1与数据总线/DB。
其结果是，在与列选择结果对应的位线对中，对与存储单元MC连接的位线供给读出电流Is，对与并列虚设单元连接的位线供给读出电流的2倍的2·Is。由此，在内部节点Ns1上生成与所选择的存储单元MC的存储数据对应的读出电压VH或VL。另一方面，在内部节点Ns2上，如在图36中已说明的那样，由并列虚设单元生成读出参照电压Vref。
通过利用放大器53检测、放大内部节点Ns1与Ns2之间的电压差、即读出电压VH或VL与读出参照电压Vref的电压差，生成与所选择的存储单元MC的存储数据对应的读出数据DOUT。
这样，使用能容许制造离散性而被可靠地设定为读出电压VH和VL之间的值的读出参照电压Vref，可进行基于折叠型位线结构的信号容限大的数据读出。
〔实施例3的变例2〕在实施例3的变例2中，示出在开放型位线结构中应用了并列虚设单元DCP的存储器阵列。
参照图40，沿行方向将存储器阵列分割为2个存储器底板MTa和MTb。在存储器底板MTa和MTb的每一个中，分别与存储单元的行对应地配置读字线RWL和写字线WWL(未图示)，分别与存储单元的列对应地配置位线。
在存储器底板MTa和MTb的每一个中，根据所谓的开放型位线结构配置数目各相同的位线。在图40中，在一方的存储器底板MTa中配置的位线标记为BL1、BL2、…，在另一方的存储器底板MTb中配置的位线标记为/BL1、/BL2、…。存储单元MC在各存储单元行中与位线BL的每一条连接。
在图40中，代表性地示出分别与存储单元MC的第1和第2行对应的读字线RWLa、RWL2a和RWL1b、RWL2b以及分别与第1和第2列对应的位线BL1、/BL1和BL2、/BL2。此外，利用未图示的预充电电路，在数据读出前的规定时序中，将位线BL、/BL的每一条设定为规定的预充电电压。
在存储器底板MTa和MTb的每一个中，配置以形成1个虚设行的方式配置的多个虚设存储单元。应用图36中示出的并列虚设单元DCP作为虚设存储单元。
在存储器底板MTa上配置的多个并列虚设单元DCP分别与位线BL1、BL2、…连接。在存储器底板MTb中配置的多个并列虚设单元DCP分别与位线/BL1、/BL2、…连接。
利用虚设读字线DRWLa选择在存储器底板MTa中配置的并列虚设单元DCP的每一个。另一方面，利用虚设读字线DRWLb选择在存储器底板MTb上配置的并列虚设单元DCP的每一个。
在未包含数据读出对象的存储单元的非选择的存储器底板中激活虚设读字线DRWLa和DRWLb。另一方面，在包含了数据读出对象的存储单元的所选择的存储器底板中激活与行选择结果对应的读字线RWL。
其结果是，在所选择的存储器底板中，位线与存储单元MC连接，在非选择的存储器底板中，位线与并列虚设单元DCP连接。
其次，说明对于并列虚设单元DCP的数据写入。
在存储器底板MTa和MTb的每一个中，沿与位线BL、/BL交叉的方向、即行方向配置2条虚设写字线，使其分别与构成各并列虚设单元DCP的单元单位的各一方相对应。在存储器底板MTa上配置虚设写字线DWWLa1和DWWLa2，在存储器底板MTb中配置虚设写字线DWWLb1和DWWLb2。
首先，激活虚设写字线DWWLa1和DWWLb1，在流过数据写入电流Ip的同时，通过在各位线BL、/BL中流过数据写入电流，在构成各并列虚设单元DCP的单元单位的各一方中写入同一电平的存储数据(例如“1”)。
其次，激活虚设写字线DWWLa2和DWWLb2，在流过数据写入电流Ip的同时，通过在各位线BL、/BL中流过与刚才方向相反的数据写入电流，在构成各并列虚设单元DCP的单元单位的剩下的各一方中写入与刚才不同的电平的存储数据(例如“0”)。
其结果是，利用2个写入循环，可在构成各并列虚设单元DCP的2个单元单位的每一个中写入“1”和“0”的存储数据。关于对虚设存储单元的数据写入的执行时序，使其与实施例3的变例1相同即可。
在存储器底板MTa和MTb的每一个中，分别与存储单元列对应地配置列选择门。在存储器底板MTa中配置的列选择门CSG1a、CSG2a、…分别将位线BL1、BL2、…与数据总线DB连接。另一方面，在存储器底板MTb中配置的列选择门CSG1b、CSG2b…分别将位线/BL1、/BL2、…与数据总线/DB连接。
在存储器底板MTa和MTb中分别配置的、与同一存储单元列对应的2个列选择门根据列译码器25的列选择结果共同地导通、关断。因而，与列选择结果对应的位线BL和/BL分别与数据总线DB和/DB连接。
其结果是，在选择存储器底板MTa的情况下，数据总线DB与选择存储单元连接，数据总线/DB与并列虚设单元DCP连接。相反，在选择存储器底板MTb的情况下，数据总线/DB与选择存储单元连接，数据总线DB与并列虚设单元DCP连接。
数据读出电路50r具有与图38中示出的电路同样的结构，具有电流供给电路51和52、放大器53、开关54以及开关55。
在图40中，开关54和开关55根据存储器底板选择信号MT0，进行互补的选择。存储器底板选择信号MT0是表示选择了存储器底板MTa和MTb的哪一个的1位的信号。具体地说，在选择了存储器底板MTa的情况下，开关54连接内部节点Ns1与数据总线DB，开关55连接内部节点Ns2与数据总线/DB。相反，在选择了存储器底板MTb的情况下，开关54连接内部节点Ns2与数据总线DB，开关55连接内部节点Ns1与数据总线/DB。
其结果是，在所选择的存储器底板中，对与存储单元MC连接的位线供给读出电流Is。另一方面，在非选择的存储器底板中，对与并列虚设单元连接的位线供给读出电流的2倍的2·Is。由此，在内部节点Ns1上生成与所选择的存储单元MC的存储数据对应的读出电压VH或VL。另一方面，在内部节点Ns2上，如在图36中已说明的那样，由并列虚设单元生成读出参照电压Vref。
因而，与实施例3的变例1相同，通过使用能容许制造离散性而被可靠地设定为读出电压VH和VL之间的值的读出参照电压Vref，检测、放大读出电压VH或VL与读出参照电压Vref的电压差，可进行信号容限大的数据读出。
〔实施例3的变例3〕参照图41，在实施例3的变例3的结构中，与图38中示出的实施例3的变例1的结构相比，在配置图37中示出的串联虚设单元DCS来代替并列虚设单元DCP这一点上不同。再者，将在数据读出时从电流供给电路52对虚设存储单元供给的电流量设定为对存储单元MC供给的读出电流Is的一半、即Is/2。
由于与数据读出相关的其它的部分的结构与图38相同，故不重复进行详细的说明。
图42是说明对于串联虚设单元DCS的数据写入的概念图。在图42中代表性地示出对与位线对BL、/BL1对应地设置的2个串联虚设单元DCS的数据写入。
参照图42，与位线BL1连接的串联虚设单元DCS包含包含单元单位CU1和CU2。同样，与位线/BL1连接的串联虚设单元DCS包含单元单位CU3和CU4。
沿与位线BL、/BL交叉的方向、即行方向，配置虚设写字线DWWL1和DWWL2。分别与串联虚设单元DCS的行对应地设置虚设写字线DWWL1和DWWL2。
在数据写入时，由于位线连接晶体管62-1导通，故对位线对BLP1供给的数据写入电流作为往复电流流过位线BL1和/BL1。
激活虚设写字线DWWL1以流过数据写入电流Ip，同时通过在位线对BLP1中流过数据写入电流Iw，对单元单位CU1和CU2写入电平各不相同的存储数据。在此，假定对单元单位CU1写入“1”，对单元单位CU2写入“0”。
同样，通过激活虚设写字线DWWL2以流过数据写入电流Ip，同时在位线对BLP1中流过数据写入电流Iw，对单元单位CU3和CU4写入电平各不相同的存储数据。对于与其它的位线对对应的串联虚设单元DCS，也并列地进行同样的数据写入。其结果，可在构成各串联虚设单元DCS的2个单元单位的每一个中写入“1”和“0”的存储数据。
再有，如果同时激活虚设写字线DWWL1和DWWL2，则可利用1个写入循环进行对各串联虚设单元的数据写入。关于对虚设存储单元的数据写入时序，由于如已叙述的那样，故不重复进行说明。
由于数据读出时的工作与实施例3的变例1相同，故不重复进行详细的说明。这样，即使使用串联虚设单元，使用能容许制造离散性而被可靠地设定为读出电压VH和VL之间的值的读出参照电压Vref，也可进行信号容限大的数据读出。再者，通过使用串联虚设单元，可谋求抑制数据读出时的功耗和缩短对虚设存储单元的数据写入时间。此外，存储单元的可靠性与流过隧道膜(图3中的隧道阻挡层104)的电流有很大的关系，但在这样的串联型虚设单元中，由于该电流减少为约一半，故也有提高了虚设单元的可靠性的优点。
〔实施例3的变例4〕参照图43，在实施例3的变例4的结构中，与图40中示出的实施例3的变例2的结构相比，在配置图37中示出的串联虚设单元DCS来代替并列虚设单元DCP这一点上不同。再者，将在数据读出时从电流供给电路52对虚设存储单元供给的电流量设定为对存储单元MC供给的读出电流Is的一半、即Is/2。
由于与数据读出相关的其它的部分的结构与图40相同，故不重复进行详细的说明。
其次，说明对串联虚设单元DCS的数据写入。
与存储器底板MTa和MTb的每一个对应地沿行方向配置虚设写字线DWWLa和DWWLb。
首先，激活虚设写字线DWWLa和DWWLb以流过数据写入电流Ip，同时通过在与奇数列对应的位线BL、/BL的每一条中流过数据写入电流+Iw，对构成各串联虚设单元DCS的单元单位的各一方(图43中的单元单位CU1和CU4)写入同一电平的存储数据(例如，“1”)。
其次，激活虚设写字线DWWLa和DWWLb以流过数据写入电流Ip，同时通过在与偶数列对应的位线BL、/BL的每一条中流过与刚才方向相反的数据写入电流-Iw，对构成各串联虚设单元DCS的单元单位的剩下的各一方(图43中的单元单位CU2和CU3)写入与刚才不同的电平的存储数据(例如，“0”)。
其结果是，利用2个写入循环，可在构成各串联虚设单元DCS的2个单元单位的每一个中写入“1”和“0”的存储数据。关于对虚设存储单元的数据写入的执行时序，使其与实施例3的变例1相同即可。
由于数据读出时的工作与实施例3的变例2相同，故不重复进行详细的说明。这样，即使使用串联虚设单元，使用能容许制造离散性而被可靠地设定为读出电压VH和VL之间的值的读出参照电压Vref，也可进行信号容限大的数据读出。再者，通过使用串联虚设单元，可谋求抑制数据读出时的功耗。
〔实施例3的变例5〕
参照图44，在实施例3的变例5的结构中，将虚设存储单元配置成构成虚设列。在图44中，作为虚设存储单元，应用图36中示出的并列虚设单元DCP。
与图40和图43中示出的开放型位线结构的情况相同，在各存储单元行中，在每条位线上配置存储单元MC。列选择门CSG1、CSG2、…根据对应的列选择线CSL1、CSL2、…的激活、即列译码器25的列选择结果而导通。其结果是，与列选择结果对应的位线BL与构成数据总线对DBP的数据总线的一方DB连接。
构成虚设列的并列虚设单元DCP与虚设位线DBL连接。各并列虚设单元DCP包含响应于对应的读字线RWL的激活而与与虚设位线DBL连接的2个单元单位。在构成数据总线对DBP的数据总线的另一方/DB与虚设位线DBL之间配置虚设列选择门CSGd。虚设列选择门CSGd响应于虚设列选择线CSLd的激活而导通。在数据读出时，与被选择的存储单元列无关地激活虚设列选择线CSLd。
图45是说明对图44中示出的并列虚设单元的数据写入的概念图。
在图45中，代表性地示出对与第1行和第2行对应地设置的2个并列虚设单元DCP的数据写入。
参照图45，与第1行对应的并列虚设单元DCP包含单元单位CU1和CU2。同样，与第2行对应的并列虚设单元DCP包含单元单位CU3和CU4。
分别与存储单元MC的行对应地配置的写字线WWL被属于同一存储单元行的存储单元MC和单元单位所共有。例如，关于图45中示出的单元单位，单元单位CU1与写字线WWL1相对应，单元单位CU2和CU3与写字线WWL2相对应，单元单位CU4与写字线WWL3相对应。
首先，如图中用实线所示，激活与奇数行对应的写字线WWL1、WWL3、…以流过数据写入电流Ip，同时在虚设位线DBL中流过数据写入电流+Iw。由此，对单元单位CU1和CU4写入同一电平的存储数据。在此，假定对单元单位CU1和CU4写入存储数据“1”。
其次，如图中用虚线所示，激活与偶数行对应的写字线WWL2、WWL4、…以流过数据写入电流Ip，同时在虚设位线DBL中流过与刚才方向相反的数据写入电流-Iw。由此，对单元单位CU2和CU3写入与单元单位CU1和CU4不同的电平的存储数据。即，对单元单位CU2和CU3写入存储数据“0”。
其结果是，利用2个写入循环，可在构成各并列虚设单元DCP的2个单元单位的每一个中写入“1”和“0”的存储数据。关于对虚设存储单元的数据写入的执行时序，使其与实施例3的变例1相同即可。
再次参照图44，代替数据读出电路50r而配置的数据读出电路50rr具有电流供给电路51和52以及放大器53。数据读出电路50rr不经开关54和55而直接将内部节点Ns1和Ns2与数据总线DB和/DB连接，这一点与数据读出电路50r不同。
其结果是，对与列选择结果对应的位线、即与存储单元MC连接的位线供给读出电流Is，对与并列虚设单元连接的虚设位线供给读出电流的2倍的2·Is。
由此，在内部节点Ns1上生成与所选择的存储单元MC的存储数据对应的读出电压VH或VL。另一方面，在内部节点Ns2上，如在图36中已说明的那样，由并列虚设单元生成读出参照电压Vref。
这样，即使利用将并列虚设单元配置成构成虚设列的结构，使用能容许制造离散性而被可靠地设定为读出电压VH和VL之间的值的读出参照电压Vref，也能进行信号容限大的数据读出。
〔实施例3的变例6〕参照图46，在实施例3的变例6的结构中，与图44中示出的实施例3的变例5的结构相比，在配置图37中示出的串联虚设单元DCS来代替并列虚设单元DCP这一点上不同。
与各存储单元行对应地配置串联虚设单元DCS。各串联虚设单元DCS由同一读字线RWL来选择，同时具有串联地连接在虚设位线DBL1与DBL2之间的2个单元单位。
虚设位线DBL2经开关62r与接地电压Vss结合。开关62r响应于控制信号RE，在数据读出时导通。
在虚设位线DBL1和DBL2与数据总线/DB之间分别连接虚设列选择门CSGd1和CSGd2。虚设列选择门CSGd1和CSGd2分别响应于虚设列选择线CSLd1和CSLd2的激活而导通。在数据读出时，与被选择的存储单元列无关地激活虚设列选择线CSLd1，非激活虚设列选择线CSLd2。
分别与存储单元MC的列对应地配置供给接地电压Vss用的源线SL1、SL2、…。在数据读出时，经源线SL对各存储单元MC供给接地电压Vss。
再者，将在数据读出时从电流供给电路52对虚设存储单元供给的电流量设定为对存储单元MC供给的读出电流Is的一半、即Is/2。由于与数据读出相关的其它的部分的结构与图40相同，故不重复进行详细的说明。
图47是说明对图46中示出的串联虚设单元DCS的数据写入的概念图。在图47中，代表性地示出对与第1行对应地设置的串联虚设单元DCS的数据写入。
参照图47，与第1行对应地设置的串联虚设单元DCS具有由读字线RWL1选择的单元单位CU1和CU2。
分别与存储单元MC的行对应地配置的写字线WWL被属于同一存储单元行的存储单元MC和单元单位所共有。即，使用写字线WWL来进行对与第1行对应地设置的串联虚设单元DCS的数据写入。
在数据写入时，数据写入电流作为往复电流流过由利用数据总线/DB连接的虚设位线DBL1和DBL2构成的位线对DBLP。
因而，激活写字线WWL1以流过数据写入电流Ip，同时通过在虚设位线DBL1和DBL2中流过数据写入电流Iw，对单元单位CU1和CU2写入电平各不相同的存储数据。在此，假定对单元单位CU1写入“1”，对单元单位CU2写入“0”。
同样，对与其它的存储单元行对应的串联虚设单元DCS也并列地进行同样的数据写入。其结果是，利用1个写入循环，可对构成各串联虚设单元DCS的2个单元单位的每一个写入“1”和“0”的存储数据。
由于数据读出时的工作与实施例3的变例5相同，故不重复进行详细的说明。这样，即使使用串联虚设单元，使用能容许制造离散性而被可靠地设定为读出电压VH和VL之间的值的读出参照电压Vref，也能进行信号容限大的数据读出。再者，通过使用串联虚设单元，可谋求抑制数据读出时的功耗和缩短对于虚设存储单元的数据写入时间。如已说明的那样，在这样的串联型虚设单元中，由于流过隧道膜的电流减少为约一半，故也有提高虚设单元的可靠性的优点。
再者，通过对于在同一方向上配置的虚设位线DBL1、DBL2、位线BL和源线SL的每一条同样地设计每单位长度的电阻值，可与选择存储单元行的位置无关地均匀设定对存储单元MC和虚设存储单元的每一个供给的读出电流Is的电流路径的电阻值。其结果是，可防止依存于选择存储单元行的位置的读出电流量的变动，可进一步提高数据读出时的信号容限。
〔实施例3的变例7〕参照图48，在实施例3的变例7的结构中，与图44中示出的实施例3的变例5的结构相比，在利用跨2列配置各并列虚设单元DCP的单元单位来构成这一点上不同。如已说明的那样，单元单位CU的结构与存储单元MC相同。
通过作成这样的结构，能以同样的间距来配置虚设列部分中的单元单位和正规的存储单元。即，简单地将多配置了2列的存储单元MC作为单元单位CU来使用，可容易地制作并列虚设单元DCP。
与各存储单元行对应地配置并列虚设单元DCP。各并列虚设单元DCP具有由同一读字线RWL选择的2个单元单位CU。
分别与单元单位的列对应地配置虚设位线DBL1和DBL2。
再者，在虚设位线DBL1和DBL2与数据总线/DB之间分别连接虚设列选择门CSGd1和CSGd2。虚设列选择门CSGd1和CSGd2分别响应于虚设列选择线CSLd1和CSLd2的激活而导通。在数据读出时，与被选择的存储单元列无关地激活虚设列选择线CSLd1和CSLd2。
由于与数据读出相关的其它的部分的结构与图40相同，故不重复进行详细的说明。
图49是说明对图48中示出的并列虚设单元的数据写入的概念图。在图49中，代表性地示出对与第1行对应地设置的并列虚设单元DCP的数据写入。
参照图49，与第1行对应地设置的并列虚设单元DCP具有由读字线RWL1选择的单元单位CU1和CU2。
分别与存储单元MC的行对应地配置的写字线WWL被属于同一存储单元行的存储单元MC和单元单位所共有。即，使用写字线WWL1来进行对与第1行对应地设置的并列虚设单元DCP的数据写入。
在数据写入时，数据写入电流作为往复电流流过由利用数据总线/DB连接的虚设位线DBL1和DBL2构成的位线对DBLP。
因而，通过激活写字线WWL1以流过数据写入电流Ip，同时在虚设位线DBL1和DBL2中流过数据写入电流Iw作为往复电流，对单元单位CU1和CU2写入电平各不相同的存储数据。在此，假定对单元单位CU1写入“1”，对单元单位CU2写入“0”。
同样，对与其它的存储单元行对应的并列虚设单元DCP也并列地进行同样的数据写入。其结果是，利用1个写入循环，可对构成各并列虚设单元DCP的2个单元单位的每一个写入“1”和“0”的存储数据。
由于数据读出时的工作与实施例3的变例5相同，故不重复进行详细的说明。这样，即使作成实施例3的变例7的结构，使用能容许制造离散性而被可靠地设定为读出电压VH和VL之间的值的读出参照电压Vref，也能进行信号容限大的数据读出。再者，可谋求缩短对于虚设存储单元的数据写入时间。
再有，在实施例3及其变例中，关于存储单元MC和构成虚设存储单元的单元单位，也可应用图14和图15中示出的使用二极管作为存取元件的MTJ存储单元的结构。
〔实施例4〕在实施例4中，示出使用与MTJ存储单元同样的隧道磁阻元件构成的虚设存储单元的结构例。
图50A和50B是示出实施例4的虚设存储单元的第1结构例的概念图。
在图50A中，为了比较起见，示出通常的存储单元MC的结构。
参照图50A，存储单元MC包含隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR响应于读字线RWL的激活而接通，故与此相对应，隧道磁阻元件TMR被导电性地结合在位线BL或/BL与接地电压Vss之间，接受读出电流Is的供给。
隧道磁阻元件TMR，如在实施例1中已说明的那样，包含反强磁性体层101、固定磁层102、自由磁层103和用绝缘膜形成的隧道阻挡层104。固定磁层102在恒定的固定方向上被磁化，而自由磁层103在与由数据写入电流产生的数据写入磁场对应的方向上被磁化。再有，在图50以后，为了标记上的方便，用与实施例1不同的加阴影线的方式来表示隧道阻挡层104。
例如，通过根据写入数据的数据电平来控制数据写入电流，在存储数据“0”的情况下，使自由磁层103与固定磁层102平行地磁化，与此不同，在存储数据“1”时，使自由磁层103在与固定磁层102相反的方向上磁化。因而，存储数据为“0”的情况的电阻值R1比存储数据为“1”的情况的电阻值Rh小。因而，与选择存储单元对应的位线BL(/BL)上产生与选择存储单元的存储数据电平对应的、即分别与电阻值Rh和R1对应的电压变化。
在图50B中示出实施例4的第1结构例的虚设存储单元DMCa。
虚设存储单元DMCa具有串联地结合在参照位线BLref与接地电压Vss之间的虚设存取晶体管ATRd和隧道磁阻元件TMRda。
在此，参照位线BLref是图38等中的位线BL和/BL中的不与选择存储单元连接的一方和图44等中的虚设位线DBL的总称。在数据读出时，在参照位线BLref上生成与选择存储单元连接的位线BL(或/BL)的电压比较的读出参照电压Vref。
虚设存取晶体管ATRd响应于虚设读字线DRWL的激活而接通。响应于虚设存取晶体管ATRd的接通，隧道磁阻元件TMRda导电性地结合在参照位线BLref与接地电压Vss之间，流过读出电流Is。接通时的虚设存取晶体管ATRd的沟道电阻与存储单元MC中的存取晶体管ATR的沟道电阻为同等的。
隧道磁阻元件TMRda包含与隧道磁阻元件TMR同样设计的反强磁性体层101、固定磁层102、自由磁层103和隧道阻挡层104。隧道磁阻元件TMRda在自由磁层103在与固定磁层102的已被固定的磁化方向正交的方向上被磁化这一点上与存储单元MC中的隧道磁阻元件TMR相比不同。另一方面，隧道磁阻元件TMRda具有与隧道磁阻元件TMR相同的形状。
因而，隧道磁阻元件TMRda的电阻Rm被设定为在存储单元MC中自由磁层103在与固定磁层102为相同的方向上被磁化的情况(电阻R1)与自由磁层103在与固定磁层102相反的方向上被磁化的情况(电阻Rh)的中间值。如已说明的那样，希望将电阻Rm设定为Rm＝R1+(ΔR/2)，但通过使固定磁层102和自由磁层103的每一个的磁化方向互相正交，可简单地使电阻Rm接近于所希望的值。
通过作成这样的结构，利用具有与存储单元同样的结构的隧道磁阻元件且可在不导致制造工序的复杂化的情况下制作的虚设存储单元，可在参照位线BLref上生成适当的读出参照电压Vref。
参照图51，实施例4的第2结构例的虚设存储单元DMCb具有串联地结合在参照位线BLref与接地电压Vss之间的虚设存取晶体管ATRd和隧道磁阻元件TMRdb。虚设存取晶体管ATRd响应于虚设读字线DRWL的激活而接通。接通时的虚设存取晶体管ATRd的沟道电阻与存储单元MC中的存取晶体管ATR的沟道电阻为同等的。
因而，响应于虚设读字线DRWL的激活，隧道磁阻元件TMRdb导电性地结合在参照位线BLref与接地电压Vss之间，流过读出电流Is。
在虚设存储单元DMCb中，隧道磁阻元件TMRdb具有与存储单元中的隧道磁阻元件TMR同样的形状，但在芯片中以调换纵和横、即在水平方向上旋转90°的状态来配置。此外，自由磁层103在长度方向上被磁化，而固定磁层102在与自由磁层的磁化方向正交的方向上被磁化。
因而，隧道磁阻元件TMRdb的电阻值与在图50B中示出的隧道磁阻元件TMRda同样被设定为存储单元MC的电阻Rh和R1的中间值。
如图50A、50B和图51中所示，隧道磁阻元件TMRda和TMRdb中的固定磁层102的磁化方向与存储单元MC内的隧道磁阻元件TMR的磁化方向相同。因而，在芯片制造时，可同时在一个方向上对存储单元中的固定磁层与虚设存储单元中的固定磁层进行磁化，故简化了制造工序。
此外，在图51中示出的隧道磁阻元件TMRdb中，可容易地沿长度方向、即沿易磁化轴方向对自由磁层103进行磁化。
参照图52，实施例4的第3结构例的虚设存储单元DMCc具备串联地结合在参照位线BLref与接地电压Vss之间的K个(K2以上的整数)隧道磁阻元件TMRdc和虚设存取晶体管ATRd。在图52中，作为一例，示出了K＝2的情况。
虚设存取晶体管ATRd响应于虚设读字线DRWL的激活而接通。接通时的虚设存取晶体管ATRd的沟道电阻与存储单元MC中的存取晶体管ATR的沟道电阻为同等的。
参照图53，隧道磁阻元件TMRdc由存储单元MC中的K个隧道磁阻元件TMR合起来构成。即，隧道磁阻元件TMRdc的面积为隧道磁阻元件TMR的K倍。在隧道磁阻元件TMRdc中，也与图50B和图51中示出的隧道磁阻元件TMRda和TMRdb相同，固定磁层102和自由磁层103在互相正交的方向上被磁化。因而，隧道磁阻元件TMRdc的电阻根据其面积为Rm/K。
特别是，例如作为K＝2，通过使隧道磁阻元件TMRdc的形状接近于正方形，可使固定磁层102和自由磁层103的每一层中的磁化状态变得稳定。
再次参照图52，通过串联地连接K个以这种方式构成的隧道磁阻元件TMRdc，可与虚设存储单元DMCa和DMCb同样地设定虚设存储单元DMCc的电阻，响应于虚设读字线DRWL的激活，可在参照位线BLref上生成适当的读出参照电压Vref。
此外，通过串联地连接多个隧道磁阻元件TMRdc，可在各隧道磁阻元件中抑制施加到用绝缘膜形成的隧道阻挡层104上的电压。如在实施例3中已说明的那样，由于如果按照一般的虚设存储单元的配置，则对于多个存储单元MC以1个的比例配置虚设存储单元DMC，故以高频度对构成虚设存储单元DMC的隧道磁阻元件中的隧道阻挡层(绝缘膜)施加电压(电场)。因而，通过减少构成虚设存储单元的隧道磁阻元件中的对各隧道阻挡层的施加电压，可提高虚设存储单元的可靠性。
参照图54，实施例4的第4结构例的虚设存储单元DMCd具有串联地结合在参照位线BLref与接地电压Vss之间的隧道磁阻元件TMRdd和虚设存取晶体管ATRd。虚设存取晶体管ATRd响应于虚设读字线DRWL的激活而接通。接通时的虚设存取晶体管ATRd的沟道电阻与存储单元MC中的存取晶体管ATR的沟道电阻为同等的。
隧道磁阻元件TMRdd具有与存储单元MC中的隧道磁阻元件TMR同等的面积，而且，其形状被形成为接近于正方形。其结果是，虚设存储单元DMCd由单一隧道磁阻元件TMRdd来形成。此外，隧道磁阻元件TMRdd的固定磁层102和自由磁层103在互相正交的方向上被磁化，但各自的磁化层中的磁化状态可变得稳定。
即使作成这样的结构，响应于的虚设读字线DRWL的激活，也可在参照位线BLref上生成适当的读出参照电压Vref。
再有，对于上述的隧道磁阻元件TMRda～TMRdd的每一个，必须进行使自由磁层103在规定方向上磁化的数据写入工作。
可在MRAM器件的工作中周期性地进行对于虚设存储单元的数据写入。例如，在各数据写入循环中，对属于与选择存储单元为同一存储单元列的虚设存储单元，可作成进行数据写入的结构。如果作成这样的结构，则能利用规定的内容可靠地维持虚设存储单元中的存储数据。
或者，也可作成在芯片制造后的工作测试时或在MRAM器件的电源接通时的初始化循环中与通常工作分开地设定测试模式以对各虚设存储单元进行数据写入工作的结构。如果作成这样的结构，则可在虚设存储单元中写入规定内容的数据，而不使通常工作时的数据写入工作所需要的时间增加。
〔实施例4的变例1〕以下，在实施例4的变例中说明虚设存储单元中的隧道磁阻元件具有与存储单元MC中的隧道磁阻元件TMR同样的电阻的结构。
参照图55，实施例4的变例1的虚设存储单元DMCe包含隧道磁阻元件201、202、203和204以及存取晶体管ATRdd。
隧道磁阻元件201～204以串联并联的方式连接在参照位线BLref与虚设存取晶体管ATRdd之间。即，隧道磁阻元件201和202串联地连接在参照位线BLref与虚设存取晶体管ATRdd之间。同样，隧道磁阻元件203和204串联地连接在参照位线BLref与虚设存取晶体管ATRdd之间。即，隧道磁阻元件201和202以及隧道磁阻元件203和204互相并列地连接。这样，各隧道磁阻元件与其它的至少1个隧道磁阻元件串联地连接。
隧道磁阻元件201～204的每一个具有与存储单元MC中的隧道磁阻元件TMR同样的形状和结构，各自的电阻值与存储单元MC中的电阻值R1相等。即，在隧道磁阻元件201～204的每一个中，与存储数据“0”的存储单元同样，自由磁层103与固定磁层102的磁化方向平行。因而，也可使用具有固定的磁化方向的磁化层来代替自由磁层103。此时，由于可只在芯片制造时结束对于虚设存储单元中的隧道磁阻元件的磁化，故在实际工作时不需要对虚设存储单元的数据写入。
在图56中示出虚设存储单元DMCe的等效电路。
参照图56，在虚设存储单元DMCe中，在参照位线BLref与虚设存取晶体管ATRdd之间以串联并联的方式连接的隧道磁阻元件201～204的合成电阻等于R1。另一方面，如果将存储单元MC中的存取晶体管ATR的接通时的沟道电阻定为RTG(MC)，则用RTG(dm)＝RTG(MC)+(ΔR/2)来表示虚设存取晶体管ATRdd的接通时的沟道电阻RTG(dm)。
在虚设存取晶体管ATRdd中，与存储单元MC中的存取晶体管ATR相比，通过减小沟道宽度与沟道长度之比、即W/L，可得到上述的沟道电阻RTG(dm)。具体地说，通过以同等的方式设计存取晶体管ATR和虚设存取晶体管ATRdd的各自的沟道宽度，而且，将虚设存取晶体管ATRdd的沟道长度设计得比存取晶体管ATR的沟道长度长，可制作在接通时具有沟道电阻RTG(dm)的虚设存取晶体管ATRdd。
通过作成这样的结构，利用响应于虚设读字线DRWL的激活而流过读出电流Is的虚设存储单元DMCe，可在参照位线BLref上生成适当的读出参照电压Vref。再者，由于在参照位线BLref与接地电压Vss之间串联地结合多个隧道磁阻元件，故与图52中示出的虚设存储单元DMCc同样，在以高频度被施加电压的虚设存储单元中，可提高隧道阻挡层(绝缘膜)的可靠性。
〔实施例4的变例2〕参照图57，实施例4的变例2的虚设存储单元DMCf包含串联地结合在参照位线BLref与接地电压Vss之间的、与存储单元MC同样的隧道磁阻元件TMR和虚设存取晶体管ATRdd。在虚设存储单元DMCf中，隧道磁阻元件TMR的自由磁层103的磁化方向被固定于与固定磁层102的同一方向。其结果，隧道磁阻元件TMR的电阻值被固定于R1。此外，也可应用如图55所示的合成电阻为R1的以串联并联的方式连接的多个隧道磁阻元件来代替单一的隧道磁阻元件TMR。
因而，与图55中示出的虚设存储单元DMCe同样，由于可只在芯片制造时完成对于隧道磁阻元件的磁化，故不需要实际工作时的数据写入。
在实施例4的变例2的结构中，虚设读字线DRWL的激活时的电压VDWL被作成可调整的可变电压。
其次，使用图58，说明实施例4的变例2的虚设存储单元的工作。
参照图58，其中示出关于数据写入时对存储单元MC的数据写入的工作波形。即，在数据写入时，将虚设读字线DRWL非激活为低电平(接地电压Vss)，对于选择存储单元，利用分别流过写字线WWL和位线BL的数据写入电流Ip和±Iw进行数据写入。如已说明的那样，在实际工作时不需要对虚设存储单元DMCf的数据写入工作。
在数据读出时，与选择行对应的读字线RWL被激活为高电平(电源电压Vcc)。另一方面，为了将虚设存储单元DMCf连接到参照位线Blref上，虚设读字线DRWL被激活为高电平。虚设读字线DRWL在激活(高电平)时被设定为可变电压VDWL。对与对应于选择存储单元的位线和虚设存储单元连接的参照位线BLref的每一个供给读出电流Is。
可变电压VDWL可调整为虚设存储单元DMCf中的存取晶体管ATRdd的沟道电阻为RTG(dm)。其结果是，在参照位线BLref中，可生成与选择存储单元分别存储了“1”和“0”的情况对应的位线电压的中间值、即读出参照电压Vref。
通过作成这样的结构，与虚设存取晶体管ATRdd或隧道磁阻元件TMR的制造时的离散性相对应，可最佳地调整由虚设存储单元DMCf产生的电阻。其结果是，可将读出参照电压Vref调整到能确保最大的数据读出容限的电平。
〔实施例4的变例3〕参照图59，实施例4的变例3的虚设存储单元DMCg具有隧道磁阻元件TMR、虚设存取晶体管ATRd1和ATRd2。隧道磁阻元件TMR、虚设存取晶体管ATRd1和ATRd2串联地结合在参照位线BLref与接地电压Vss之间。
在隧道磁阻元件TMR中，与图57中示出的虚设存储单元DMCf的情况相同，自由磁层103的磁化方向被固定于与固定磁层102的同一方向。其结果，隧道磁阻元件TMR的电阻值被固定于R1。
存取晶体管ATRd1的栅与对应的虚设读字线DRWL连接。另一方面，存取晶体管ATRd2的栅与供给控制电压Vrm的布线DRWLt连接。与存储单元MC中的存取晶体管ATR同样地设计存取晶体管ATRd1中的沟道长度与沟道宽度之比W/L。另一方面，与虚设存取晶体管ATRdd同样地设计存取晶体管ATRd2中的沟道长度与沟道宽度之比W/L。
其次，说明虚设存储单元DMCg的工作。
参照图60，在数据读出时，与对应于选择存储单元的读字线RWL同样地将虚设读字线DRWL的激活时的电压设定为电源电压Vcc。另一方面，与存取晶体管ATRd2的栅连接的布线DRWLt传递控制电压Vrm。
因而，响应于虚设读字线DRWL的激活而被接通的虚设存取晶体管ATRd1具有与响应于读字线RWL的激活而被接通的选择存储单元MC中的存取晶体管ATR同样的沟道电阻RTG(MC)。
另一方面，虚设存取晶体管ATRd2的沟道电阻随控制电压Vrm而变化。因而，通过调整控制电压Vrm使得虚设存取晶体管ATRd2的沟道电阻为ΔR/2，可适当地调整在参照位线BLref上生成的读出参照电压Vref的电压电平。其结果是，利用控制电压Vrm的调节，可将读出参照电压Vref调整到能确保最大的数据读出容限的电平。
由于数据写入时的工作与图58相同，故省略详细的说明。再有，由于在虚设存储单元DMCg中磁化方向是恒定的方向，故在实际工作时没有必要进行对虚设存储单元的数据写入工作。再有，在数据写入中，可停止对布线DRWLt的控制电压Vrm的供给。
〔实施例4的变例4〕参照图61，实施例4的变例4的虚设存储单元DMCh具有隧道磁阻元件205、206、207和208以及虚设存取晶体管ATRd。隧道磁阻元件205、206、207和208以串联并联的方式连接在参照位线BLref与虚设存取晶体管ATRd之间。隧道磁阻元件205～208的每一个具有与存储单元MC中的隧道磁阻元件TMR同样的形状和结构。
隧道磁阻元件205和206的各一方写入存储数据“1”和“0”，分别具有电阻值R1和Rh。同样，隧道磁阻元件207和208的各一方也分别具有电阻值R1和Rh。因而，隧道磁阻元件205～208的合成电阻为(Rh+R1)/2＝R1+(ΔR/2)。
虚设存取晶体管ATRd响应于虚设读字线DRWL的激活而接通，其沟道电阻为与存储单元MC中的存取晶体管ATR同等的RTG(MC)。因而，在虚设读字线DRWL的激活时，可在参照位线BLref上生成适当的读出参照电压Vref。
其次，在图62中说明了对图61中示出的隧道磁阻元件的数据写入。
在图62中，示出将构成1个虚设存储单元DMCh的隧道磁阻元件205～208配置成2行×2列的结构。如果作成这样的结构，则可与各存储单元列对应地配置虚设存储单元DMCh。在图62中，示出与第1存储单元列对应的虚设存储单元的配置。在数据写入时，导电性地连接位线BL和/BL1的一端，作为往复电流流过数据写入电流±Iw。
首先，在激活了虚设写字线DWWL1的状态下，通过在位线BL和/BL1中流过数据写入电流Iw，可在隧道磁阻元件205和206中写入“1”和“0”的存储数据。其结果是，分别将隧道磁阻元件205和206的电阻值设定为Rh和R1。
其次，通过激活虚设写字线DWWL2以流过数据写入电流Ip，同时在位线BL和/BL1中流过与刚才方向相同的数据写入电流Iw，可在隧道磁阻元件207和208的每一个中写入“1”和“0”的存储数据。其结果是，分别将隧道磁阻元件207和208的电阻值设定为Rh和R1。
这样来进行对隧道磁阻元件205～208的数据写入，可实现生成适当的读出参照电压Vref的虚设存储单元DMCh。
再有，与在实施例4中已说明的相同，为了能利用规定的内容可靠地维持虚设存储单元中的存储数据，可在MRAM器件的工作中周期性地、例如在各数据写入循环中进行对虚设存储单元的数据写入。或者，为了在虚设存储单元中写入规定内容的数据而不使通常工作时的数据写入工作所需要的时间增加，也可作成下述的结构在芯片制造后的工作测试时或在MRAM器件的电源接通时的初始化循环中与通常工作分开地设定测试模式，对于分别与存储单元列对应的虚设存储单元的每一个并行地进行数据写入工作。
〔实施例4的变例5〕参照图63，实施例4的变例5的虚设存储单元DMCi具有串联地结合在参照位线BLref与接地电压Vss之间的隧道磁阻元件TMR以及虚设存取晶体管ATRd。
虚设存储单元DMCi中的隧道磁阻元件TMR具有与存储单元MC中的隧道磁阻元件TMR同样的结构和形状，在其电阻值为Rh的方向上被磁化。将虚设存取晶体管ATRd的接通时的沟道电阻与存储单元MC中的存取晶体管ATR同样地设定为RTG(MC)。
另一方面，存储单元MC具有串联地结合在位线BL(/BL)与接地电压Vss之间的存取晶体管ATR和隧道磁阻元件TMR。存储单元MC中的存取晶体管ATR的接通时的沟道电阻为RTG(MC)。存储单元MC中的隧道磁阻元件TMR的电阻根据存储数据的电平为Rh和R1中的某一个。
再者，在实施例4的变例5的结构中，在数据读出电路与选择存储单元之间串联地配置电阻元件210。将电阻元件210的电阻值设定为比与存储单元MC的存储数据电平的差别对应的电阻的差值ΔR小，较为理想的是设定为ΔR/2。
未图示的数据读出电路根据串联地连接在选择存储单元与电阻元件210之间的位线BL(/BL)与生成读出参照电压Vref的参照位线BLref的电压差，生成读出数据。因而，对应于选择存储单元的读出电流Is的路径与对应于虚设存储单元DMCi的读出电流Is的路径之间的电阻之差为(ΔR/2)或-(ΔR/2)中的某一个。因而，通过比较位线BL(/BL)与参照位线BLref的电压，可进行数据读出。
通过作成这样的结构，由于能在存储器阵列上使存储单元MC和虚设存储单元DMC的结构相同，故可追踪隧道磁阻元件TMR的制造离散性以确保数据读出容限。
例如，与位线BL和/BL的每一条对应地设置虚设存储单元DMCi。
图64是说明对图63中示出的虚设存储单元的数据写入的概念图。在图64中，示出与第1存储单元列对应的虚设存储单元的配置。
参照图64，在数据写入时，导电性地连接位线BL和/BL的一端，作为往复电流流过数据写入电流±Iw。
首先，在最初的循环中，激活虚设写字线DWWL1以供给数据写入电流Ip，同时在位线BL1中流过数据写入电流+Iw。由此，对于与虚设写字线DWWL1对应的虚设存储单元DMCi写入“1”的存储数据，可将其电阻设定为Rh。
再者，在下一个循环中，通过激活虚设写字线DWWL2，同时在与刚才相反的方向上供给数据写入电流Iw，对与虚设写字线DWWL2对应的虚设存储单元DMCi写入“1”的存储数据。这样，通过进行2个写入循环，对与各存储单元列对应的虚设存储单元DMCi的每一个写入“1”的存储数据，可将其电阻设定为Rh。
如已说明的那样，可将对于与虚设存储单元DMCi的数据写入工作的执行时序定为在MRAM器件的工作中(例如，各数据写入循环)或芯片制造后的工作模式时或在MRAM器件的电源接通时的初始化循环中设置的测试模式。
此外，如图65中所示那样，也可利用在栅上接受可调整的控制电压Vm的输入的MOS晶体管215来构成电阻元件210。如果作成这样的结构，则可根据控制电压Vm的值来调整MOS晶体管215的电阻值。因而，可进行反映了制造时的离散性等、能最大限度地确保MRAM器件中的数据读出时的工作容限的调整。
再有，也可将实施例4及其变例应用于图14和图15中示出的使用二极管作为存取元件的MTJ存储单元的结构。
以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限定本发明，本发明的要旨和范围只由后附的权利要求书来限定，包含与权利要求的范围均等的意义和范围内的全部的变更。
权利要求
1.一种在半导体衬底上形成的薄膜磁性体存储器，其特征在于具备进行数据存储用的多个存储单元(MC)，各上述存储单元包含存取元件(ATR，DM)，用来在导通时形成数据读出电流(Is)的路径；以及磁存储部(TMR)，与上述存取元件串联地连接，其电阻随存储数据而变化，还具备第1磁性体层(102)，在上述半导体衬底上被形成，具有被固定了的磁化方向；第2磁性体层(103)，在上述半导体衬底上被形成，在与来自外部的施加磁场对应的方向上被磁化；以及绝缘膜(104)，在上述第1和第2磁性体层之间被形成，上述磁存储部使用第2磁性体层的平面方向的一部分的规定区域而被形成。
2.一种薄膜磁性体存储器，其特征在于，具备多个存储单元(MC)，其电阻分别随存储数据的电平而变化；虚设存储单元(DMC)，用来生成读出参照电压，上述虚设存储单元包含各自具有与上述存储单元同样的结构的多个单元单位(CU0，CU1)，上述多个单元单位中的至少1个各保持不同的电平(“1”，“0”)的存储数据；第1数据线(BL，/BL)，在数据读出时与上述多个存储单元中所选择的1个连接；第2数据线(DBL，/DBL)，与上述虚设存储单元连接；以及数据读出电路(50r)，用来检测上述第1和第2数据线的电压差。
3.一种薄膜磁性体存储器，其特征在于具备多个存储单元(MC)，被配置成行列状；多条读字线(RWL)，分别与上述多个存储单元的行对应地被配置，用来在数据读出时实施行选择；多条写字线(WWL)，分别与上述多个存储单元的行对应地被配置，用来在数据写入时实施行选择；以及多条位线(BL)，分别与上述多个存储单元的列对应地被配置，用来在上述数据读出时和上述数据写入时分别使数据写入电流(±Iw)和数据读出电流(Is)通过，各上述存储单元包含磁存储部(TMR)，其电阻随存储数据而变化；以及存取晶体管(ATR)，与上述磁存储部串联地结合在对应的上述位线与第1电压(Vss)之间，上述存取晶体管具有栅(125)，与对应的上述读字线连接；第1接点(130s)，用来将源区(123)与上述第1电压结合；以及第2接点(130d)，与上述第1接点在列方向上邻接地被配置，用来将漏区(124)与上述磁存储部连接，在各上述存储单元行中，同样地重复上述第1和第2接点的配置，在邻接的上述存储单元列间，上述存储单元相互间各以1/2间距被错开配置，在各上述位线的上层形成各上述写字线。
4.一种薄膜磁性体存储器，其特征在于具备多个存储单元(MC)，被配置成行列状；多条读字线(RWL)，分别与上述多个存储单元的行对应地被配置，用来在数据读出时实施行选择；多条写字线(WWL)，分别与上述多个存储单元的行对应地被配置，用来在数据写入时实施行选择；以及多条位线(BL)，分别与上述多个存储单元的列对应地被配置，用来在上述数据读出时和上述数据写入时分别使数据写入电流(±Iw)和数据读出电流(Is)通过，各上述存储单元包含磁存储部(TMR)，其电阻随存储数据而变化；以及存取晶体管(ATR)，与上述磁存储部串联地结合在对应的上述位线与第1电压(Vss)之间，上述存取晶体管具有栅(125)，与对应的上述读字线连接；第1接点(130s)，用来将源区(123)与上述第1电压结合；以及第2接点(130d)，与上述第1接点在列方向上邻接地被配置，用来将漏区(124)与上述磁存储部连接，在每个上述存储单元行中，以互相反转的方式配置上述第1和第2接点，在邻接的上述存储单元列间，上述存储单元相互间各以规定间距被错开配置，在各上述位线的上层形成各上述写字线。
5.一种薄膜磁性体存储器，其特征在于具备多个存储单元(MC)，被配置成行列状；多条读字线(RWL)，分别与上述多个存储单元的行对应地被配置，用来在数据读出时实施行选择；多条写字线(WWL)，分别与上述多个存储单元的行对应地被配置，用来在数据写入时实施行选择；以及多条位线(BL)，分别与上述多个存储单元的列对应地被配置，用来在上述数据读出时和上述数据写入时分别使数据写入电流(±Iw)和数据读出电流(Is)通过，各上述存储单元包含磁存储部(TMR)，其电阻随存储数据而变化；以及存取晶体管(ATR)，与上述磁存储部串联地结合在对应的上述位线与第1电压(Vss)之间，上述存取晶体管具有栅(125)，与对应的上述读字线连接；第1接点(130s)，用来将源区(123)与上述第1电压结合；以及第2接点(130d)，与上述第1接点在列方向上邻接地被配置，用来将漏区(124)与上述磁存储部连接，在每个上述存储单元行中，同样地重复上述第1和第2接点的配置，在邻接的上述存储单元列间，以互相反转的方式配置上述第1和第2接点，在各上述位线的上层形成各上述写字线。
6.一种薄膜磁性体存储器，其特征在于具备多个存储单元(MC)，被配置成行列状；多条读字线(RWL)，分别与上述多个存储单元的行对应地被配置，用来在数据读出时实施行选择；多条写字线(WWL)，分别与上述多个存储单元的行对应地被配置，用来在数据写入时实施行选择；以及多条位线(BL)，分别与上述多个存储单元的列对应地被配置，用来在上述数据读出时和上述数据写入时分别使数据写入电流(±Iw)和数据读出电流(Is)通过，各上述存储单元包含磁存储部(TMR)，其电阻随存储数据而变化；以及存取晶体管(ATR)，与上述磁存储部串联地结合在对应的上述位线与第1电压(Vss)之间，上述存取晶体管具有栅(125)，与对应的上述读字线连接；第1接点(130s)，用来将源区(123)与上述第1电压结合；以及第2接点(130d)，与上述第1接点在列方向上邻接地被配置，用来将漏区(124)与上述磁存储部连接，在每个上述存储单元行中，同样地重复上述第1和第2接点的配置，在邻接的上述存储单元列间，以互相反转的方式配置上述第1和第2接点，在邻接的上述存储单元列间，上述存储单元相互间各以1/2间距被错开配置。
7.一种薄膜磁性体存储器，其特征在于具备多个存储单元(MC)，被配置成行列状；多条读字线(RWL)，分别与上述多个存储单元的行对应地被配置，用来在数据读出时实施行选择；多条写字线(WWL)，分别与上述多个存储单元的行对应地被配置，用来在数据写入时实施行选择；以及多条位线(BL)，分别与上述多个存储单元的列对应地被配置，用来在上述数据读出时和上述数据写入时分别使数据写入电流(±Iw)和数据读出电流(Is)通过，各上述存储单元包含磁存储部(TMR)，其电阻随存储数据而变化；以及存取晶体管(ATR)，与上述磁存储部串联地结合在对应的上述位线与第1电压(Vss)之间，上述存取晶体管具有栅(125)，与对应的上述读字线连接；第1接点(130s)，用来将源区(123)与上述第1电压结合；以及第2接点(130d)，与上述第1接点在列方向上邻接地被配置，用来将漏区(124)与上述磁存储部连接，在邻接的上述存储单元行间，以互相反转的方式配置上述第1和第2接点，在邻接的上述存储单元列间，以互相反转的方式配置上述第1和第2接点，在各上述位线的上层形成各上述写字线。
8.一种薄膜磁性体存储器，其特征在于具备多个存储单元(MC)，被配置成行列状；多条读字线(RWL)，分别与上述多个存储单元的行对应地被配置，用来在数据读出时实施行选择；多条写字线(WWL)，分别与上述多个存储单元的行对应地被配置，用来在数据写入时实施行选择；以及多条位线(BL)，分别与上述多个存储单元的列对应地被配置，用来在上述数据读出时和上述数据写入时分别使数据写入电流(±Iw)和数据读出电流(Is)通过，各上述存储单元包含磁存储部(TMR)，其电阻随存储数据而变化；以及存取晶体管(ATR)，与上述磁存储部串联地结合在对应的上述位线与第1电压(Vss)之间，上述存取晶体管具有栅(125)，与对应的上述读字线连接；第1接点(130s)，用来将源区(123)与上述第1电压结合；以及第2接点(130d)，与上述第1接点在列方向上邻接地被配置，用来将漏区(124)与上述磁存储部连接，在邻接的上述存储单元行间，以互相反转的方式配置上述第1和第2接点，在邻接的上述存储单元列间，以互相反转的方式配置上述第1和第2接点，在邻接的上述存储单元列间，上述存储单元相互间各以1/4间距被错开配置，在各上述位线的上层形成各上述写字线。
9.一种薄膜磁性体存储器，其特征在于具备多个存储单元(MC)，被配置成行列状；多条读字线(RWL)，分别与上述多个存储单元的行对应地被配置，用来在数据读出时实施行选择；多条写字线(WWL)，分别与上述多个存储单元的行对应地被配置，用来在数据写入时实施行选择；以及多条位线(BL)，分别与上述多个存储单元的列对应地被配置，用来在上述数据读出时和上述数据写入时分别使数据写入电流(±Iw)和数据读出电流(Is)通过，各上述存储单元包含磁存储部(TMR)，其电阻随存储数据而变化；以及存取晶体管(ATR)，与上述磁存储部串联地结合在对应的上述位线与第1电压(Vss)之间，上述存取晶体管具有栅(125)，与对应的上述读字线连接；第1接点(130s)，用来将源区(123)与上述第1电压结合；以及第2接点(130d)，与上述第1接点在列方向上邻接地被配置，用来将漏区(124)与上述磁存储部连接，上述第1接点被在构成1个配置单位(140c，140f)的列方向上邻接的每2个存储单元所共有，在各上述位线的上层形成各上述写字线。
10.如权利要求9中所述的薄膜磁性体存储器，其特征在于各上述写字线(WWL)确保比各上述位线(BL)宽的布线宽度而被配置。
11.一种薄膜磁性体存储器，其特征在于具备保持存储数据用的多个存储单元(MC)，各上述存储单元包含存取门(ATR)，在数据读出时有选择地导通；以及磁存储部(TMR)，与上述存取门串联地连接，根据上述存储数据而具有第1和第2电阻的一方，上述磁存储部具有第1磁层，具有被固定了的磁化方向；第2磁层，根据被写入的上述存储数据，相对于上述第1磁层在同一方向和相反方向的某一方向上被磁化；以及在上述第1和第2磁层之间形成的第1绝缘膜，还具备数据线，在数据读出时，经上述多个存储单元中的数据读出对象中所选择的选择存储单元的接通了的存取门，与上述选择存储单元的磁存储部导电性地连接；参照数据线(BLref)，在上述数据读出时，传递与上述数据线的电压比较用的读出参照电压；以及多个虚设存储单元(DMCa，DMCb，DMCc，DMCd)，各自被配置在上述多个存储单元的每个恒定区划中，用来生成上述读出参照电压，各上述虚设存储单元包含虚设磁存储部(TMRda，TMRdb，TMRdc，TMRdd)；以及虚设存取门(ATRd)，在上述数据读出时有选择地接通，用来导电性地连接上述虚设磁存储部与上述参照数据线，上述虚设磁存储部具有第3磁层(102)，在固定方向上被磁化；第4磁层(103)，在与上述第3磁层交叉的方向上被磁化；以及在上述第3和第4磁层之间形成的第2绝缘膜(104)。
12.一种薄膜磁性体存储器，其特征在于具备保持存储数据用的多个存储单元(MC)，各上述存储单元包含存取门(ATR)，在数据读出时有选择地导通；以及磁存储部(TMR)，与上述存取门串联地连接，根据上述存储数据而具有第1电阻(R1)和比上述第1电阻大的第2电阻(Rh)的一方，上述磁存储部具有第1磁层，具有被固定了的磁化方向；第2磁层，根据被写入的上述存储数据，相对于上述第1磁层在同一方向和相反方向的某一方向上被磁化；以及在上述第1和第2磁层之间形成的第1绝缘膜，还具备数据线，在数据读出时，经上述多个存储单元中的数据读出对象中所选择的选择存储单元的接通了的存取门，与上述选择存储单元的磁存储部导电性地连接；参照数据线(BLref)，在上述数据读出时，传递与上述数据线的电压比较用的读出参照电压；以及多个虚设存储单元(DMCe)，各自被配置在上述多个存储单元的每个恒定区划中，用来生成上述读出参照电压，各上述虚设存储单元包含虚设存取门(ATRdd)，在上述数据读出时有选择地接通；以及多个虚设磁存储部(201-204，205-208)，响应于上述虚设存取门的接通，与上述参照数据线导电性地连接，各上述虚设磁存储部具有第3磁层(102)，在固定方向上被磁化；第4磁层(103)，在与上述第3磁层同一方向和相反方向的某一方向上被磁化；以及在上述第3和第4磁层之间形成的第2绝缘膜(104)，各虚设磁存储部与上述多个虚设磁存储部中的其它的至少1个串联地连接。
13.一种薄膜磁性体存储器，其特征在于具备多个磁存储单元(MC)，各自用来保持由施加磁场写入了的存储数据；虚设存储单元(DMCi)，用来在数据读出时产生读出参照电压；第1数据线(BL)，在数据读出时与上述多个磁存储单元中的所选择的磁存储单元导电性地连接的状态下，供给数据读出电流(Is)；第2数据线(BLref)，在数据读出时与上述虚设存储单元导电性地连接的状态下，供给与上述第1数据线同等的数据读出电流(Is)；数据读出电路(50，60)，根据第1和第2数据线的电压，生成读出数据；以及电阻附加电路(210，215)，用来相对于上述第1数据线串联地附加比上述第1和第2电阻的差值(ΔR)小的第3电阻(ΔR/2)，各上述磁存储单元和上述虚设存储单元包含磁存储部(TMR)，根据上述存储数据的电平而具有第1电阻(R1)和比上述第1电阻大的第2电阻(Rh)的某一电阻；以及存取门(ATR，ATRd)，与上述磁存储部串联地连接，有选择地接通，上述虚设存储单元中包含的磁存储部存储与上述第2电阻值对应的电平的数据。
14.如权利要求13中所述的薄膜磁性体存储器，其特征在于上述电阻附加电路(210，215)具有在其栅上输入可变的控制电压(Vm)的场效应型(215)晶体管。
全文摘要
构成磁性体存储单元的隧道磁阻元件(TMR)具有:具有一定方向的固定磁场的固定磁层(102);由施加磁场进行磁化的自由磁层(103);以及在隧道结区(115)中作为设置在固定磁层(102)与自由磁层(103)之间的绝缘体膜的隧道阻挡层。在自由磁层(103)中,将与具有作为存储单元所希望的特性的易磁化轴区域(110)相当的区域作为隧道结区(115)来使用。另一方面,具有作为存储单元不希望的特性的难磁化轴区域(112,114)不作为隧道磁阻元件(TMR)的构成部分来使用。
文档编号G11C29/12GK1383155SQ0210571
公开日2002年12月4日 申请日期2002年4月15日 优先权日2001年4月26日
发明者日高秀人 申请人:三菱电机株式会社