专利名称：用于同步集成电路存储装置的数据输出电路的制作方法
技术领域：
本发明涉及集成电路存储装置，具体涉及用于同步集成电路存储装置的数据输出电路。
背景技术：
在传统的集成电路存储装置中，人们采用各种流水线(pipeline)结构来提高列(column)输出路径的速度。这种流水线结构的一个例子是采用多个寄存器的波式(wave)流水线结构。波式流水线结构的电路结构比较简单，其能以较高的速度工作。因此，经常将波式流水线结构用于同步集成电路存储装置中。
图1是表示传统同步集成电路存储装置中的数据输出路径的方框图，同时它也表示处于读取操作模式下的列式输出路径。现在参照图1，读取命令输入到同步集成电路存储装置。接着，通过分别响应由列式地址译码器(未示出)提供的列式选择信号CSL0-CSL3的每一个列式选择晶体管M1-M4，为相应的本地输入/输出线(LIOii从1到3)提供分别通过位线读出放大器2、3、4、5输出的对应存储单元数据。输入/输出读出放大器6、7、8、9分别与本地输入/输出线LIO0-LIO3相连，它们被构造成能够放大提供给本地输入/输出线LIO0-LIO3的信号，并能将放大后的数据提供给与全局输入/输出线相连的多路转换器10。
多路转换器10对输入/输出读出放大器6、7、8、9输出的数据进行多路转换，并将这些数据提供给数据输出多路转换器100。数据通过从数据输出多路转换器100内的多个数据线开关SF1-SF16中选出的一个开关，从多路转换器10中多路传输出去。数据线开关SF1-SF16响应通过数据线选择信号线DL0-DL3提供的数据线选择信号而动作，并将多路转换器10输出的数据提供给相应的寄存器。分别在第一到第n个寄存器101-116中存储的输出数据提供给多个寄存器输出选择开关S1-S16的输入端。当一个寄存器输出选择开关S1-S16因开关选择信号而接通时，就能将数据提供到多路转换输出线上。
可按照图2的时序图向寄存器输出选择开关S1-S1提供开关选择信号(CDQ0_F-CDQ7_F，CDQ0_S-CDQ7_S)。响应于图2所示时钟信号CLK的第一边沿(上升沿或下降沿)，产生开关选择信号(CDQ0-F-CDQ7-F)。响应于时钟(信号)CLK的第二边沿(下降沿或上升沿)产生开关选择信号(CDQ0_S-CDQ7_S)。图2进一步表示图1集成电路存储装置的数据输出操作。数据(DOFi，DOSi)分别代表着两条多路转换输出线上的数据，这些数据被单独提供给第一和第二数据组选择开关SW1、SW2的输入端。如图2所示，当第一和第二数据组选择开关SW1、SW2中的一个因响应互补提供给另一方的组选择输出开关信号(CLKDQ_F，CLKDQ_S)而被接通时，通过与输出驱动器30的输出端相连的输出针PD1，输出与时钟同步的输出数据DOUT。
正如参照图1和2所述的，数据输出多路转换器100的功能是提供双倍数据率DDB的输出操作。数据输出电路包括数据输出多路转换器100、第一和第二数据组选择开关SW1和SW2、和输出驱动器30。数据输出多路转换器100可用于保证约为500MHz的高速数据输出操作，同时减少数据畸变、接合点(junction)负载和/或接线负载。
正如上面所讨论的，传统的双倍数据率数据输出多路转换器100为波式流水线结构，但在本领域还有改进余地。现在参照图3，开关S1-S4与多路转换输出线DOFi相连。每一个开关S1-S4可包括CMOS传输门电路，但在此为了方便起见只示出了一个MOS晶体管。图3还示出了与栅极G、源极S和漏极D区域耦合的各种信号线。如图3中所示，多路转换输出线DOFi有四个接合点部分。因此，图1中位于数据输出多路转换器100内的多路转换输出线DOFi有8个接合点部分(8个开关S1到S8)。因为多路转换输出线DOFi和DOSi上的接合点负载相对较大，因此数据输出时间会发生延迟。
图4用示意图示出了导线(L1、L2、L3和L4)的长度，它们配置在多个寄存器输出选择开关S1-S8和多路转换输出线L3前/后。现在参照图4，导线L2的长度(D2a)长于导线L1的长度(D1a)，导线L3的长度(D3a)也较长。一般而言，如果金属制成的导线L2的长度较长，则导线负载将集中到多路转换输出节点上，数据输出就可能延迟。
图5表示多个寄存器输出选择开关S1-S6和第一、第二数据组选择开关SW1、SW2之间的配置关系。多路转换输出线DOFi、DOSi的线长彼此不同。也就是说，经过第一寄存器101的数据输出路径PA1、经过第八寄存器108的数据输出路径PA2、以及通过第n个寄存器116的数据输出路径PA3都彼此不同。因此就可能发生数据畸变。
图6和7分别表示防重叠控制信号线CL1-CL5的连接关系，这些控制信号线分别用于提供互补开关选择信号，而这些信号提供给寄存器输出选择开关S1-S16。例如，当图6中的开关S1接通时，开关S16就断开，当开关S2接通时，开关S15断开，这就避免了数据重叠。如果开关S1因高信号而接通，就会将与高信号反相的低信号提供给开关S16。低信号用作防重叠控制信号。
如图6中所示，在防重叠控制信号线CL1和防重叠控制信号线CL3长度之间有很大差异。另外，如图7所示，只有防重叠控制信号线CL1比其它的防重叠控制信号线CL2、CL3、CL4、CL5长。因此，如果防重叠控制信号线的长度不同，路径差异就会引起输出数据的多路转换重叠。
发明内容
依照本发明的某些实施例，数据输出电路包括多个寄存器、多个寄存器输出选择开关，所述选择开关分别与多个寄存器相连。多个寄存器输出选择开关对通过对应的公共有源区(common active region)相连。第一数据组选择开关与第一组的多个寄存器输出选择开关的公共有源区相连。第二数据组选择开关与第二亚组的多个寄存器输出选择开关相连。输出驱动器与第一和第二数据组选择开关相连。
在其它实施例中，多个寄存器输出选择开关分别包括多个CMOS传输门。
在另一些实施例中，数据输出电路包括多个寄存器和多个寄存器输出选择开关，这些选择开关分别借助多根具有第一长度的第一导线与多个寄存器相连。数据组选择开关通过多根具有第二长度的第二导线与多个寄存器输出选择开关相连，所述第二长度比第一长度短。输出驱动器与数据组选择开关相连。
在另外的实施例中，数据输出电路包括多个寄存器和多个寄存器输出选择开关，所述选择开关分别与多个寄存器相连。第一数据组选择开关借助具有第一长度的第一导线与第一亚组的多个寄存器输出选择开关相连。第二数据组选择开关借助具有第二长度的第二导线与第二亚组的多个寄存器输出选择开关相连，所述第二长度近似等于第一长度。输出驱动器与第一和第二数据组选择开关相连。
在其它一些实施例中，数据输出电路包括多个寄存器和多个寄存器输出选择开关，选择开关分别与多个寄存器相连，并被配置成环形结构。多个防重叠控制信号线中的各对应信号线与多个寄存器输出选择开关中的开关对相连。数据组选择开关与多个寄存器输出选择开关相连。输出驱动器与数据组选择开关相连。
通过下面结合附图对本发明具体实施例的详细说明，能更容易理解本发明的其它特征，附图中图1是表示传统同步集成电路存储装置中的数据输出电路的方框图；图2是图1数据输出电路的数据输出操作的时序图；图3是表示图1中寄存器输出选择开关的示意图；图4是表示图1中寄存器输出选择开关和数据组选择开关的示意图；图5是表示图1中寄存器输出选择开关和数据组选择开关的接线的示意图；图6和7是表示用于图1的数据输出电路的防重叠控制信号线的示意图；图8和9是表示依照本发明某些实施例的用于数据输出电路的寄存器输出选择开关的示意图；图10是表示依照本发明某些实施例的寄存器输出选择开关和数据组选择开关的接线的示意图；图11是表示依照本发明某些实施例的寄存器输出选择开关和数据组选择开关的接线的示意图；以及图12和13是表示用于依照本发明某些实施例的数据输出电路的防重叠控制信号线的示意图。
具体实施例方式
虽然本发明很容易有各种改进和替换方式，但本发明通过附图的举例方式示出了具体实施例，在此将对这些实施例作详细描述。但是，应当理解的是，不要试图将本发明限制为所公开的具体形式，而是相反，本发明涵盖了落在权利要求限定的发明精神和范围内的所有改进、等效物、替换。在整个
中，类似数字指代类似元件。还要理解的是，在将元件描述为与另一元件“相连”或“耦合”时，是指它直接与另一元件相连或耦合，或者中间还可能有插入元件。相反，在将元件描述为与另一元件“直接相连”或“直接耦合”时，中间没有插入元件。
依照本发明的各个实施例，用于同步集成电路存储装置的数据输出电路带有波式流水线数据输出多路转换器结构，现在对该电路进行描述。
现在参照图8和9，它们示出了在多路转换输出线DOFi和多个寄存器输出选择开关S1-S16中的开关S1-S4之间的连接结构，其能降低接合点负载。如图8所示，彼此相邻寄存器输出选择开关S1、S2的有源区域S是以共用方式设置的。因此，图8中所示的多路转换输出线DOFi有两处接合点部分。图1中数据输出多路转换器100内的多路转换输出线DOFi因有8个开关S1到S8，而拥有四个接合点部分。于是，多路转换输出线DOFi、DOSi上的接合点负载减少了一半。
图9表示漏极端D与电压源VDD或接地电压VSS耦合，源极端是共用的，由寄存器输出的数据和开关选择信号CDQX_F按与运算的，它们提供给栅极端G。此外，图8中所示的多路转换输出线DOFi有两个接合点部分。因此，多路转换输出线DOFi、DOSi上的接合点负载减少了一半。依照本发明的某些实施例，寄存器输出选择开关分别包括CMOS传输门。
也就是说，当彼此相邻的寄存器输出选择开关S1、S2的输出局部有源区域S以共用方式形成时，两个寄存器输出选择开关的输出端通过一根线与多路转换输出线相连。多路转换输出线与连接着寄存器输出选择开关的输出端的线共连，因此，这降低了这些多路转换输出线的接合点负载。
图10表示依照本发明某些实施例的导线配置方案，其可以减少导线负载。现在参照图10，在多个寄存器输出选择开关S1-S8前/后设置长度为L11、L22、L33的导线。导线L22的长度D2比导线L11的长度D1短，而导线L33的长度D3与长度L11相比也较短。因此，当导线L22和L33的长度比导线L11的长度短时，多路转换输出节点上的导线负载就会降低，数据输出延迟也就减少。值得注意的是，假设多个寄存器输出选择开关S1到S8之间的距离远小于导线L11、L22、L33和L44的长度。
于是，依照本发明的某些实施例，与寄存器输出选择开关的输出端相连的导线长度要短于与寄存器输出选择开关的输入端相连的导线长度。因此，这就降低了与连接着寄存器输出选择开关的输出端的导线共耦合的多路转换输出线的导线负载。
图11表示依照本发明某些实施例的用于减少输出数据间畸变的导线配置方案。如图11所示，多路转换输出线DOFi、DOSi的导线长度相等，经过第一寄存器101的数据输出路径PA11、经过第八寄存器108的数据输出路径PA22、以及经过第n个寄存器116的数据输出路径PA33长度相等。于是，第一和第二数据组选择开关SW1、SW2配置在靠近连接着寄存器输出选择开关输出端的导线的中心的位置。第一和第二多路转换输出线将寄存器输出选择开关S1到S16与第一和第二数据组选择开关SW1和SW2连接在一起，这些输出线的长度几乎相等。结果，这就减少了分别通过与数据输出多路转换器内的寄存器输出选择开关输出端相连的导线输出的输出数据之间的畸变。
图12和13依照本发明某些实施例，表示用于减少输出数据多路转换重叠的寄存器输出选择开关S1到S16的配置方案。现在参照图12，寄存器输出选择开关S1-S16配置成卷绕(wrap-around)结构。现在参照图13，绝大多数防重叠控制信号线都单独接在开关之间，并在其间有一个开关。结果，控制信号线的长度大致相等，由此可以避免数据的多路转换重叠。在图13中，例如，当开关S1接通时，开关S16断开，当开关S16接通时，开关S8断开。如图13所示，在所有导线中，除了防重叠控制信号线CL8和CL16之外，其余导线的长度大致相等。
通过将寄存器输出选择开关配置成卷绕结构，绝大多数防重叠控制信号线都连接着两个开关，并在其间有一个开关。结果，绝大多数防重叠控制信号线的导线长度都近似相等。于是，这就降低了通过连接着数据输出多路转换器内的寄存器输出选择开关输出端的导线单独输出的输出数据之间的畸变，同时减少了各个防重叠控制信号线之间的路径差别，从而能避免输出数据的多路转换重叠。
因此，依照本发明的各实施例就可以减少接合点负载、导线负载、以及数据重叠。于是能让集成电路存储装置中的数据输出电路以更高的速度工作。
对上述详细说明作一下总结，应当注意的是，在基本上不脱离本发明原理的情况下，可对优选实施例作出各种变化和改进。所有这些改进和变化都试图含在由以下权利要求阐明的本发明的范围之内。
权利要求
1.一种数据输出电路，其包括多个寄存器；多个寄存器输出选择开关，它们分别通过多根具有第一长度的第一导线与所述多个寄存器相连，多个寄存器输出选择开关对通过各自的公共有源区相连；第一数据组选择开关，其借助多根具有第二长度的第二导线与多个寄存器输出选择开关中的第一亚组的公共有源区相连，所述第二长度比第一长度短；第二数据组选择开关，其借助多根具有第三长度的第三导线与多个寄存器输出选择开关中的第二亚组的公共有源区相连，所述第三长度比第一长度短，第一和第二数据组选择开关分别配置在与多个寄存器输出选择开关中的第一和第二亚组大致等距离的位置；以及输出驱动器，其与第一和第二数据组选择开关相连。
2.根据权利要求1所述的数据输出电路，其中多个寄存器输出选择开关分别包括多个CMOS传输门。
3.一种数据输出电路，其包括多个寄存器；多个寄存器输出选择开关，它们分别与所述多个寄存器相连，多个寄存器输出选择开关对通过各自的共用有源区相连；第一数据组选择开关，其与多个寄存器输出选择开关中第一亚组的公共有源区相连；第二数据组选择开关，其与多个寄存器输出选择开关中第二亚组的公共有源区相连；以及输出驱动器，其与第一和第二数据组选择开关相连。
4.根据权利要求3所述的数据输出电路，其中多个寄存器输出选择开关分别包括多个CMOS传输门。
5.一种数据输出电路，其包括多个寄存器；多个寄存器输出选择开关，它们分别通过多根具有第一长度的第一导线与所述多个寄存器相连；数据组选择开关，其通过多根具有第二长度的第二导线与多个寄存器输出选择开关相连，所述第二长度比第一长度短；以及输出驱动器，其与数据组选择开关相连。
6.一种数据输出电路，其包括多个寄存器；多个寄存器输出选择开关，它们分别与所述多个寄存器相连；第一数据组选择开关，其通过多根具有第一长度的第一导线与多个寄存器输出选择开关中的第一亚组相连；第二数据组选择开关，其借助多根具有第二长度的第二导线与多个寄存器输出选择开关中的第二亚组相连，所述第二长度与第一长度大致相等；以及输出驱动器，其与第一和第二数据组选择开关相连。
7.一种数据输出电路，其包括多个寄存器；多个寄存器输出选择开关，它们分别与所述多个寄存器相连，并被配置成环形结构；多根防重叠控制信号线，各根信号线各自与多个寄存器输出选择开关对相连；数据组选择开关，其与多个寄存器输出选择开关相连；以及输出驱动器，其与数据组选择开关相连。
全文摘要
数据输出电路包括多个寄存器和多个寄存器输出选择开关，这些开关分别与所述多个寄存器相连。多个寄存器输出选择开关对通过各自的公共有源区相连。第一数据组选择开关与多个寄存器输出选择开关中第一组的公共有源区相连。第二数据组选择开关与多个寄存器输出选择开关中第二亚组的公共有源区相连。输出驱动器与第一和第二数据组选择开关相连。
文档编号G11C11/4093GK1476018SQ0314366
公开日2004年2月18日 申请日期2003年7月28日 优先权日2002年7月31日
发明者金正烈, 姜昌万 申请人:三星电子株式会社