专利名称：动态随机存取存储器以及用于单级读出的方法
技术领域：
本发明涉及具有一种新型读出结构的DRAM。具体地，利用全局共享的读出放大器和锁存器将传统的两级锁存(latching)减少为单一、直接读出(sensing)。在这种结构中，读出数据通路包含一个并且仅有的一个读出放大器。
背景技术：
目前的集成电路包括在半导体中形成的巨量晶体管器件。更小的器件是提高性能并提高可靠性的关键。然而，随着器件尺寸下降，技术变得越来越复杂，需要新的方法以保持器件从一代到下一代所期望的性能提高。在动态随机存取存储器(DRAM)中，外围电路性能的提高是非常重要的。目前的高性能系统需要高速存储器存取以及宽的存储器带宽。
具有多个DRAM阵列的传统DRAM宏(macros)由读出放大器和相应的锁存器的两个分开的级组成，一个位于每个DRAM阵列处且一个用于整个宏。位于每个DRAM阵列处的第一级读出放大器/锁存器用于读出(读取)DRAM单元信号，并且在锁存器中存储读出的数据。存在和位线数量一样多的读出放大器和锁存器，每条位线一个读出放大器/锁存器。每个阵列处的第一级锁存器中的每一个锁存器用于(1)在读操作期间，在第一级读出之后反写DRAM、并保持读出的数据并通过全局位线经过其位开关将该数据传送到在该宏中在所有阵列之中共享的相应的第二级读出放大器上，用于输出到相应的数据线和阵列外部的I/O缓冲器；(2)在写操作期间，通过它的位开关从全局位线接收并保存源自外部I/O缓冲器和数据线的数据，并写入到DRAM单元。通常，为了读/写DRAM数据的一位，需要两条相应的位线、两个按位开关和两条全局位线来构成为在差分互补模式下操作。
在传统的具有主读出放大器和次级读出放大器的DRAM宏中，每个阵列都通过列按位开关连接到(差分)全局位线、然后连接到次级读出放大器和数据I/O。对于每条全局位线存在预充电电路。
在一个宏中，仅有一个阵列和一字线在给定的时间被激活。列按位开关用于将多条位线多路复用到一全局位线，以便在不同的阵列之中和在一个阵列的多条位线之中可以共享一全局位线。典型地，在传统的DRAM中，在8-64条位线中共享一条全局位线，例如具有512条全局位线的4K条位线、2K个主读出放大器，多路复用为8∶1。在位线中没有共享全局位线的情况下，即，每一全局位线一条位线的情况下，列按位开关就用于将全局位线连接到特定阵列中的相应的位线。
发明内容
本发明的目的是描述一种DRAM结构，该DRAM结构比现有技术的结构更简单，比现有技术具有更高的性能，并提供宽带宽数据输入和输出率。
本发明描述一种DRAM结构以及用于具有多个阵列的DRAM宏的读出方案，而不利用传统DRAM中的第一级读出放大器和锁存器。对于每一位线差分对，可以全部消除传统DRAM中的主读出放大器和锁存器。引入单级、直接的读出方案来代替传统的两级读出方案、即利用主读出和锁存以及次级读出和锁存。在新的方案中，不存在主读出放大器和锁存器，DRAM信号在阵列水平下被缓存到全局位线，并通过在DRAM宏的所有阵列中共享的共享全局读出放大器在宏水平下被直接读出并锁存。在此使用的术语“读出放大器”，通常也包括锁存。在传统的方法中，DRAM信号必须通过两级读出和读出定时控制来运行(两个独立步骤以便设置读出放大器锁存器)，然而在本发明的方案下，借助只有一级定时通过共享的全局读出放大器在宏水平下直接读出DRAM信号。对于写操作，宏水平共享的读出放大器和锁存器同样不通过传统方法中包含主读出放大器和锁存器的两级运行而直接写入到DRAM单元。结果，可以更少的误差界限简化对读出DRAM数据的控制，并可进一步降低整体读出存取时间和循环时间。
缓冲器位于每个阵列处以便放大用于全局位线的位线信号，还使位线与全局位线加载和开关噪声隔离。在缓冲器区域中，还存在读控制器件以便在读操作期间使能缓冲器，以及写控制器件用于在写操作期间使能从全局位线到位线的写入路径。在通过多路复用的两个阵列的两个不同位线之间可以共享一个缓冲器。在宏的(一)端部，有用于读出的在所有DRAM阵列之中共享的全局读出放大器和锁存器，还有写电路用于在读/反写操作的反写(write-back)阶段期间、或在刷新操作期间、或在写操作期间通过全局位线和位线写入DRAM单元。
新的方案使全局位线的连线延迟最小化。在一个宏中，在给定时间内只有一个阵列和一字线激活。在位线之中不存在全局位线的共享，即，每一全局位线一条位线，列按位开关用于将全局位线连接到特定阵列的相应位线。位线差分对中的每一个通过作为缓冲器构成的NFET器件(由位线驱动栅极且通过读控制NFBT器件输出到全局位线的漏极)连接到相应的全局位线对中的每一个用于读操作。对于写操作，全局位线通过写控制器件连接到相应的位线。由于没有主读出放大器和锁存器，主读出数据不存储在阵列的锁存器中，而来自一条激活的位线和相邻未激活的位线的用作参考信号的DRAM信号，通过缓冲器的差分对进行放大，并顺次使分别具有两个差分电流的两个相应的预充电全局位线放电。由缓冲器栅电压决定并通过两个缓冲器的源-漏的两个不同的电流加载到两个不同的全局位线上并对于在另一端的共享的全局读出放大器产生差分电压信号。在读操作期间差分电压信号由差分读出放大器直接读出并存储在也作为锁存器的全局读出放大器处。在写操作期间，通过全局位线将数据从共享的全局读出放大器写入到位线然后写入到各个DRAM单元。
在字线激活之后，通过从DRAM单元在位线上产生的电压来控制缓冲器NFET的栅。整个宏中只激活一条字线。NFET(漏至源)释放已经预充电到高电压(Vdd)的全局位线上的电压，轻微地或严重依赖DRAM单元是存储0还是1。两个不同状态(0或1)的栅极电压决定了通过NFET的漏一源电流(Ids)，由此确定释放全局位线电压的速率。另一条差分(未激活)位线保持在Vdd/2，假设Vdd/2进行读出，该位线被预充电到Vdd/2。通过在DRAM宏的另一端处的共享的全局差分读出放大器来读出两个差分全局位线上的差分信号，在输出产生相应的逻辑1或0。
对于每个读操作，将通过同一字线控制的DRAM单元(N位)的所有位读出到N个共享全局读出放大器。对于反写操作，通过共享的全局读出放大器将N位反写到DRAM单元。对于每个写操作，通过N个全局位线将数据的N位写入到DRAM单元。对于刷新操作，将字线的数据的N位读出到共享的全局读出放大器并存储在锁存器中，然后通过相同共享全局读出放大器反写到相应的DRAM单元。
单级直接读出方案导致了较快的读操作(较小的读等待时间)，由于与这种单级读出方案相比，两级读出所需的两个独立的“读出放大器设置”控制步骤提高了读出速度。此外，在直接读出中采用的FET的数量小于两级传统读出的第一级所需的FET数量，因此导致了较小的DRAM面积。
从以下详细的描述和附图中，本发明的这些和其它特征将变得明显。
图1A、1B、1C示出现有技术和单级读出结构DRAMs的全局图。
图2A、2B、2C示出单级读出结构的细节。
图3简要示出用于DRAM阵列、缓冲器和共享的全局读出放大器的电路。
图4示出在经过多路复用的两个阵列之间缓冲器的共享。
图5示出从DRAM单元到达数据I/O的差分信号数据通路的电路剖面图。
图6示出在嵌入式DRAM阵列中的多条位线和全局位线数据通路的结构。
具体实施例方式
图1示出了现有技术和单级读出结构DRAMs的全局图。在图1A中，示出了具有主读出放大器和次级读出放大器的传统DRAM宏。多个存储器单元排列成阵列100。位于每个DRAM阵列的读出放大器-锁存器的第一级150用于读出(读)DRAM单元信号，并将读出的数据存储在锁存器中。这些主读出放大器-锁存器150通过全局位线将信号传送到相应的第二级、共享的全局读出放大器140，用于将信号输出到相应的数据线和阵列外部的I/O缓冲器。
图1B和1C示出了单级读出结构DRAMs的排列。缓冲器110位于每个阵列100处以便为全局位线放大位线信号，缓冲器110还使位线与全局位线的加载和开关噪声隔离。在用于读出的所有DRAM阵列之中共享的全局读出放大器和锁存器120位于宏的(一)端部。而且，存在通过全局位线和位线写入到DRAM单元的写电路120，在读/反写操作的反写阶段期间、或在刷新操作期间、或在写操作期间进行该写入。图1B示出了每个阵列处具有缓冲器110的DRAM宏，以及位于宏的该端的共享的全局读出放大器和锁存器120。图1C示出了每个阵列处具有缓冲器110的DRAM宏，以及位于宏的每一端的两个共享的全局读出放大器组(bank)120。两个全局读出放大器组结构是一种变型以便使全局位线的连线延迟最小化，顶部的共享全局读出放大器覆盖阵列的上半部的读出，底部的共享全局读出放大器覆盖阵列的下半部的读出。图1B和图1C还示出了缓冲器，在两个阵列之间通过多路复用(因为在给定时间只有一个阵列激活)可以共享该缓冲器以便使使用面积最小。在替换的实施例中，不需要在两个阵列之中共享缓冲器组，在此情况下，每个阵列应当具有它自己的缓冲器、而不利用多路复用。
图2示出了单级读出结构的细节。图2A是类似于图1C示出的具有全局位线200的结构。全局位线200从阵列区域到达全局读出放大器。图2B是图2A的局部放大/详细图。图2B示出了在它的每一侧具有单元阵列100的缓冲器组110。在阵列区域中，具有单个的存储器单元101、位线210和字线220。示出了驱动全局位线200的单个缓冲器111。一对全局位线200输入到全局读出放大器121。全局读出放大器121的输出走到数据I/O 230。图2C示出更加详细的阵列区域100。同样，示出了字线220、位线210和单元101。字线220上的电压可以激活一行单元。位线从阵列直接连接到缓冲器110。
图3简要示出DRAM阵列、缓冲器和共享的全局读出放大器的电路。这是没有多路复用的基本实施例和一非差分读出放大器121。单元101通过字线220激活并且来自单元的电荷经过位线210到达缓冲器111。在读操作期间，缓冲器驱动全局位线200，全局位线200输入到全局读出放大器和锁存器121。写电路320旁路全局读出放大器和缓冲器以便在写操作期间到达具有来自外侧的数据的单元。预充电电路310在读操作之前使全局位线200和本地位线210充电。还具有读控制器件330以便在读操作期间使能缓冲器和全局读出放大器。位线210、全局位线200和读出放大器121一起形成数据通路，该数据通路将存储器单元101连接到数据I/O 230。
图4示出在经过多路复用的两个阵列之间缓冲器的共享。来自两个不同的阵列420和421的位线210携带两个不同单元的信号，并且第一多路复用电路410在读或写操作期间选择哪一个单元将成为数据通路的一部分。
图5示出从DRAM单元到数据I/O的差分信号数据通路的电路剖面图。在本实施例中，全局读出放大器500是具有两个输入端口的差分放大器。两个全局位线501和502输入到全局读出放大器500。全局位线之一为激活，而另一条全局位线是虚拟位线。哪一条全局位线为激活而哪一条全局位线是虚拟位线取决于什么单元由字线激活。属于被激活单元的数据通路的全局位线就是激活的位线。
在激活字线220之后，通过来自DRAM单元101在位线210上产生的电压控制缓冲器NFET的栅。整个宏中只有一条字线被激活。NFET(漏至源)将已经预充电到高压(Vdd)的全局位线501或502上的电压释放，该放电过程轻微或完全依赖于DRAM单元是否存储0或1。两个不同状态(0或1)的栅电压确定了通过NFET 111的漏至源电流(IdS)，由此确定了使全局位线电压释放的速率。另一条差分(未激活)位线501或502保持在Vdd/2，假定Vdd/2读出，该位线被预充电到Vdd/2。通过在DRAM宏的另一端处共享的、全局差分读出放大器500读出两个差分全局位线501和502上的差分信号，在输出端产生相应的逻辑1或0。
对于具有M个字线和N个位线对(2N位线)的DRAM阵列，每条字线激活N个DRAM单元，N个DRAM单元位于交替的位线上。因此当字线被激活时，对于彼此相邻的每一对位线，一条位线被激活一DRAM单元被选择，而另一条位线不激活(DRAM单元未被选择)其位线电压保持在预充电电平。因为未激活的位线电压基本维持不变，所以未激活的位线还降低了在相邻位线之间耦合的噪声。未激活的位线上的预定电压作为参考点，用于利用两个相邻位线的差分读出，并顺次用于两个相邻全局位线和两输入读出放大器。
图6示出在嵌入式DRAM阵列中的多条位线和全局位线数据通路的结构。它示出了详细的结构，不具有主读出放大器/锁存器的多个阵列DRAM宏的方框图，并示出了差分信号数据通路以便说明从DRAM单元到数据I/O的读、写和刷新操作。它不同于传统的DRAM之处在于，其中(1)去掉了主读出放大器/锁存器，并且差分位线对直接连接到用于全局位线放大信号的缓冲器，(2)列按位开关610仅用于选择不同阵列中的位线并可与阵列读使能控制和阵列写使能控制相结合，(3)通过写入通路和写使能多路复用器从全局读出放大器将数据反写到位线，如图3、4和5中的详细描述。在每个阵列中，具有DRAM单元和控制栅、字线、(差分)位线、位线预充电和位线多路复用电路。每个阵列的每条位线连接到缓冲器驱动相应的全局位线的栅，该缓冲器在读操作期间通过阵列读使能信号控制。通过缓冲器放大来自差分位线对的差分信号，产生差分漏-源电流在相应的预充电全局位线对上进行放电。结果，在相应的共享全局读出放大器的输入处出现不同的电压，用于共享全局读出放大器以便读出作为0或1。在写操作期间，全局位线的每个写入通路通过由阵列写使能信号使能的多路复用器连接到相应的位线。对于每条全局位线存在预充电电路。在一个宏中在给定时间只有一个阵列和一字线激活。列按位开关用于将全局位线连接到特定阵列相应的的位线。在实际的操作中，列按位开关与由阵列读/写控制信号控制的读和写使能电路相结合。位线开关610还是第二多路复用电路，在属于一个存储器单元阵列的不同列的两条可能的位线之间进行选择。
在单级读出结构中，一旦激活字线就通过将加载位线信号传输至全局读出放大器来同时进行字线存取和位线读出，而不用设置主读出放大器及关闭位线列开关的明确阶段，可以以更少的误差界限简化对读出DRAM的数据的控制，进一步降低整体的读出存取时间。
可以在两个周期内完成读和反写操作。第一周期读出，其中读出数据并将数据存储在共享的全局读出放大器中，第二周期将数据反写到DRAM单元。而且，可以在两个周期内可以完成刷新操作。在每个周期内，位线和全局位线必须预充电且字线置为ON和OFF。对于每一位，在第一周期结束时将数据存储在全局读出放大器中，在第二周期内将数据回写到DRAM单元。在两个周期操作中，周期时间被最小化。
如在实际的常规DRAM中，读和反写操作还可以组合为单一周期。在数据被读出并被锁存到共享的全局读出放大器中之后，读按位开关被置为OFF以便使全局读出放大器与全局位线隔离。然后，写按位开关置为ON，因此全局读出放大器可以通过全局位线将数据反写到DRAM单元。当字线为ON时，在同一周期内进行这些操作。
在一个实施例中，还通过以下事实提高DRAM的速度，即在自定时方式下操作字线的激活、读出并将信号传输至数据输出端。
本领域普通技术人员应当清楚，根据上述教导本发明的各种修改和变化是可能的。本发明的范围由所附的权利要求书限定。
权利要求
1.一种具有单级读出结构的DRAM，包括多个存储器单元，所述单元排列在存储器单元阵列中；多个数据通路，在一读操作期间所述数据通路中的每一个将所述存储器单元之一连接到一数据I/O；以及多个读出放大器，其中所述数据通路中的任何一条通路包括所述读出放大器中的一个且仅一个读出放大器。
2.权利要求1的DRAM，进一步包括多条位线；以及多条全局位线，其中所述数据通路的所速任何一条通路还包括所述位线之一和所述全局位线之一，并且其中在所述数据通路中的所述任意一条通路中所述全局位线中的所述之一由一缓冲器驱动，所述缓冲器从所述位线中的所述之一接收输入，所述读出放大器中的所述的一个且仅一个从所述全局位线中所述之一接收输入。
3.权利要求2的DRAM，进一步包括第一多路复用电路，其中所述第一多路复用电路中的每个适于选择所述位线中所述之一，其中在两条可能的位线之中选择所述位线中所述之一，其中所述两个可能的位线中的每个属于所述存储器单元阵列中不同的阵列。
4.权利要求2的DRAM，进一步包括第二多路复用电路，其中所述第二多路复用电路中的每个适于选择所述位线中的所述之一，其中在两条可能的位线之中选择所述位线中的所述之一，其中所述两个可能的位线中的每个属于所述存储器单元阵列之一的不同列。
5.权利要求2的DRAM，其中所述读出放大器中所述的一个且仅一一个是差分放大器，所述差分放大器从虚拟全局位线接收第二输入。
6.权利要求2的DRAM，进一步包括写电路，其中所述写电路在写操作期间连接所述数据I/O和所述存储器单元中所述之一，其中所述写电路旁路所述读出放大器中所述的一个且仅一个和所述缓冲器。
7.权利要求6的DRAM，进一步包括预充电电路，其中所述预充电电路在所述读操作之前预充电将在所述读操作期间作为所述多个数据通路的一部分的那些所述多条位线和那些所述多条全局位线。
8.一种用于在一DRAM中进行单级读出的方法，包括步骤利用数据通路中的一个并且仅一个读出放大器，其中所述数据通路是多个数据通路中的任何一个数据通路，在读操作期间，所述数据通路将存储器单元连接到数据I/O。
9.权利要求8的方法，进一步包括步骤提供多条位线；提供多条全局位线；以及在所述数据通路中，用所述位线之一通过一缓冲器驱动所述全局位线之一，以及将所述所述全局位线中所述之一输入到所述的一个且仅一个读出放大器。
10.权利要求9的方法，进一步包括步骤提供多个存储器单元阵列；以及用第一多路复用电路选择所述位线中所述之一，其中从两条可能的位线中选择所述位线中所述之一，其中所述两条可能的位线中每一条属于所述存储器单元阵列中不同的存储器单元阵列。
11.权利要求9的方法，进一步包括步骤提供多个存储器单元阵列；以及用第二多路复用电路选择所述位线中所述之一，其中从两条可能的位线中选择所述位线中所述之一，其中所述两条可能的位线中每一条属于所述存储器单元阵列之一的不同列。
12.权利要求9的方法，进一步包括步骤利用具有第二输入端口的差分放大器用于所述的一个且仅一个读出放大器，并将虚拟全局位线输入到所述差分放大器的所述第二输入端口。
13.权利要求9的方法，进一步包括步骤提供写电路，其中在写操作期间所述写电路用所述存储器单元连接所述数据I/O，以及其中所述写电路旁路所述的一个且仅一个读出放大器和所述缓冲器。
14.权利要求13的方法，进一步包括步骤提供预充电电路，其中所述预充电电路在所述读操作之前预充电在所述读操作期间将作为所述多个数据通路的一部分的那些所述多条位线和那些所述多条全局位线。
15.权利要求8的方法，进一步包括步骤同时执行字线存取和位线读出。
16.权利要求8的方法，进一步包括步骤执行读操作；以及在与执行所述读操作相同的时间周期内执行写操作。
17.权利要求8的方法，进一步包括步骤执行读操作；以及在不同于执行所述读操作的时间周期内执行写操作。
18.权利要求8的方法，进一步包括自定时操作顺序的步骤，其中所述的顺序包括字线激活，所述的一个且仅一个读出放大器读出，以及所述的一个且仅一个读出放大器输出到所述I/O。
全文摘要
公开了一种用于具有单级读出结构的DRAM的方法和系统。在此结构中，在读操作期间，在将存储器单元连接到数据I/O的任何一条数据通路中，具有一个并且仅有一个读出放大器。这种读出和锁存方案允许用于快速执行读、写、反写和刷新操作。根据本实施例，在一个或两个周期内执行读和反写操作。阵列和位线的多路复用导致了芯片面积的有效利用。
文档编号G11C11/4097GK1476020SQ03143638
公开日2004年2月18日 申请日期2003年7月28日 优先权日2002年7月29日
发明者W·K·鲁克, 桐畑外志昭, W K 鲁克, 志昭 申请人:国际商业机器公司