专利名称：在内部产生内部数据读出时序的半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，特别涉及使用读出放大器来读出选择存储器的数据的半导体存储器件。本发明还特别涉及读出放大器的激活时序的最佳化结构。
背景技术：
在半导体存储器件中，有内部电路静态地工作的静态式存储器(SRAM静态随机存取存储器)。这种SRAM的内部电路静态地工作，而且存储器单元的行和列大致同时被选择，所以可进行高速存取，在高速处理用途中被广泛使用。
图34是概略地表示现有的SRAM的主要部分的结构。在图34中，在存储器阵列中，SRAM单元MC行列状地排列。在图34中，SRAM单元MC被配置成(m+1)行(n+1)列。对应于SRAM单元MC的各行，配置字线WL0至WLm，对应于SRAM单元MC的各列，配置位线对BL0、ZBL0至BLn、ZBLn。
分别对应于字线WL0至WLm配置字线驱动器WD0至WDm，分别对应于位线对BL0、ZBL0-BLn、ZBLn配置列选择门电路CSG0-CSGn。
字线驱动器WD0-WDm分别由反向器构成，分别根据基于X地址信号生成的字线选择信号WX0-WXm，将字线WL-WLm驱动到选择状态。因此，选择字线选择信号WX0至WXn时，为L电平(逻辑低电平)，选择字线被H电平(逻辑高电平)驱动。
列选择门电路CSG0-CSGn分别根据基于Y地址信号生成的列选择信号Y0-Yn来导通，在导通时，将对应的位线对BL0、ZBL0-BLn、ZBLn与内部数据总线DB耦合。内部数据总线DB包含输送互补数据信号的内部数据总线DBL和ZDBL。
对于内部数据总线DB，设置将该内部数据总线的互补数据线DBL和ZDBL的信号进行差动放大的读出放大器SA。读出放大器SA响应来自延迟调整元件DLE的读出起动信号SE的激活，将从选择位线传送到内部数据总线DB的互补数据信号进行差动放大，生成内部读出数据DO。
作为一例，延迟调整元件DLE由串联连接的延迟反向器构成，调整读出触发信号SATR的延迟时间，生成读出起动信号SE。在数据读出时，根据位线预充电信号或字线激活信号来生成提供给该延迟调整元件DLE的读出触发信号SATR。
读出放大器SA按规定数的每个位线对来设置。即，按照内部读出数据位线数，该存储器阵列被分割成多个列块。对于各列块，配置读出放大器SA，对于与这些各列块对应配置的读出放大器，共用地提供来自延迟调整元件DLE的读出起动信号SE。下面，简单地说明图34所示的SRAM的数据读出时的动作。
根据X地址信号，将一个字线选择信号WX0-WXm驱动到选择状态。通过字线驱动器WD0-WDm，将该X地址信号指定的字线WL驱动到选择状态，连接到该选择字线的SRAM单元MC的存储数据被读出到对应的位线对BL0、ZBL0-BLn、ZBLn。SRAM单元MC的其结构将在后面说明，互补数据被存储在内部的存储节点上，在位线对BL0、ZBL0-BLn、ZBLn中，一方的位线随着L电平数据而低于预充电电位。这里，位线对BL0、ZBL0-BLn、ZBLn在备用时都被预充电到电源电压。
在SRAM中，X地址信号和Y地址信号被并行提供。与字线选择并行地进行列选择动作，根据Y地址信号，将一个列选择信号Y0-Yn驱动到选择状态，使对应列选择栅极CSG0-CSGn中的对应于选择列的列选择门电路导通，选择列的位线对与内部数据总线DB的数据总线DBL和ZDBL耦合。
从字线选择经过某个时间后，选择位线的电位差变大，内部数据总线DB的电位差也相应地变大，达到在读出放大器SA中可感知的电位差。延迟调整元件DLE对读出放大器SA的读出时序进行调整，如果内部数据总线DB的电位差充分大，则使读出起动信号SE激活，使读出放大器SA开始读出动作。读出放大器SA将内部数据总线DB上的互补数据信号进行差动放大，并生成内部读出数据DO。
图35是表示图34所示的读出放大器SA结构一例的图。在图35中，读出放大器SA包括交叉耦合的P沟道MOS晶体管(绝缘栅型场效应晶体管)PQa和PQb；交叉耦合的N沟道MOS晶体管NQa和NQb；根据读出起动信号SE将读出节点SNa与内部数据总线DBL耦合的P沟道MOS晶体管PQc；响应读出起动信号SE并将读出节点SNb与内部数据总线ZDBL耦合的P沟道MOS晶体管PQd；以及根据读出起动信号SE，将MOS晶体管NQa和NQb的源极与接地节点耦合的N沟道MOS晶体管NQc。
P沟道MOS晶体管PQa连接在电源节点和读出节点SNa之间，并且其栅极连接到读出节点SNb。P沟道MOS晶体管PQb连接在电源节点和读出节点SNb之间，并且其栅极连接到读出节点SNb。N沟道MOS晶体管NQa连接到读出节点SNa和MOS晶体管NQc之间，并且其栅极连接到读出节点SNb。N沟道MOS晶体管NQb连接到读出节点SNb和MOS晶体管NQc之间，并且其栅极连接到读出节点SNa。
内部数据总线DBL和ZDBL是包含在图34所示的数据总线DB中的一比特数据总线，在数据读出时，通过列选择门电路与选择位线对耦合。
该读出放大器SA还包含对读出节点SNa和SNb的信号进行锁存，并生成内部读出数据DO的保持电路HK。下面，参照图36所示的时序图来说明图35所示的读出放大器SA的工作。
在数据读出时，位线BL和ZBL通过未图示的位线负载电路被预充电到电源电压。根据X地址信号，对应于指定地址的行的字线WL的电位上升到H电平，将连接到该选择字线的存储器单元的数据读出到位线BL和ZBL中。在SRAM单元MC中，在一对存储节点中，存储H电平数据和L电平数据的互补数据，连接到存储了该L电平数据的存储节点的位线通过存储器单元的驱动晶体管进行放电，其电压电平下降。
与该字线选择并行进行列选择，对应于选择列的位线BL和ZBL被连接到内部数据总线DBL和ZDBL。由于读出起动信号SE为L电平，所以MOS晶体管PQc和PQd为导通状态，该位线BL和ZBL的电位变化被传送到读出节点SNa和SNb。如在时刻ta那样，在读出节点SNa和SNb的电位差小时，读出范围变小，读出放大器SA有可能产生误动作。
但是，在时刻tb，如果位线BL和ZBL的电位差被充分扩大，读出节点SNa和SNb的电位差也相应地充分增大，则读出起动信号SE被激活。相应地，在读出放大器SA中，MOS晶体管PQc和PQd变为非导通状态，而MOS晶体管NQc的栅极的读出起动信号SE变为H电平，读出放大器SA被激活。
在读出放大器SA激活时，读出放大器SA将读出节点SNa和SNb从内部数据总线DBL和ZDBL中分离，根据‘电荷吸持’方式高速进行读出动作，对读出节点SNa和SNb上产生的电位差进行差动放大，高电平的读出节点被驱动至电源电压电平，低电平的读出节点被驱动至接地电压电平。读出放大器SA在读出起动信号SE的有源状态期间，锁存读出节点SNa和SNb上分别放大的数据。
保持电路HK对读出节点SNa和SNb的数据进行锁存，生成内部读出数据DO。该保持电路HK例如也可响应读出起动信号等的定时信号，对读出节点SNa和SNb的数据进行锁存，此外，也可由反相锁存器等锁存器电路简单地构成。通过使用该保持电路，可调整数据输出时序和确保输出数据的确定期间。
读出放大器SA在激活期间，将放大的数据锁存在读出节点SNa和SNb上，被称为锁存型读出放大器。通过将这种锁存型读出放大器取代通常的电流镜型读出放大器，可获得以下优点。即，在半导体集成电路中，随着加工技术的微细化及集成度的增大，从防止因发热造成的误动作的观点来说，十分需要削减消耗电力。在SRAM等的存储器中也不例外。在利用电流镜型读出放大器时，电流源是必需的，在数据保持时，流过恒定电流，消耗电流增大。可是，在锁存型读出放大器SA的情况下，在对读出节点SNa和SNb的电压进行差动放大的读出动作时，仅临时流过电流，在读出节点SNa和SNb被驱动到电源电压VCC和接地电压电平后，没有电流流过。因此，与电流镜型读出放大器相比，可以大幅度地降低消耗电力。
此外，在读出动作时，通过将读出节点SNa和SNb与内部数据总线分离，读出放大器SA仅需要驱动读出节点SNa和SNb，可以高速驱动小负载，可以在高速并且消耗电流低方式下进行读出动作。
为了将该读出放大器SA的工作时序最佳化，在充分的读出范围内，以尽快的时序进行读出动作，设置了图34所示的延迟调整元件DLE。
锁存型读出放大器SA除了数据的放大动作后，不流过直流电流的优点以外，还具有增益大的特征。读出放大器SA的增益越大，即使位线间电位差微小，也可以检测该电位差。但是，在锁存型读出放大器SA中，一旦检测并放大数据时，就成为锁存状态，不能对该检测/放大数据进行校正。
因此，在位线间即读出节点SNa和SNb的电位差不充分大时，例如在图36所示的时刻ta就开始读出动作时，因构成该读出放大器SA的晶体管特性偏差和位线上产生的噪声的影响等，有不能正确地检测数据的可能性。为了防止这样的误读出，通过延迟调整元件DLE，在充分扩大位线间的电位差的时刻tb，使读出起动信号SE激活。但是，在开始进行该读出动作的时刻tb延迟的情况下，读出速度下降，不能进行高速的数据读出。
因此，一般采用使用图34所示的延迟调整元件DLE，对读出起动信号SE的激活时序进行微调的方法。但是，在使用该延迟调整元件DLE时，在存储器单元制造后的因晶体管特性偏差而产生位线电位变化偏差的情况下，不能设定正确的读出时序。在考虑这样的偏差的情况下，假设最差的情况后，需要确定读出起动信号SE的激活时序。因此，在假设这样的最差情况的情况下，读出激活时序延迟，不能进行高速的数据读出。
作为解决这样的问题的方法，例如在(日本)特开平9-259589号公报公开的那样，利用虚拟单元，将存储器单元的晶体管特性的偏差反映在读出起动激活时序的生成中的方法。在该现有技术中，将虚拟单元与正规存储器单元行对应配置，将相对于该虚拟单元设置的位线的负载(寄生电容)作为正规存储器单元连接的位线负载。对于正规存储器单元和虚拟单元，字线是共用的。
因此，虚拟位线单元的电位变化速度与正规位线的电位变化速度相同，对虚拟位线的电位进行检测，将读出放大器激活。虚拟单元和正规存储器单元共有字线，直至该字线选择所需要的延迟时间是相同的。因此，在读出放大器的读出动作开始时，在正规位线对中，与虚拟位线同样，其电位差例如变为VDD/2，并传送到读出放大器，可充分确保读出范围并进行读出动作。
但是，在使用锁存型读出放大器SA时，由于其增益大，即使位线间电位差在VCC/2以下，也可以正确地进行读出动作。因此，在该现有技术的情况下，读出范围超出需要以上，不能高速生成内部读出数据。此外，增大需要以上的位线振幅，位线充电电流增大，消耗电流增大。
因此，为了设定最佳读出时序，需要根据存储器单元的阵列结构，来调整读出起动信号SE的激活时序。字线和位线的数目(字位结构)被变更时，对于各种各样的位-字结构，需要分别调整读出放大器的激活时序。在使用存储器编译程序等自动生成手段时，假设最差情况来进行电路设计，所以不能将读出时序最佳化，需要分别调整读出激活的时序，产生设计效率下降的问题。
在特表平5-504648中，公开了以下结构除了正规字线以外，还设置虚拟字线，通过该虚拟字线，将多个虚拟单元同时驱动到选择状态并将虚拟位线的电位进行放电。在该结构中，通过多个虚拟单元来驱动虚拟位线，与正规位线相比，可以增大虚拟位线的电位变化速度，在正规位线的电位差小时，可以将读出放大器激活。
但是，在该现有技术的情况下，除了正规字线以外，还另外设置虚拟字线，按与正规字线解码器相同的时序将虚拟字线解码器激活，并将虚拟字线驱动到选择状态。因此，不能使虚拟字线和正规字线的选择驱动时序相同，在虚拟单元被驱动到选择状态的延迟时间和正规存储器单元被驱动到选择状态的延迟时间上产生偏差，产生不能正确地设定读出时序的问题。
此外，虚拟字线的位置无论选择正规字线的位置如何都被固定，该虚拟位线的电位变化速度也始终相同。因此，在靠近读出放大器的正规字线被选择，该位线的电位变化被比较快地传送到读出放大器的情况下，不能进行读出放大器激活时序的调整，这种情况下，产生位线间电位差变大状态下将读出放大器激活的问题。
特别是在这种情况下，按照选择正规字线的位置，以读出放大器的读出节点的电位差不同的时序来使读出放大器激活。因此，为了充分确保读出范围，需要将读出时序设定为以最小电位差将读出放大器激活的时序，产生在靠近读出放大器的正规字线选择时位线电位差超过必要以上的问题。
因此，在该现有技术中，也需要调整各个电路制造后的偏差。此外，虚拟字线与正规字线在同一方向上延长，在该虚拟字线上连接与正规字线不同数目的虚拟单元，正规字线和虚拟字线的字线负载有所不同，产生不能按相同时序正确地驱动虚拟位线和正规位线，不能正确地检测读出时序的问题。
因此，在该现有技术中，在位线数目、即位结构不同，正规字线的负载变更的情况下，产生需要分别调整虚拟字线驱动时序的问题。
发明内容
本发明的目的在于提供一种半导体存储器件，可以容易地在内部正确并且自动地生成读出动作激活时序。
本发明的另一目的在于提供一种半导体存储器件，无论位/字结构如何，都能够自动地生成最佳的读出起动时序。
本发明的再一目的在于提供一种半导体存储器件，无论制造后的晶体管特性偏差如何，都能够按最佳时序正确地将读出放大器激活。
本发明第1观点的半导体存储器件包括行列状排列的多个正规存储器单元；多个正规字线，与各正规存储器单元的行对应配置，分别连接到对应行的正规存储器单元；多个虚拟单元，与各正规字线对应，并与对应的正规字线分离配置，而且在列方向上至少一列地整列配置。各个虚拟单元存储预定的逻辑电平的数据。
本发明第1观点的半导体存储器件还包括虚拟位线，与多个虚拟单元对应配置，连接多个虚拟单元；多个虚拟单元选择电路，各个虚拟单元选择电路与规定数目的正规字线对应配置，在选择对应的规定数目的正规字线的某一个正规字线时，各个虚拟单元选择电路将对应配置的规定数目的虚拟单元驱动到选择状态；以及虚拟读出电路，检测虚拟位线的电位，生成提供选择正规存储器单元的数据的读出时序的读出激活信号。
本发明第2观点的半导体存储器件可通过多个端口进行存取，其中，该半导体存储器件包括分别行列状排列的多个正规存储器单元；多个第1虚拟单元，与各存储器单元行对应配置，包括分别连接对应行的正规存储器单元的多个第1端口正规字线。在通过多个端口中的第1端口的存取时，根据地址信号来选择这些多个第1端口正规字线的各个正规字线。
本发明第2观点的半导体存储器件还包括与各存储器单元行对应配置，包括分别连接对应行的正规存储器单元的多个第2端口正规字线。在通过多个端口的第2端口的存取时，根据提供的地址信号来选择这些多个第2端口正规字线。
本发明第2观点的半导体存储器件还包括多个第1虚拟单元，对应于第1端口正规字线并且与第1端口正规字线分离，在列方向上至少整列配置1列；多个第2虚拟单元，对应于第2端口正规字线并且与第2端口正规字线分离，在列方向上至少整列配置1列；第1虚拟位线，与第1虚拟单元对应配置，共用地连接第1虚拟单元；第2虚拟位线，与第2虚拟单元对应配置，共用地连接第2虚拟单元；多个第1虚拟单元选择电路，分别与规定数目的第1端口正规字线对应配置，响应选择端口正规字线的任何一个第1端口正规字线，将对应的第1虚拟单元组驱动到选择状态并驱动第1虚拟位线；多个第2虚拟单元选择电路，分别与规定数目的第2端口正规字线对应配置，在选择端口正规字线的任何一个第2端口正规字线时，将对应的第2虚拟单元组驱动到选择状态并驱动第2虚拟位线；第1虚拟读出电路，响应第1虚拟位线的电压，生成第1读出放大器激活信号，用于激活通过第1端口进行被存取的存储器单元的数据读出的第1读出放大器；以及第2虚拟读出电路，响应第2虚拟位线的电压，生成第2读出放大器激活信号，用于激活通过第2端口进行被存取的存储器单元的数据读出的第2读出放大器。
在每个规定数目的正规字线中设置虚拟单元组，根据选择对应的正规字线，将对应的虚拟单元组驱动到选择状态并驱动虚拟位线。因此，在虚拟位线中，可以始终产生对应于该阵列结构的电压变化，无论阵列结构如何，都可以稳定地设定读出动作开始时序。特别是由于虚拟位线的电压变化速度比正规位线的电压变化速度快，所以可以按更快的时序激活读出放大器，实现高速存取。
此外，可以将对应于选择正规字线位置的虚拟单元驱动到选择状态，将虚拟位线和正规位线的电压变化设定为对应的电压变化状态，可以在虚拟位线中生成与读出放大器的电压变化对应的电压变化，生成该读出激活时序。
此外，在多端口存储器中，还对各端口在规定数的每个正规字线中配置虚拟单元，还通过对应于各端口来配置虚拟位线，可以对各端口正确地设定读出时序。
本发明的上述和其他目的、特征、局面和优点，从附图和关联理解的有关本发明的以下详细说明中将变得更明显。
图1是概略地表示本发明的半导体存储器件的主要部分结构的图。
图2是概略地表示本发明实施方式1的虚拟电路结构的图。
图3是表示正规存储器单元结构一例的图。
图4是表示图2所示的虚拟单元结构一例的图。
图5是表示图2所示的虚拟电路工作的信号波形图。
图6是表示本发明实施方式2的虚拟电路结构的图。
图7是表示本发明实施方式3的虚拟电路结构的图。
图8是表示产生图7所示的一例字线组选择信号的部分结构的图。
图9是表示本发明实施方式4的虚拟电路结构的图。
图10是表示接收图9所示的一例预充电信号的位线负载电路结构的图。
图11是表示图9所示的预充电信号和字线驱动信号及位线电位变化的信号波形图。
图12是表示本发明实施方式5的虚拟电路结构的图。
图13是表示本发明实施方式6的虚拟电路结构的图。
图14是概略地表示本发明实施方式7的半导体存储器件的整体结构的图。
图15是概略地表示本发明实施方式7的半导体存储器件的阵列部结构的图。
图16是表示图15所示的一例双端口存储器单元结构的图。
图17是概略地表示本发明实施方式7的产生读出起动信号的部分结构的图。
图18是表示图17所示的A端口虚拟电路结构的图。
图19是表示图18所示的一例双端口虚拟单元结构的图。
图20是表示图19所示的B端口虚拟电路结构的图。
图21是表示图20所示的一例双端口虚拟单元结构的图。
图22是表示本发明实施方式7的半导体存储器件动作的信号波形图。
图23是表示单端口存取时的位线电流的图。
图24是表示同一行同时选择时的位线电流的图。
图25是表示本发明实施方式7的半导体存储器件的同一行同时选择时的动作的信号波形图。
图26是表示本发明实施方式8的虚拟电路结构的图。
图27是表示本发明实施方式9的B端口虚拟电路结构的图。
图28是表示本发明实施方式10的B端口虚拟电路结构的图。
图29是表示本发明实施方式11的B端口虚拟电路结构的图。
图30是表示本发明实施方式11的B端口虚拟电路变更例的图。
图31是表示本发明实施方式11的变更例的A端口虚拟电路结构的图。
图32是概略地表示本发明实施方式12的半导体存储器件的主要部分结构的图。
图33是表示图32所示的半导体存储器件动作的信号波形图。
图34是概略地表示现有的SRAM的主要部分结构的图。
图35是表示图34所示的一例锁存型读出放大器结构的图。
图36是表示图34所示的半导体存储器件动作的信号波形图。
具体实施例方式图1是概略地表示本发明实施方式1的半导体存储器件的主要部分结构的图。在图1中，在正规存储器阵列10中，行列状地排列正规存储器单元MC。对应于正规存储器单元MC的各行来设置字线WL0-WLm，分别对应于正规存储器单元的列来设置位线对BL0、ZBL0-BLn、ZBLn。
对应于规定数目的位线对，分别设置多路转换器MUX0-MUXk。各个多路转换器MUX0-MUXk分别包括与位线对BL、ZBL分别对应设置的列选择门电路(CSG)。这些列选择门电路CSG根据未图示的列选择信号Y选择性地导通，将与选择列对应配置的位线对与对应的读出放大器SA0-SAk进行耦合。
读出放大器SA0-SAk与多路转换器MUX0-MUXk分别对应设置。这些读出放大器SA0-SAk响应读出起动信号SE的激活，检测放大并锁存通过多路转换器MUX0-MUXk传送的选择列的存储器单元数据，生成内部读出数据DO0-Dok。这些读出放大器SA0-SAk具有图35所示的锁存型读出放大器的结构，在激活时，将从对应的选择列的位线对传送的电位差进行差动放大。
对应于各个字线WL0-WLm，设置根据字线选择信号WX0-WXm将对应的字线WL0-WLm驱动到选择状态的字线驱动器WD0-WDm。在规定数目的每个字线上，设置虚拟电路1。在图1中，示出对应于4个字线组，配置虚拟电路的一例结构。虚拟电路1a对应于字线WL0至WL3来设置，虚拟电路1b对应于字线WL4至WL7来设置，虚拟电路1c对应于字线WLm-3至WLm来设置。
在这些虚拟电路1a-1c中共用地设置虚拟位线DBL。该虚拟位线DBL与虚拟读出放大器DSA耦合。虚拟读出放大器DSA根据虚拟位线DBL的电压电平来生成读出起动信号SE。
该虚拟读出放大器DSA在虚拟位线DBL达到规定的电位时激活读出起动信号SE。因此，虚拟读出放大器DSA最好具有电压电平检测功能，由输入逻辑阈值被设定为规定电压电平的反向器，或比较规定电压和虚拟位线DBL的电压的比较电路构成。该比较电路也可以是与读出放大器SA相同的锁存型读出放大器的结构。通过利用锁存型读出放大器的结构，可以降低消耗电流。而作为产生规定电压的电路，通过利用二极管连接的MOS晶体管，可以将晶体管特性的偏差反映在该规定电压的电压电平中，在虚拟位线DBL的电位达到规定电压电平时，可以正确地激活读出起动信号SE。
虚拟电路1a-1c在各自对应的字线组中字线被驱动到选择状态时，将该虚拟位线DBL以比正规位线对BL或ZBL的放电速度快的速度进行放电。将这些虚拟电路1a-1c的各个电路由具有与正规存储器单元MC相同结构的虚拟单元构成，通过将它们连接到虚拟位线DBL，虚拟位线DBL的寄生电容与正规位线BL后ZBL的寄生电容相同。因此，无论制造工序的偏差如何，该偏差都被反映在虚拟电路1a-1c的工作特性中，不会受到处理参数偏差的影响，可以按正确的时序激活读出起动信号SE。
此外，在各个虚拟电路1a-1c中配置多个虚拟单元，通过用这些多个虚拟单元来驱动虚拟位线DBL，在正规位线的电位振幅小时，可根据虚拟位线DBL的电位来激活读出起动信号SE。因此，对于读出放大器SA的激活时序，可以确保充分的范围。
为了激活与选择字线对应的虚拟电路，可以将从虚拟位线DBL至虚拟读出放大器的电位变化的传播距离与从正规位线到读出放大器SA的电位变化传播距离大致相等，可以在虚拟位线上正确地产生模拟正规位线的电位变化的电位变化，而与选择字线的位置无关。
图2是概略地表示图1所示的虚拟电路结构的图。图1所示的虚拟电路1a-1c具有相同结构，所以在图2中代表性地表示与字线WLa-WLd对应配置的虚拟电路1的结构。分别对应于这些字线WLa-WLd，作为一例，设置由反向器构成的字线驱动器WDa-WDd。这些字线驱动器WDa-WDd分别接收字线选择信号WXa-WXd，在对应的字线选择信号WXa-WXd为选择状态(L电平)时，将对应的字线WLa-WLd驱动到H电平。因此，字线选择信号WXa-WXd在选择时为L电平，另一方面，来自字线驱动器WDa-WDd的字线驱动信号在选择时为H电平。
在正规存储器阵列10中，对应于正规存储器单元MC来设置位线对BL和ZBL。这些位线对BL和ZBL通过包含于多路转换器MUX中的列选择门电路CSG与读出放大器SA耦合。
虚拟电路1包括与字线WLa-WLd分别对应配置的虚拟单元DM；与虚拟单元DM共用地耦合的虚拟字线DWL；以及根据字线WLa-WLd上的信号来驱动字线DWL的逻辑电路LG0。作为一例，该逻辑电路LG0由OR电路构成，在字线WLa-WLd上的字线驱动信号变为选择状态的H电平时，将虚拟字线DWL驱动到选择状态。
虚拟单元DM具有与正规存储器单元MC相同的结构，与虚拟位线DBL共用地耦合。这些虚拟单元DM通过布线来存储固定数据，在选择虚拟字线DWL时，将虚拟位线DBL放电。
与以往同样，读出放大器SA为锁存型读出放大器，而虚拟读出放大器DSA具有可检测该虚拟位线DBL的电压电平低于规定电压以下的结构就可以，如上所述，可以由将该输入逻辑阈值例如设定为VCC/2的反向器构成，或可由比较基准电压和虚拟位线DBL的电位的比较多路，以及对该比较电路的输出信号进行缓冲处理的缓冲电路构成。在以下的说明中，将虚拟读出放大器DSA在虚拟位线DBL的电位达到中间电压VCC/2的电压电平时，作为进行将该输出信号驱动到H电平的动作的读出放大器来说明。
图3是表示图2所示的一例正规存储器单元MC结构的图。在图3中，正规存储器单元MC包括连接到电源节点和存储节点3a之间，并且其栅极连接到存储节点3b的P沟道MOS晶体管2a；连接到电源节点和存储节点3b之间，并且其栅极连接到存储节点3a的P沟道MOS晶体管2b；连接到存储节点3a和接地节点之间，并且其栅极连接到存储节点3b的N沟道MOS晶体管2c；以及连接到存储节点3b和接地节点之间，并且其栅极连接到存储节点3a的N沟道MOS晶体管2d。
在存储节点3a和3b中，存储H电平(VCC电平)和L电平(接地电压VSS电平)的互补数据。
正规存储器单元MC还包括响应字线WL上的信号并选择性地导通，在导通时将存储节点3a连接到位线BL的N沟道MOS晶体管2e；以及响应字线WL上的信号并选择性地导通，在导通时将存储节点3b连接到位线ZBL的N沟道MOS晶体管2f。
在图3所示的正规存储器单元MC的结构中，互补数据被存储在节点3a和3b中。位线BL和ZBL在备用时被预充电到电源电压VCC电平。在选择字线WL时，MOS晶体管2e和2f导通，使存储节点3a和3b分别与位线BL和ZBL电连接。在存储节点3a存储L电平的数据，存储节点3b存储H电平的情况下，通过MOS晶体管2e和2f从位线BL向接地节点流过电流，位线BL的电位下降。存储节点3b为电源电压VCC电平，位线ZBL的其电压电平不下降。读出放大器SA差动放大这些位线BL和ZBL的电位差。
图4是表示图2所示的一例虚拟单元DM结构的图。在图4中，虚拟单元DM包括连接在电源节点和内部节点3c之间，并且其栅极连接到内部节点3d的P沟道MOS晶体管4a；连接在电源节点和内部节点3d之间，并且其栅极连接到内部节点3c的P沟道MOS晶体管4b；连接在内部节点3c和接地节点之间，并且其栅极连接到内部节点3d的N沟道MOS晶体管4c；以及连接在内部节点3d和接地节点之间，并且其栅极连接到内部节点3d的N沟道MOS晶体管4d。P沟道MOS晶体管4b的栅极连接到电源节点。
虚拟单元DM还包括响应虚拟字线DWL上的信号并选择性地导通，在导通时将内部节点3d连接到虚拟位线DBL的N沟道MOS晶体管4f；以及连接到内部节点3c，并且其栅极连接到接地节点的N沟道MOS晶体管4e。
虚拟单元DM的MOS晶体管4a-4f的尺寸与正规存储器单元MC的MOS晶体管2a-2f的尺寸相同。因此，对于虚拟位线DBL，该虚拟单元DM产生的寄生电容与正规存储器单元MC分别对位线BL和ZBL产生的寄生电容相同。此外，正规存储器单元MC和虚拟单元DMC的工作特性实质上也相同。
在虚拟单元DM中，MOS晶体管4b的栅极和内部节点3c被固定为电源电压VCC电平。相应地，通过MOS晶体管4d，内部节点3d被固定为接地电压VSS电平。因此，在选择虚拟字线DWL时，虚拟位线DBL通过MOS晶体管4f和4d放电。在备用时，虚拟位线DBL通过未图示的虚拟位线负载电路被预充电至电源电压。
MOS晶体管4e的其栅极接受接地电压，始终为非导通状态。但是，该MOS晶体管4e也可以构成为其栅极接受电源电压，将内部节点3c连接到传送电源电压VCC的电源线上。因此，作为虚拟单元DM的结构，该虚拟单元DM对于虚拟位线DBL产生的寄生电容与正规存储器单元MC对位线BL和ZBL产生的寄生电容相同就可以。而且，虚拟单元DM的内部连接是任意的。但是，内部节点3d被固定为接地电平。
虚拟单元DM对应于各字线WL来配置，连接到虚拟位线DBL的虚拟单元DM的数目与连接到位线BL和ZBL的正规存储器单元MC的数目相同。因此，可以使连接到该虚拟位线DBL的寄生电容与正规位线BL和ZLB的寄生电容相同。在正规存储器单元MC10中，因制造参数的偏差，正规存储器单元MC的特性产生偏差，位线BL和ZBL的寄生电容也产生偏差，该偏差同样反映到虚拟位线DBL中。因此，因正规存储器单元MC的晶体管特性的偏差，位线BL和ZBL的放电速度也产生偏差，该偏差通过虚拟单元DM 反映到虚拟位线DBL中。
因此，即使因制造参数的偏差而产生该正规存储器阵列10的位线BL和ZBL的放电速度的偏差，该偏差也可以正确地反映在虚拟位线DBL的放电速度上。由此，无论制造工序的参数偏差如何，都可以正确地按期望的时序激活读出起动信号SE。
图5是表示图1至图4所示结构的数据读出时动作的时序图。以下，参照图5，说明图1至图4所示结构的数据读出时动作。
在备用循环中，位线BL和ZBL及虚拟位线DBL通过来图示的预充电电路被预充电到电源电压VCC电平。开始选择存储器单元的激活循环时，根据提供的X地址信号，字线选择信号WX0-WXm的一个被驱动到选择状态，通过对应的字线驱动器WD，对应的字线WL被驱动到H电平。
该选择字线WL被驱动到H电平时，如图3所示，在正规存储器单元MC中，MOS晶体管2e和2f导通，位线BL和ZBL与正规存储器MC的存储节点3a和3b电连接。根据该正规存储器单元MC的存储数据，位线BL和ZBL的一方被放电，其电压电平下降。
另一方面，字线WL被驱动到选择状态时，图2所示的逻辑电路LG0的输出信号变为H电平，对应的虚拟字线也被驱动到H电平。相应地，在图4所示的虚拟单元DM中，MOS晶体管4f导通，虚拟位线DBL被放电。这种情况下，在一个虚拟电路1中，配置4位的虚拟单元，这些虚拟单元DM与虚拟字线DWL共用地耦合。因此，虚拟位线DBL通过四个虚拟单元DM放电，所以虚拟位线DBL的放电速度为位线BL和ZBL的放电速度的约4倍。
如图5所示，假设虚拟读出放大器DSA在虚拟位线DBL达到VCC/2的电压电平时将其输出信号上升到H电平，则此时的位线BL或ZBL的电压下降量为VCC/8。在读出放大器SA最好按该VCC/8的电压差适当地工作时，在该时序中，通过激活读出起动信号SE，可高速放大传送到读出放大器SA内的读出节点的位线BL和ZBL的电位差，生成内部读出数据DO。
这里，关键在于位线BL和ZBL及虚拟位线DBL的电压下降速度的比(在本实施方式1中为1比4)即使在取得任何位-字结构的情况下都被保持。即，位线BL和ZBL及虚拟位线DBL的负载相同，虚拟单元DM和正规存储器单元MC的工作特性也相同。此外，虚拟字线DWL的激活时序与选择字线的激活时序相同。它们的关系即使是位线的数目和字线的数目变更也被维持。因此，在一个阵列结构中，如果调整读出放大器激活时序，则无论位-字结构(存储器单元的行和列的结构)如何，都可始终按合适的时序来激活读出放大器SA。
再有，在上述结构中，在虚拟电路1中，配置四个虚拟单元DM，将四个虚拟单元DM同时驱动到选择状态，使虚拟位线DBL放电。但是，一个虚拟电路中包含的虚拟单元的数目是任意的，可以按期望的时序来构成虚拟电路1，相应地将虚拟位线DBL和位线BL及ZBL的放电速度的比设定为期望的值。相应地，可以按读出放大器SA在灵敏度最高的区域中进行读出动作的方式，来设定读出放大器激活时的位线间电位差。
此外，由于读出放大器激活时序的微调整，在虚拟读出放大器DSA之前或之后，还可以插入延迟元件。
如以上那样，根据本发明实施方式1，在每个规定数目的字线中，配置具有分别与字线对应配置的虚拟单元的虚拟电路，响应对应的字线选择，并以多个虚拟单元来驱动虚拟位线。因此，无论正规存储器单元阵列的结构如何，都可以按最佳时序来激活读出放大器，可以实现高速动作。
特别是在如利用存储器编译程序等自动生成规则情况那样，不必假设最差情况、即最大阵列结构来设计时序，可以减小读出时序的开销。
由于读出时序被最佳化，所以可以防止位线在需要以上被放电，可相应地减小位线的电压振幅，可以降低消耗电流。
图6是概略地表示本发明实施方式2的虚拟电路1结构的图。存储器阵列10、虚拟读出放大器DSA和读出放大器SA的结构与前面的实施方式1相同。
在图6中，虚拟电路1与实施方式1同样，包括分别对应于字线WLa-WLd配置的虚拟单元DM、以及与这些虚拟单元DM共用地耦合的虚拟字线DWL。字线WLa-WLd分别由接受字线选择信号WXa-WXd的字线驱动器WDa-WDd驱动。
虚拟电路1还包括接受字线选择信号WXa-WXd的逻辑电路12；根据逻辑电路12的输出信号选择性导通，导通时将信号线13充电到电源电压VCC电平的P沟道MOS晶体管14；以及根据信号线13上的信号电压来驱动虚拟字线DWL的反转电路15。逻辑电路12例如由NAND电路构成，字线选择信号WXa-WXd的其中一个信号变为选择状态(L电平)时，将MOS晶体管14设定为非导通状态。
虚拟电路1还包括分别与字线WLa-WLd对应设置的、在选择对应的字线时将信号线13放电到接地电压的N沟道MOS晶体管16a-16d。该信号线13被设置在每个虚拟电路中。信号线13的充放电按虚拟电路1为单位来进行，相应地虚拟字线的选择/非选择按虚拟电路为单位来进行。
在图6所示的虚拟电路1的结构中，在字线WLa-WLd的其中其中一个被选择时，逻辑电路12的输出信号就变为H电平，MOS晶体管14变为非导通状态，信号线13在电源电压VCC电平下成为浮置状态。另一方面，来自字线驱动器WDa-WDd的字线驱动信号的其中一个信号上升到H电平，MOS晶体管16a-16d的其中一个导通，信号线13被放电到接地电平。因此，此时，通过反转电路15，将虚拟字线DWL驱动到H电平，通过4位的虚拟单元DM，进行虚拟位线DBL的放电。
在字线WLa-WLd都为非选择状态时，逻辑电路12的输出信号维持L电平。字线WLa-WLd上的字线驱动信号都为L电平，晶体管16a-16d都维持非导通状态，将信号线13维持在电源电压VCC电平。在该状态中，反转电路15的输出信号为L电平，虚拟字线DWL被维持在L电平，虚拟单元DM维持非选择状态。
因此，在图6所示的虚拟电路1中，对于虚拟位线DBL，连接与正规存储器单元的位线相同数目的虚拟单元，可以获得与实施方式1同样的效果。
因此，在图6所示的虚拟电路结构中，在字线选择时，虚拟位线DBL比正规存储器阵列的位线高速放电，可以获得与实施方式1同样的作用效果。
而且，分别对于字线WLa-WLd设置MOS晶体管16a-16d。仅要求这些MOS晶体管16a-16d驱动相对于虚拟电路1配置的信号线13，可以充分减小它们的规模(栅极宽度和栅极长度之比)。因此，逻辑电路接受字线WLa-WLd上的字线驱动信号，与检测选择状态的结构相比，可以减轻字线WLa-WLd的负载。
即，通常在为了字线的选择检测而使用OR电路等逻辑电路的情况下，分别对于字线WLa-WLd至少连接两个MOS晶体管。因此，可以减轻字线WLa-WLd的负载，可以高速进行字线的充放电。
如以上那样，根据本发明实施方式2，在对规定数目的字线设置的虚拟电路中，为了字线的选择检测而在各字线上连接一个MOS晶体管，可以减轻字线的负载，可以高速地进行字线的充放电，实现高速动作。
图7是概略地表示本发明实施方式3的虚拟电路1结构的图。图7所示的虚拟电路1的结构与图6所示的虚拟电路1有以下不同点。即，向对信号线13预充电的MOS晶体管14的栅极提供指定4条字线WLa-WLd的组的预解码信号(字线组选择信号)Xp。图7所示的虚拟电路1的其他结构与图6所示的结构相同，对应的部分附一同一参考标号，并省略其详细说明。
在图7所示的虚拟电路1中，使用指定字线WLa-WLd的组的预解码信号Xp来设定信号线13的充电维持/充电停止。因此，不需要图6所示的逻辑电路12，可以进一步降低该虚拟电路1的占有面积。此外，还可减轻传送字线选择信号WXa-WXd的信号线的负载，可以对字线选择信号WXa-WXd高速充放电。
图8概略地表示产生字线选择信号WXa-WXd和字线组选择信号Xp的行选择信号发生部结构的图。在图8中，行选择信号发生部包括对字线组地址信号ADWG进行解码，生成预解码信号(字线组选择信号)Xp的解码器组17；以及解码器组17的输出信号Xp的激活时起动、提供的进行字线地址信号ADWL解码的字线解码器18a至18e。
字线解码器18a至18e分别在激活时根据其解码结果来生成字线选择信号WXa-WXd。字线地址信号ADWL是两位的地址信号，指定四条字线中的一条字线。
提供到解码器组17的字线组地址信号ADWG规定四条字线的组。因此，在该字线组选择信号(预解码信号)Xp为选择状态时，选择对应四条字线中的一条。这些字线组地址信号ADWG和字线地址信号ADWL分别共用地提供给与四条字线的各组对应设置的解码器组17和与各字线对应配置的字线解码器。
如图8所示的结构那样，在对四条字线配置虚拟电路的结构中，字线地址信号ADWL是两位的地址信号而与正规存储器阵列结构无关，另一方面，字线组地址信号ADWG根据该正规存储器阵列中包含的正规字线的数目(字结构)来确定其位数。
根据字线组地址信号ADWG，在指定一个字线组的字线预解码方式的情况下，如果字线地址信号ADWL是三位的地址信号，则由字线组地址信号ADWG来指定8条字线的组。因此，这种情况下，相对于8条字线来设置虚拟电路1，在选择对应的字线时，通过8个虚拟单元，来驱动虚拟位线。
再有，字线地址信号ADWL被预解码，作为4位的字线指定信号，分别提供给它们的字线解码器18a-18d就可以。在对字线地址信号进行预解码时，根据字线预解码信号(字线指定信号)和字线组选择信号，生成字线选择信号WXa-WXd。
对于提供给解码器组17的字线组地址信号ADWG也是同样，字线组地址信号ADWG被预先预解码为多位的信号，作为字线组预解码信号提供给各对应的解码器组17就可以。
如以上那样，根据本发明的实施方式3，根据指定包含选择字线的规定数的字线组的字线组选择信号，来驱动虚拟字线，可以减小虚拟电路的占有面积。此外，可以获得与实施方式2同样的效果。
图9是概略地表示本发明实施方式4的虚拟电路1结构的图。在图9所示的虚拟电路1的结构中，向对信号线13进行预充电的MOS晶体管14的栅极提供预充电信号PRC，来取代字线组选择信号Xp。在信号线13和电源节点之间，设置根据反转电路15的输出信号选择性导通的P沟道MOS晶体管20。图9所示的虚拟电路1的其他结构与图7所示的虚拟电路的结构相同，在对应的部分上附以同一参考标号，并省略其详细说明。
预充电信号PRC例如在与时钟信号同步并进行数据存取时，在时钟信号的H电平期间形成H电平。在此期间，将字线驱动到选择状态的字线起动信号被维持激活状态。因此，在进行数据存取时，预充电信号PRC变为H电平时，MOS晶体管14变成非导通状态。在根据字线选择信号WXa-WXd选择字线WLa-WLd的某一个时，信号线13通过MOS晶体管16a-16d的某一个放电，虚拟字线DWL相应地通过反转电路15被驱动到H电平，虚拟位线DBL通过4位的虚拟单元DM放电。
另一方面，在该预充电信号PRC为H电平时，字线WLa-WLd都为非选择状态的情况下，MOS晶体管14和16a至16b都为非导通状态。此时，反转电路15的输出信号为L电平，MOS晶体管20变为导通状态，信号线13被维持在电源电压VCC电平。由此，防止信号线13在数据存取循环时成为浮置状态。使相对于选择字线配置的虚拟电路1正确地为激活状态，可以对虚拟位线DBL放电。
再有，根据动作循环快或MOS晶体管16a至16b的阈值电压充分高等理由，在该信号线13为浮置状态时其漏泄电流等造成的电压下降也十分小，信号线13的浮置状态的影响小时，不需要特别设置MOS晶体管20。
图10是表示位线负载电路和虚拟位线负载电路的一例结构的图。在图10中，对于位线BL和ZBL，设置位线负载电路22，对于虚拟位线DBL设置虚拟位线负载电路23。位线负载电路22包括在预充电信号PRC为L电平时导通，在导通时，分别向位线BL和ZBL供给电源电压VCC的P沟道MOS晶体管22a和22b；以及在预充电信号PRC为L电平时导通，在导通时，将位线BL和ZBL短路的P沟道MOS晶体管22c。
虚拟位线负载电路23由P沟道MOS晶体管构成，在预充电信号PRC为L电平时，将虚拟位线DBL预充电到电源电压VCC电平。
如图11所示，预充电信号PRC确定字线WL的选择期间。在字线WL被驱动到选择状态时，预充电信号PRC为H电平，将位线和电源节点分离。
在数据读出后进行外部数据读出的情况下，预充电信号PRC变为L电平。通过该预充电信号PRC，来确定对存储器单元进行数据存取的循环。
在该半导体存储器件与时钟同步动作时，预充电信号PRC与时钟信号同步变化。例如，在时钟信号为H电平时，预充电信号PRC被设定为H电平。
字线WL被驱动到选择状态，位线BL和ZBL的电位差被放大，进行内部数据的读出和外部数据读出。如果预充电信号PRC低于L电平，则位线负载电路22被激活，位线BL和ZBL被分别预充电到电源电压VCC电平。而如果该预充电信号PRC低于L电平，则字线WL也从选择状态被驱动到非选择状态。此时，虚拟位线DBL的放电结束，虚拟位线DBL被预充电到电源电压电平。选择状态的虚拟字线也被驱动到非选择状态。
在图11所示的工作波形中，通过预充电信号PRC来确定存取循环。这是因为半导体存储器件与时钟信号同步动作。但是，对于与时钟信号非同步动作，内部动作时序确定基于检测地址信号变化的地址变化检测信号来进行的结构，预充电信号PRC同样在数据存取时(读出时)维持H电平。因此，作为位线负载电路22和23的结构，使用与图10所示结构相同的结构。
在为了减小位线振幅，在数据读出时将位线负载电路22维持激活状态的半导体存储器件的情况下，图9所示的信号线例如根据地址变化检测信号生成的信号来控制其预充电动作。
通过利用该预充电信号PRC，可以对虚拟电路共用地传送预充电信号，与使用字线组选择信号的情况相比，可简化布线的布局。此外，可以获得与实施方式3同样的效果。
如以上那样，根据本发明的实施方式4，在虚拟电路中，使用预充电信号PRC，对检测对应的字线的选择/非选择的信号线进行充电，可简化布线布局。
图12是概略地表示本发明实施方式5的虚拟电路1结构的图。在图12中，虚拟电路1包括与字线WLa-WLd分别对应配置的虚拟单元DM；共用地连接到这些虚拟单元DM的虚拟字线DWL；接受字线组选择信号(预解码信号)的反转电路24；响应反转电路24的输出信号，选择性地见虚拟字线DWL驱动到接地电压电平的N沟道MOS晶体管26；与字线WLa-WLd分别对应设置，响应字线选择信号WXa-WXd，并选择性地导通，在导通时，将虚拟字线DWL驱动到电源电压VCC电平的P沟道MOS晶体管28a至28d。
字线WLa-WLd分别由接受字线选择信号WXa-WXd的字线驱动器WDa-WDd驱动。
在字线选择信号Xp为L电平的非选择状态时，反转电路24的输出信号是H电平，MOS晶体管26导通，虚拟字线DWL维持接地电压电平。这种情况下，字线选择信号WXa-WXd都为非选择状态，字线WLa-WLd都为非选择状态。MOS晶体管28a-28d都为非导通状态。
在字线组选择信号Xp被驱动到H电平时，字线WLa-WLd的某一个被驱动到选择状态。这种情况下，反转电路24的输出信号变为L电平，MOS晶体管26成为非导通状态。此外，字线选择信号WXa-WXd的某一个变为L电平，MOS晶体管28a-28d的某一个导通。因此，虚拟字线DWL被驱动到H电平，虚拟位线DBL由4位的虚拟单元DM驱动，其电位迅速下降。
因此，在图12所示的结构中，使用字线选择信号WXa-WXd，进行虚拟字线DWL的向选择状态的驱动。在字线WLa-WLd中仅设置字线驱动器WDa-WDd，可以减轻字线WLa-WLd的负载，可以高速进行字线WLa-WLd的充放电。
根据对应字线的选择/非选择来驱动虚拟字线DWL，不需要用于虚拟字线选择的信号线，可以降低虚拟电路的占有面积。此外，也不需要该信号线的充放电，可以降低消耗电流。
此外，虚拟字线DWL仅对四个虚拟单元DM的存取晶体管的栅极进行充放电，使用MOS晶体管28a-28d，可以将虚拟字线DWL驱动高速驱动到电源电压VCC电平。
再有，也可以使用预充电信号PRC或字线选择信号WXa-WXd的OR信号来取代字线组选择信号Xp。此外，在字线驱动器WDa-WDd的驱动力足够大时，也可以使用该字线WLa-WLd上的信号的逻辑和信号来取代该字线组选择信号Xp。
如以上那样，根据本发明第5实施方式，对于规定数的字线，设置根据字线驱动信号选择性地导通并将虚拟字线驱动到选择状态的MOS晶体管，与虚拟字线DWL有所不同，不需要用于检测字线选择的信号线，可以进一步降低虚拟电路的布局面积和消耗电流。
图13是概略地表示本发明实施方式6的虚拟电路1结构的图。图13所示的虚拟电路1与图12所示的虚拟电路1在以下方面结构不同。即，设置根据字线选择信号WXa-WXd，向虚拟字线DWL分别与字线WLa-WLd电耦合的P沟道MOS晶体管30a-30d，来取代图12所示的虚拟字线驱动用的MOS晶体管28a-28d。图13所示的虚拟电路1的其他结构与图12所示的虚拟电路1的结构相同，在对应的部分上附以同一参考标号，并省略其详细说明。
在图13所示的虚拟电路1的结构中，字线选择信号WXa-WXd的某一个被驱动到选择状态时，MOS晶体管30a-30d的某一个导通。这种情况下，选择字线与虚拟字线DWL耦合，所以虚拟字线DWL的电位变化与选择字线WL(WLa-WLd的某一个)的电位变化相同。因此，即使阵列结构不同，字线WLa-WLd的电位变化速度变化，也可以在虚拟字线DWL上正确地产生与该选择字线的电位变化相同的电位变化。
相应地，与阵列结构无关，可以使基于字线选择的对正规存储器单元的位线BL和ZBL的数据读出与从虚拟字线DWL的选择至虚拟位线DBL的虚拟单元DM的数据读出的期间相等。因此，例如即使在位线数目不同，选择字线的电压电平的上升速度变化的情况下，也可以将其变化正确地反映在虚拟字线DWL的电位变化上，可以按正确的时序来起动读出动作。
再有，在图13所示的结构中，也可以使用P沟道MOS晶体管和N沟道MOS晶体管构成的CMOS传输门电路来取代P沟道MOS晶体管30a-30d。
此外，为了虚拟字线DWL的非选择状态的驱动，可使用字线组选择信号Xp。但是，在实施方式6中，也可用字线选择信号WXa-WXd的逻辑积信号或字线WLa-WLd上的字线驱动信号的逻辑和信号来取代该字线组选择信号Xp。
此外，也可以对MOS晶体管30a-30d的栅极提供字线驱动器WDa-WDd的输出信号的反转信号。
如以上那样，根据本发明实施方式6，形成将与规定数的字线对应设置的虚拟单元共用地连接的虚拟字线结构，以在选择对应的字线时，将该选择字线与虚拟字线进行电耦合，无论阵列结构如何，都可以对选择字线和虚拟字线线按同一速度来改变电压，可以按正确的时序激活读出动作，而与阵列结构无关。
图14是概略地表示本发明实施方式7的半导体存储器件的整体结构的图。在图14中，本发明的半导体存储器件包括存储数据的存储器电路35；对该存储器电路35从一个端口(A端口)进行存取的端 A接口(AIF)部40a；以及对存储器电路35从另一端口(B端口)进行存取的端口BIF部40b。
即，图14所示的半导体存储器件是具有两个端口的双端口SRAM。通过端口AIF部40a和端口BIF部40b，可以分别对存储器电路35进行存取。存储器电路35包括存储器单元阵列和进行存储器单元选择及数据的写入/读出的存储器周边电路。端口AIF部40a和端口BIF部40b分别包括信号和数据的输入输出电路。
端口AIF部40a和端口BIF部40b可以分别与不同的处理器耦合，可以构筑高效率的存储器系统。
图15是概略地表示图14所示的包含存储器电路35的存储器阵列部结构的图。在图15中，在正规存储器阵列50中，将双端口SRAM单元TMC排列成行列状。该双端口SRAM单元TMC可从端口A和端口B分别进行存取。
为了从A端口进行存取，分别对应于该双端口SRAM单元(以下，简称为存储器单元)TMC的行，配置A端口字线WLA0-WLAn，而且分别对应于存储器单元列，设置A端口位线BLA0、ZBLA0至BLAn、ZBLAn。
此外，为了从B端口进行存取，对应于存储器单元TMC的各行，配置B端口字线WLB0-WLBm，而且对应于存储器单元TMC的列，设置B端口位线BLB0、ZBLB0至BLBn、ZBLBn。
存储器单元TMC被分割成多个列块，对应于各列块，设置多路转换器MUX0-MUXk。多路转换器MUX0-MUXk分别包括与存储器单元列对应设置的列选择门电路，根据A端口列选择信号YA和B端口列选择信号YB，将选择列分别通过内部数据总线与读出放大器耦合。
分别对于多路转换器MUX0至MUXk配置A端口读出放大器和B端口读出放大器。在图15所示的结构中，对应于多路转换器MUX0设置A端口读出放大器SAA和B端口读出放大器SAB0，对应于多路转换器MUXk，设置A端口读出放大器SAAk和B端口读出放大器SABk。
A端口读出放大器SAA0至SAAk响应A端口读出起动信号SAE的激活而被激活，B端口读出放大器SAB0至SABk响应B端口读出起动信号SEB的激活而被激活。这些读出放大器SAA0至SAAk和SAB0至SABk分别配有图35所示的锁存型读出放大器的结构。通过这些读出放大器SAA0或SAAk，分别输出内部读出数据QA0至QAk，分别从B端口读出放大器SAB0至SABk输出内部读出数据QB0至QBk。
这些读出起动信号SEA和SEB分别在来自对应的端口的数据存取时被激活。因此，读出放大器SAA0至SAAk和SAB0至SABk分别在来自A端口的存取时和来自B端口的存取时被激活。因此，在数据读出时，可从A端口和B端口同时对同一地址的存储器单元TMC进行存取。但是，在对于同一地址的存储器单元同时进行数据的写入和数据的读出时，进行仲裁处理，通常对于存取快的端口，提供存取许可。这种情况下，对于同一地址从端口A和端口B同时进行数据读出时，也可以进行仲裁处理。
图16是表示存储器单元TMC的一例结构的图。在图16中，存储器单元TMC包括被连接在电源节点和存储节点59之间，并且其栅极连接到存储节点60的P沟道MOS晶体管51；被连接在电源节点和存储节点59之间，并且其栅极连接到存储节点59的P沟道MOS晶体管52；被连接在存储节点59和接地节点之间，并且其栅极连接到存储节点60的N沟道MOS晶体管53，以及被连接在存储节点60和接地节点之间，并且其栅极连接到存储节点59的N沟道MOS晶体管54。在存储节点59和60上存储互补数据，可以从端口A和端口B进行存取。
存储器单元TMC还包括响应A端口字线WLA上的信号，并将存储节点59和60分别连接到A端口位线BLA和ZBLA的N沟道MOS晶体管57和58；以及响应B端口字线WLB上的信号，并将存储节点59和60分别连接到B端口位线BLB和ZBLB的N沟道MOS晶体管55和56。
在从端口A进行数据存取时，将A端口字线WLA驱动到选择状态，MOS晶体管57和58导通，存储节点59和60分别与A端口位线BLA和ZBLA进行电耦合。在从端口B进行存取时，将B端口字线WLB驱动到选择状态，MOS晶体管55和56导通，存储节点59和60分别与B端口位线BLB和ZBLB进行电耦合。
图17是概略地表示生成读出起动信号SEA和SEB的部分结构的图。在图17中，对于A端口字线WLA0-WLA3和B端口字线WLB0-WLB3，设置A端口虚拟电路70A0和B端口虚拟电路70B0，而对于A端口字线WLAi-WLAi+3和B端口字线WLBi-WLAi+3，设置A端口虚拟电路70Ah和B端口虚拟电路70Bh。A端口虚拟电路70A(集中地表示A端口虚拟电路70A0和70Ah等)与虚拟位线DBLA和ZDBLA耦合，B端口虚拟电路70B(集中地表示B端口虚拟电路70B0和70Bh等)与虚拟位线DBLB和ZDBLB耦合。
A端口字线WLA0-WLA3分别由接受字线选择信号WXA0-WXA3的字线驱动器WDA驱动，而B端口字线WLB0-WLB3分别由接受各字线选择信号WX1-WXB3的字线驱动器WDB驱动。
此外，A端口字线WLAi-WLAi+3分别由接受字线选择信号WXAi-WXAi+3的字线驱动器WDA驱动，而B端口字线WLBi-WLBi+3分别由接受各字线选择信号WXBi-WXBi+3的字线驱动器WDB驱动。
A端口虚拟电路70A0根据A端口字线选择信号WXA0-WXA3和B端口字线选择信号WXB0-WXB3来驱动虚拟位线DBLA和ZDBLA。A端口虚拟电路70Ah同样根据字线选择信号WXAi-WXAi+3、WXBi+3和WXBi-WXBi+3来驱动虚拟位线DBLA和ZDBLA。
将A端口虚拟位线DBLA和ZDBLA共用地设置在A端口虚拟电路70A中，通过未图示的预充电电路预充电到备用时电源电压电平。
B端口虚拟电路70B0同样根据字线选择信号WXA0-WXA3和WXB0-WXB3来驱动虚拟位线DBLB和ZDBLB，而B端口虚拟电路70Bh根据字线选择信号WXAi-WXAi+3来驱动虚拟位线DBLB和ZDBLB。将这些B端口虚拟位线DBLB和ZDBLB共用地设置在B端口虚拟电路70B中，通过未图示的预充电电路预充电到备用时电源电压电平。
分别对于虚拟位线DBLA和DBLB，设置虚拟读出放大器DSAA和DSAB。从这些虚拟读出放大器DSAA和DSAB中，输出读出起动信号SEA和SEB。虚拟位线ZDBLA和ZDBLB的其一端被设定为断路状态。在从A端口和B端口进行对同一行的存取时，这些虚拟位线ZDBLA和ZDBLB分别由A端口虚拟电路70A和B端口虚拟电路70B驱动。在数据存取时，即使对同一地址的存取进行仲裁，也许可进行对同一行不同列的存取。因此，对于同一行，产生从A端口和B端口同时进行存取的状态。
这种情况下，在图16所示的存储器单元TMC的结构中，在存储节点59中存储L电平数据时，位线BLA和BLB两者由MOS晶体管53放电。因此，在同一行的A端口字线和B端口字线被同时选择时，位线BLA和BLB的放电速度由MOS晶体管53进行限速。因此，与对不同行的存取时相比，其位线的电位速度变化速度慢。为了反映向同一行同时存取时的位线电位变化速度的变化，对于字线A端口虚拟电路70A和B端口虚拟电路70B，设置虚拟位线ZDBLA和ZDBLB，使虚拟位线DBLA和DBLB的电位变化速度下降。
即，将用于检测A端口存取时的读出时序的A端口虚拟电路70A和用于确定来自B端口的存取时的读出时序的B端口虚拟电路70B分别与4行的存储器单元TMC对应配置。因此，分别在A端口虚拟电路70A和B端口虚拟电路70B中，以每4行1列来排列虚拟单元。
图18是表示图17所示的A端口虚拟电路70A的一例结构的图。在图18中，表示与4行的存储器单元对应配置的字线WLAa至WLAd和与WLBa至WLBd对应配置的A端口虚拟电路70A的结构。
A端口字线WLAa-WLAd通过分别接受A端口字线选择信号WXAa-WXAd的字线驱动器WDAa和WDAd被选择性地驱动到选择状态。B端口字线WLBa-WLBd通过分别接受B端口字线选择信号WXBa-WXBd的字线驱动器WDBa和WDBd被选择性地驱动到选择状态。
A端口虚拟电路70A包括对应于4行存储器单元，以每4行1列配置的双端口虚拟单元TDM；接受A端口字线选择信号WXAa-WXAd的逻辑电路81a；接受B端口字线选择信号WXBa-WXBd的逻辑电路80a；被串联连接在信号线82a和电源节点之间，在各自栅极上接受逻辑电路80a和81a的输出信号的P沟道MOS晶体管83a和84a；根据逻辑电路81a的输出信号，选择性地导通，在导通时，将信号线87a预充电到电源电压VCC的P沟道MOS晶体管88a；共用地连接到4行的虚拟单元TDM的虚拟字线DWLA0和DWLA1；根据信号线82a上的电位来驱动虚拟字线DWLA1的反转电路90a；以及根据信号线87a上的信号，来驱动虚拟字线DWLA0的反转电路91a。
逻辑电路80a和81a分别由NAND电路或与其等效的电路构成，在字线驱动信号WXBa-WXBb的某一个和字线选择信号WXAa-WXAd的某一个被驱动到选择状态时，分别输出H电平的信号。
而且，A端口虚拟电路70A包括在与同一行的存储器单元对应配置的字线组WLAa、WLBa-WLAd、WLBd都变成选择状态时，以及与字线WLAa-WLAd分别对应配置的对应的A端口字线的选择时，将信号线87a放电到接地电压电平的N沟道MOS晶体管89aa-89ad。
同一行选择检测电路85aa-85ad分别包括串联连接在信号线82a和接地节点之间的N沟道MOS晶体管，字线MOS晶体管的栅极分别与对应的A端口字线和B端口字线耦合。因此，信号线82a在与同一行的存储器单元对应配置的A端口字线和B端口字线都被驱动到选择状态时，被放电到接地电压电平。信号线87a在该A端口字线WLAa-WLAd的某一个被驱动到选择状态时，被放电到接地电压电平。
图19是表示图18所示的包含于A端口虚拟电路70A中的双端口虚拟单元TDM的一例结构。在图19中，双端口虚拟单元TDM包括被连接在电源节点和节点104a之间，并且其栅极连接到节点105a的P沟道MOS晶体管100a；被连接在电源节点和节点105a之间，并且其栅极连接到节点104a再连接到电源节点的P沟道MOS晶体管101a；被连接在节点104a和接地节点之间，并且其栅极连接到节点105a的N沟道MOS晶体管102a；以及被连接在节点105a和接地节点之间，并且其栅极连接到节点104a的N沟道MOS晶体管103a。
将MOS晶体管101a和103a的栅极通过布线连接到电源节点，从而可将节点105a固定为接地电压电平，作为固定数据，可以存储L电平数据。
双端口虚拟单元TDM还包括响应虚拟字线DWLA0上的信号，将节点105a与虚拟位线DBLA电连接的N沟道MOS晶体管107a；响应虚拟字线DWLA1上的信号，将节点105a与互补的虚拟位线(子虚拟位线)ZDBLA电连接的N沟道MOS晶体管106a。虚拟位线DBLA与虚拟读出放大器DSA电耦合。虚拟位线ZDBLA的其一端被设定为开路状态。
在该双端口虚拟单元TDM中，对于节点104a，还设置N沟道MOS晶体管108a和109a。向这些MOS晶体管108a和109a的栅极提供接地电压，始终维持截止状态。但是，这些MOS晶体管108a和109a的其栅极分别与虚拟字线DWLA1和DWLA0耦合，或各自的源极端子连接到电源线也可以。
在图19所示的双端口虚拟单元TDM中，在虚拟字线DWLA1被驱动到选择状态时，即，如图18所示，在同一行上配置的A端口字线WLA和B端口字线WLB被同时驱动到选择状态时，MOS晶体管106a导通，节点105a与虚拟位线ZDBLA电耦合。这种情况下，虚拟字线DWLA0也被驱动到选择状态，MOS晶体管107a导通，节点105a与虚拟位线DBLA电耦合。因此，通过MOS晶体管103a，从虚拟位线DBLA和ZDBLA向接地节点流过电流。由此，在正规存储器单元中，可以在虚拟位线DBLA上产生电位变化，该电位变化反映了同一行被同时选择并进行数据读出时的位线电位变化。
图20是表示图17所示的B端口虚拟电路70B的一例结构的图。
图20所示的B端口虚拟电路70B的其结构与图18所示的A端口虚拟电路70A的结构等效。在以每4行1列配置的双端口虚拟单元TDM上共用地连接虚拟字线DWLB0和DWLAB1，根据这些虚拟字线DWLB0和DWLAB1上的信号电位，选择双端口虚拟单元TDM，驱动虚拟位线DBLB和ZDBLB。在图20所示的B端口虚拟电路70B的结构中，对于与图18所示的A端口虚拟电路结构的对应的构成部件，使用添加字b取代最初的添加字a，使用同一参照数字来表示其对应关系，并省略其详细结构。
逻辑电路80b和81b分别在A端口字线选择信号WXAa-WXAb的某一个和B端口字线选择信号WXBa-WXBb的某一个变成选择状态时，输出H电平的信号。MOS晶体管83b和84b变成导通状态时，将信号线82b充电到电源电压VCC电平。因此，在该B端口虚拟电路中，在同一行的A和B端口字线被同时选择时，MOS晶体管83b和84b成为非导通状态。此时，由同一行选择检测电路85ba-85bb的某一个，将信号线82b放电到接地电压电平。
在B端口字线选择信号WXBa-WXBd被选择时，MOS晶体管88b成为非导通状态，结束对信号线87b的预充电到电源电压电平。这种情况下，字线WLBa-WLBd中设置的用于放电的N沟道MOS晶体管89ba-89bd的某一个成为导通状态，信号线87b被放电到接地电压电平。信号线82b和87b分别通过反转电路90b和91b来反转其信号电位，驱动虚拟字线DWLB1和DWLB0。因此，在来自该B端口的存取时，在字线WLBa-WLBd的某一个被驱动到选择状态时，虚拟字线DWLB0被驱动到选择状态，在同一行的字线被并行驱动到选择状态时，虚拟字线DWLB1被驱动到选择状态。
图21是表示图20所示的B端口虚拟电路70B中包含的双端口虚拟单元TDM的结构的图。图21所示的双端口虚拟单元TDM仅是虚拟字线和虚拟位线的名称有所不同，其结构与图19所示的A端口虚拟电路70A中包含的双端口虚拟单元TDM相同。因此，在图21中，为了明确地表示在B端口存取时驱动虚拟位线DBLB，在图19所示的虚拟单元结构中，使用添加字b取代添加字a，对于对应的构成部件使用同一参考标号，并省略其详细说明。
在图21所示的虚拟单元TDM中，在虚拟字线DWLB0被驱动到选择状态时，MOS晶体管107b导通，节点105b与虚拟位线DBLB耦合。另一方面，在虚拟字线DWLB1被驱动到选择状态时，MOS晶体管106b导通，节点105b与互补虚拟位线ZDBLB电耦合。下面，说明图15至图21所示的半导体存储器件的工作。
基本工作与通过一个端口进行数据的存取的单端口SRAM相同。但是，A端口和B端口独立地工作，所以有时因各工作时序和存取对象的地址而在相互的工作上产生干扰。考虑到相互工作干扰的存取争用，下面分别说明两个工作状态。
(a)对于同一行，不产生并行存取的情况存取工作几乎是该工作状态。即，有A端口和B端口的字线在同一行中未同时驱动到选择状态的情况。从存储器单元TCM来看，是对应的两个字线同时并行而没有驱动到选择状态的工作状态。
图22是表示将焦点设置在没有产生同时选择情况下的端口A上的工作的时序图。假设端口B在不受端口A的工作干扰的条件下进行工作。
根据来自端口A的存取，A端口字线WLA被驱动到选择状态。此时，与选择A端口字线WLA同一行的B端口字线维持非选择状态。响应该A端口字线WLA的选择，图16所示的存储器单元TMC的存取晶体管57和58导通，存储节点59和60分别与位线BLA和ZBLA电连接。
此时，图18所示的逻辑电路81a的输出信号同时变为H电平，图18所示的MOS晶体管88a成为非导通状态。另一方面，图18所示的MOS晶体管89aa-89ad的某一个导通，信号线87a被驱动到接地电压电平，通过图18所示的反转电路91a的输出信号，虚拟字线DWLA0的电压电平上升。相应地，图19所示MOS晶体管107a导通，虚拟位线DBLA通过MOS晶体管103a放电，其电压电平下降。对该虚拟位线DBLA设置的虚拟读出放大器DSAA使虚拟位线DBLA的电压电平变成VCC/2，将其输出信号上升到H电平，读出起动信号SEA被驱动到H电平。
在该A端口字线WLA的选择时并行进行列选择动作，在图15所示的读出放大器SAA0-SAAk中，通过多路转换器MUX0-MUXk传送选择列的位线电位，响应读出起动信号SEA的激活而差动放大该电位差，生成相应的内部读出数据QA(QA0-QAk)。
在对同一行同时进行A端口和B端口的存取时，来自B端口的与存取动作有关的电路对来自该A端口的存取不产生影响，所以可进行与单端口的SRAM同样的动作，可正确地设定相对于A端口存取的读出时序，检测虚拟位线DBLA的电位。
在该双端口SRAM中，在A端口虚拟电路中，在A端口字线选择时，四个虚拟单元TDM被同时驱动到选择状态，所以可以将虚拟位线DBLA以正规位线BLA或ZBLA的四倍速度来减低其电位，与单端口SRAM同样，可以减小位线振幅，进行读出动作。
在来自B端口的存取时的有关B端口的B端口虚拟电路70B中，在图22所示的信号波形图中，如果使用与B端口相关联的信号来取代与A端口相关联的信号，可获得其工作波形。
(b)并行产生从A端口和B端口对同一行的存取的情况对于双端口SRAM，大多禁止同时进行对同一地址(行和列地址)的存取动作。这是因为从A端口和B端口对同一地址进行存取时，存取对象的地址数据被破坏的可能性高。因此，仅禁止对同一地址的同时存取，所以引起同一行被同时(并行)驱动到选择状态的状态。
在进行对同一行的并行存取的情况下，在电路动作方面，成为最差条件。首先，对于该电路动作为最差条件的理由说明如下。
图23是表示在存储器单元TMX中有来自一个端口的存取时的位线电流的流动图。在图23中，对于存储器单元TMC的各构成元件，在与图16所示的存储器单元TMC的构成元件对应的构成元件上附以同一参考标号。此时，从端口B有存取，考虑B端口字线被驱动到选择状态的状态。这种情况下，存取晶体管55和56在其栅极上接受电源电压电平的信号，成为导通状态。另一方面，存取晶体管57和58在A端口字线为非选择状态时，其栅极电压为接地电压电平。此时，设在节点59上存储L电平的数据，在存储节点60上，存储H电平数据。这种情况下，从B端口位线BLB通过MOS晶体管55和56流过电流。流过该位线BLB的电流I0的大小由存储器单元TMC的驱动用的MOS晶体管53的电流驱动力来确定。
图24是表示从A端口和B端口同时生成对同一行的存取时的存储器单元TMC状态的图。在A端口和B端口选择同一行时，在存储器单元TMC中，存取晶体管55和56在栅极上接受电源电压并导通，而存取晶体管57和58也同样在栅极上接受电源电压并导通。在存储节点59和60上，分别存储L电平数据和H电平电平。这种情况下，从B端口位线BLB流入电流I1，而从A端口位线BLA向该存储器单元TMC流入电流I2。这些电流I1和I2之和成为通过MOS晶体管53流过的电流I3。
电流I0和I2之和I3与MOS晶体管53的驱动电流I3相等。因此，在A端口和B端口对同一行同时存取时，位线电流I1和I2受到MOS晶体管53的电流驱动力限制。这种情况下，通常满足下式的关系。
I1+I2＝I3＜2·I0在同一行被同时存取时，通过MOS晶体管53流过的电流I3几乎与图23所示的电流I0相等。因此，在同一行同时被A端口和B端口存取时，位线电流I1和I2分别比电流I0小。即，每个存取晶体管的位线电流抽取速度在图24所示的同一行的同时存取时变慢。因此，在假设产生同一行存取的情况来设计读出起动时序的情况下，将通常频繁进行的单端口存取的读出时序不必要地延迟。这种情况下，因读出时序的延迟，位线间电位差被进一步扩大，消耗电流增大。
因此，在这样的对同一行的同时存取时的位线电位变化速度下降时，通过将虚拟位线DBL(DBLA、DBLB)和ZDBL(ZDBLA、ZDBLB)都连接到虚拟单元的同一内部(存储)节点，可以调整虚拟位线的电位变化速度。
图25是表示对同一行的同时存取时的动作的信号波形图。在图25中，还表示关注于A端口的信号波形。
首先，根据来自A端口和B端口的对同一行的存取，A端口字线WLA和B端口字线WLB都被驱动到H电平。根据对A端口字线WLA的选择状态的驱动，连接到该选择A端口字线WLA的存储器单元TMC的存取晶体管都成为导通状态。即，在图16所示的存储器单元TMC中，存取晶体管55-58都成为导通状态。相应地，位线BLA和ZBLA的一方的电位随着对应的存储器单元的存储数据而下降。这种情况下，如前面参照图24进行的说明，该位线的电位与单端口存取时相比，缓慢地下降。
另一方面，在A端口字线WLA和B端口字线WLB都被驱动到选择状态时，在A端口虚拟电路70A中，图18所示的逻辑电路80a和81a的输出信号变成H电平，对信号线82a和87a的充电动作结束。这种情况下，由于同一行的字线同时被选择，所以它们的信号线82a和87a都被放电到接地电压电平，虚拟位线DWL0和DWLA1的电压电平相应地上升到H电平。
在虚拟字线DWLA0和DWLA1都变为H电平时，在图19所示的虚拟单元TDM中，存取晶体管106a和105a都导通，虚拟位线DBLA和DBLB的电位下降。在这种情况下，在虚拟单元中通过图19所示的MOS晶体管103a进行这些虚拟位线DBLA和ZDBLA的放电，所以其电位下降速度比一个端口的存取时慢。在该虚拟位线DBLA的电位例如达到中间电压VCC/2时，图17所示的虚拟读出放大器DSAA的读出起动信号SEA上升到H电平，图15所示的读出放大器SAA0-SAAk被激活，将内部读出节点的电位差差动放大，生成内部读出数据QA。
因此，在对同一行的同时存取时，在位线BLA和ZBLA的电位下降速度慢的情况下，通过将虚拟位线ZDBL共用地连接到虚拟单元的内部节点，将虚拟位线DBLA的电位下降速度同样地延迟，可以按反映了位线电位变化速度下降的电位变化速度来对虚拟位线进行放电。由此，在位线BLA和ZBLA的电位差，即读出放大器SAA内的读出节点的电位差被正确地扩大到合适的电压电平时，可以激活读出起动信号SEA，可以进行正确的读出动作。
就图25所示的动作来说，在与B端口相关联的位线BLB、ZBLB和虚拟位线DBLA中也产生同样的电位变化。因此，在某一个端口进行存取时，都可按正确的时序进行读出动作。
此外，在进行对同一行的存取时，使用虚拟位线ZDBL和ZDBLB及ZDBLB，以便虚拟位线的电位下降速度变慢。这些虚拟位线与正规位线BLA、ZBLA同样，在通过未图示的负载电路备用时，被预充电到电源电压VCC电平。
通过分别设置A端口虚拟电路70A和B端口虚拟电路70B，在来自A端口的存取时和来自B端口的存取时，可以正确地进行A端口读出放大器和B端口读出放大器的激活。此外，即使在进行对同一行同时存取时，也可以按照这些位线的电位下降速度，分别调整读出起动信号SEA和SEB的激活时序。
再有，例如在图20所示的B端口虚拟电路70B的结构中，在A端口字线WLAa和B端口字线WLBd同时被选择时，逻辑电路80b和81b的输出信号变成H电平，使信号线82b或87b的充电动作停止。可是，在这种情况下，检测同一行的同时选择的电路85ba-85bb为非导通状态，仅进行信号线87b的放电，而不进行信号线82b的放电。因此，虚拟字线DWLB0被驱动到选择状态，虚拟字线DWLB1维持非选择状态。因此，与单端口存取时同样，虚拟位线DBLB以正规位线的放电速度的四倍，通过4位的虚拟单元TDM高速放电。在A端口虚拟电路70A中也进行同样的动作。因此，在对相同字线的不同列进行存取时，可以按与单端口存取时同样的速度进行虚拟位线放电。
因此，仅在配置于同一行的A端口字线和B端口字线同时被选择时，才将互补的虚拟位线ZDBLB和ZCBLA共用地与虚拟单元TDM的内部节点电耦合，可以使虚拟位线的电位下降速度慢。
如以上那样，根据本发明实施方式7，在双端口SRAM中，分别对于A端口和B端口设置虚拟电路，在对同一行的存取时，将包含于虚拟电路中的虚拟单元的内部存储节点与互补虚拟位线电耦合。因此，在双端口SRAM中，即使在进行对同一行的同时存取时，也可以按照正规位线的电位变化来调整虚拟位线的电位变化速度，无论阵列结构和工作状况如何，都可以正确地生成读出起动时序。
图26是表示本发明实施方式8的A端口虚拟电路70A结构的图。图26所示的A端口虚拟电路70A的结构与图18所示的A端口虚拟电路70A的其结构在以下方面有所不同。即，信号线82a通过MOS晶体管84a与电源节点耦合。对MOS晶体管84a和88a的栅极提供A端口字线组选择信号XAp(预解码信号)。而信号线82a通过栅极上接受反转电路90a的输出信号的P沟道MOS晶体管110a与电源节点耦合。
A端口字线组选择信号XAp与图7所示的字线组选择信号Xp对应，在选择A端口字线WLa至WLd的某一个时被驱动到选择状态。
图26所示的A端口虚拟电路70A的其他结构与图18所示的A端口虚拟电路70A的结构相同，在对应的部分上附以同一参考号码，并省略其详细说明。
在图26所示的A端口虚拟电路70A的结构中，为了信号线82a和87a的充电控制而使用A端口字线组选择信号XAp。因此，不需要图18所示的逻辑电路80a和81a，可以降低该A端口虚拟电路70A的占有面积。
在A端口虚拟线组选择信号XAp变为选择状态的H电平时，A端口字线WLAa-WLAd的某一个被驱动到选择状态。这时，信号线87a通过MOS晶体管89aa至89ad放电。虚拟字线DWLA0相应地通过反转电路91a被驱动到H电平，进行虚拟位线DBLA的放电。在B端口字线选择信号WXBa-WXBd都为非选择状态时，不进行信号线82a的放电。这是因为同一行选择检测电路85aa-85ad都为非导通状态。这种情况下，反转电路90a的输出信号是L电平，MOS晶体管110a导通，使信号线82a保持电源电压VCC电平。
在A端口和B端口对同一行进行存取时，信号线82a放电，虚拟字线DWLA1被驱动到选择状态，虚拟位线ZDBLA放电，使虚拟位线DBLA的放电速度下降。
再有，在图26所示的结构中，工作循环短，即使信号线82a成为浮置状态，其漏泄电流也是小到可忽略电位下降量的程度，特别是在不产生错误动作的情况下，不需要设置MOS晶体管110a。
此外，也可以使用A端口预充电信号来取代字线组选择信号XAp。
对于B端口虚拟电路70B，在图20所示的结构中，也可以使用B端口字线组选择信号。这种情况下，在图26所示的A端口虚拟电路70A的结构中，如果切换B端口关联的信号和A端口关联的信号，则可获得B端口虚拟电路70B的结构。
在图26所示的结构中，也进行与前面实施方式7同样的动作，可获得同样的效果。
如以上那样，根据本发明实施方式8，使用端口字线组选择信号，控制用于检测字线的选择/非选择的信号线的充电，不需要线选择信号或字线驱动信号，来检测字线的选择/非选择，可降低电路占有面积。
再有，A端口字线组选择信号XAp可使用与实施方式4同样的结构来生成。
图27是概略地表示本发明实施方式9的B端口虚拟电路70B结构的图。在图27所示的结构中，对于B端口虚拟电路70B，也设置字线WLAa-WLAd和WLBa-WLBd。即，对应于4行的正规存储器单元，以每4行1列地配置双端口虚拟单元TDM。它们的四位的双端口虚拟单元TDM分别共用地与虚拟字线DWLB0和DWLB1耦合。它们的虚拟字线DWLB0和DWLB1的双端口单元TDM的连接与前面图19所示的虚拟单元相同。
字线WLAa-WLAd分别由接受A端口字线选择信号WXAa-WXAd的字线驱动器WDAa-WDAd驱动。B端口字线WLBa-WLBd分别由接受B端口字线选择信号WXBa-WXBd的字线驱动器WDBa-WDBd驱动。
分别对于B端口字线WLBa-WLBd，设置端口字线选择信号WXBa-WXBd在选择状态时导通，并将虚拟字线DWLB0充电到电源电压VCC电平的P沟道MOS晶体管112ba-112bdB。而分别对于存储器单元行，设置对于同一行的字线的字线选择信号同时被选择时导通，将虚拟字线DWLB1充电到电源电压VCC电平的同一行选择电路114ba-114bd。
虚拟字线DWLB1和DWLB0分别通过N沟道MOS晶体管117b和118b而分别与接地节点耦合，N沟道MOS晶体管117b和118b根据接收B端口字线组选择信号XBp的反转电路116b的输出信号，选择性地导通。
在图27所示的B端口虚拟电路70B的结构中，在B端口字线WLBa-WLBd的某一个被选择时，虚拟字线DWLB0通过对应的MOS晶体管112b(112ba-112bd的某一个)被驱动到电源电压电平，虚拟位线DBLB通过它们的四位的双端口虚拟单元TDM放电。
此时，在同一行的字线同时被选择的情况下，通过同一行选择检测电路114ba-114bd的某一个，虚拟字线DWLB1被充电到电源电压VCC电平，互补的虚拟字线ZDBLB同样通过四位的双端口虚拟单元TDM放电。
因此，在图27所示的B端口虚拟电路70b的结构中，有进行与前面实施方式7所示的虚拟电路同样的动作，可获得同样的效果。
在图27所示的电路结构中，根据字线选择信号WXBa-WXBd和WXAa-WXAd，进行虚拟字线DWLB0和DWLB1的充电。因此，在字线WLBa-WLBd和WLAa-WLAd中不连接负载，可以对字线WLBa-WLBd和WLAa-WLAd高速地进行充放电。
此外，根据字线选择检测结果分别直接驱动虚拟字线DWLB0和DWLB1，不需要用于字线选择的信号线，可以减少电路占有面积。而且，没有该字线选择检测的信号线的充放电，可减少消耗电流。
再有，在图27所示的B端口虚拟电路70B的结构中，也可以使用预充电信号来取代字线组选择信号XBp。此外，虚拟字线DWLB1在单端口存取时成为浮置状态，认为其电压电平为不稳定的情况下，使用根据反转电路116b的输出信号的反转信号选择性导通的N沟道MOS晶体管，设置将该虚拟字线DWLB1保持在接地电压电平的反馈路径就可以。
再有，在图27所示的B端口虚拟电路70B的结构中，如果交换B端口字线WLBa-WLBd和A端口字线WLAa-WLAd的位置，则可以获得A端口虚拟电路的结构。
如以上那样，根据本发明实施方式9，形成根据选择信号选择性地驱动虚拟字线的电位的结构，可减轻字线的负载，进行高速动作。
此外，不需要字线选择检测的信号线，可减少电路占有面积，减少消耗电流。
图28是表示本发明实施方式10的B端口虚拟电路70B结构的图。在图28中，对于B端口虚拟电路70B，设置字线WLAa-WLAd和WLBa-WLBd。
字线WLBa-WLBd由接受B端口字线选择信号WXBa-WXBd的字线驱动器WDBa-WDBd驱动，字线WLAa-WLAd由接受A端口字线选择信号WXAa-WXAd的字线驱动器WDAa-WDAd驱动。
B端口虚拟电路70B包括以每4行1列配置的双端口虚拟单元TDM；与其双端口虚拟单元TDM共用地耦合的虚拟字线DWLB0和DWLB1；分别响应B端口字线选择信号WXBa-WXBd而选择性地导通，在导通时，将对应的字线WLBa-WLBd与虚拟字线DWLB0耦合的P沟道MOS晶体管120ba-120bd；根据对同一行的字线选择信号，将A端口字线WLAa-WLAd与虚拟字线DWB1电耦合的同一行选择检测电路122ba-122bd。这些同一行选择检测电路122ba-122bd分别由其栅极接受分别对应行的字线选择信号WXBa、WXAa-WXBd、WXAd的P沟道MOS晶体管的串联体构成。
虚拟字线DWLB0和DWLB1分别通过N沟道MOS晶体管118b和117b与接地节点耦合，N沟道MOS晶体管118b和117b响应接受B端口字线组选择信号XBp的反转电路116b的输出信号并选择性地导通。
在图28所示的B端口虚拟电路70B的结构中，在字线WLBa-WLBd的某一个被选择时，选择B端口字线与虚拟字线DWLB0电耦合。因此，可以与选择B端口字线的电位变化相同地设定该虚拟字线DWLB0的电位变化。此外，在同一行的字线同时被选择时，虚拟字线DWLB1与选择A端口字线电耦合，可以与选择A端口字线的电位变化相同地设定该虚拟字线DWLB1的电位变化。
因此，即使在存储器阵列的位-字结构变更的情况下，也可以正确地跟随字线电位变化，使虚拟字线DWLB0和DWLB1的电位变化，可以与正规存储器单元的正规位线的驱动时序相同地设定虚拟单元TDM的虚拟位线DBLB和ZDBLB的驱动时序。
此外，在图28所示的B端口虚拟电路70B的结构中，通过交换B端口字线WLBa-WLBd和A端口字线WLAa-WLAd的位置，可获得A端口虚拟电路的结构。这里，在各结构部件中，使用接续参照数字的添加字b，来表示这些构成部件是B端口虚拟电路的构成部件。
此外，在图28所示的结构中，也可以使用预充电信号来取代B端口字线组选择信号XBp。
可以用CMOS传输门电路来构成这些P沟道MOS晶体管120ba-120bd，而同一行选择检测电路122ba-122bd也可由CMOS传输门电路的串联体构成。
如以上那样，根据本发明实施方式10，在字线选择时，将选择字线与虚拟字线电耦合，可与选择字线的电位变化相同地设定虚拟字线的电位变化，即使因阵列结构而产生字线电位变化速度上的变化，也可以根据字线电位变化来改变虚拟字线的电位，可以正确地以同一时序、即与正规位线的驱动时序相同地设定虚拟单元的虚拟位线的驱动时序。
图29是表示本发明实施方式11的B端口虚拟电路70B的结构的图。图29所示的B端口虚拟电路70B的其结构在以下方面与图28所示的B端口虚拟电路有所不同。即，向分别与虚拟字线DWLB0和B端口虚拟字线WLBa-WLBd耦合的P沟道MOS晶体管120ba-120bd的栅极，分别提供接受B端口字线WLBa-WLBd上的字线驱动信号的反转电路125ba-125bd的输出信号。
各个同一行选择检测电路122ba-122bd包括接受对应的行的字线上的字线驱动信号的NAND电路127；以及根据NAND电路127的输出信号选择性地导通，在导通时，将对应的A端口字线WXAa-WXAd与虚拟字线DWLB1耦合的P沟道MOS晶体管128。
图29所示的端口虚拟电路70b的其他结构与图28所示的结构相同，在对应的部分上附以同一参考号码，并省略其详细说明。
图29所示的B端口虚拟电路70B的结构情况下，在同时选择同一行的字线时，通过一个MOS晶体管128，选择A端口字线(WLAa-WLAd的某一个)与虚拟字线DWLB1电耦合。因此，可以减小该选择A端口字线和虚拟字线DWLB1间的寄生电阻，可以正确地跟随选择A端口字线电位变化来驱动虚拟字线DWLB1。
再有，图29所示的B端口虚拟电路70B的工作与图28所示的B端口虚拟电路70B的电路的工作相同，可以获得同样的效果。而且，可以进一步改善虚拟字线DWLB1的电位的对选择A端口字线的跟随性。
再有，设置反转电路125ba-125bd的原因在于，使延迟与该同一行选择检测电路122ba-122bd的NAND电路127的门电路延迟一致，以及调整对MOS晶体管120ba至120bd的控制信号的逻辑电平。
在图29所示的结构中，也可以分别向P沟道MOS晶体管120ba-120bd提供B端口字线选择信号WXBa-WXBd，来取代反转电路125ba-125bd的输出。此外，在同一行选择检测电路122ba-122bd中，也可以分别提供字线选择信号WXAa、WXBa-WXBd、WXAd的对应的字线选择信号组。
在图29所示的结构中，通过交换字线WLBa-WLBd、A端口字线WLAa-WLAd的位置，可得到相对于A端口虚拟电路的结构。
图30是表示本发明实施方式11的变更例的B端口虚拟电路70B结构的图。图30所示的B端口虚拟电路70B的结构在以下方面与图29所示的B端口虚拟电路70B的结构有所不同。即，取代分别接受B端口字线WLBa-WLBd上的字线驱动信号的反转电路125ba-125bd，分别使用其第1输入与电源节点耦合、在其第2输入上接受对应的字线驱动信号的双输入NANA电路130ba-130bd。图30所示的B端口虚拟电路70B的其他结构与图29所示的B端口虚拟电路的结构相同，在对应的部分上附以同一参考号码，并省略其详细说明。
图30所示的B端口虚拟电路70B的结构情况下，B端口字线WLBa-WLBd分别与NAND电路130ba-130bd耦合，而字线WLAa-WLAd分别与NAND电路127耦合。因此，字线WLBa-WLBd和WLAa-WLAd的负载相同，在B端口存取时和A端口存取时，无论端口如何，都可以使选择字线的电位变化均匀。
再有，在该结构中，也可以将字线选择信号用作虚拟字线驱动控制信号，取代字线驱动信号。
图31是表示本发明实施方式11的变更例的A端口虚拟电路70A结构的图。在图31中，A端口虚拟电路70A包括按每4行1列排列的双端口虚拟单元TDM；与四位的双端口虚拟单元TDM共用地分别设置的虚拟字线DWLA0和DWLA1；以及与所有的虚拟单元TDM共用地耦合的虚拟位线DBLA和ZDBLA。双端口虚拟单元TDM和虚拟字线DWLA0、DWLA1、虚拟位线DBLA和ZDBLA的连接与前面图19所示的虚拟单元的连接相同。
在该A端口虚拟电路70A中，对于字线WLBa和WLAa的组，设置同一行选择检测电路122aa，对于字线WLBd和WLAd的组，设置同一行选择检测电路122ad。这些同一行选择检测电路122aa和122ad的各个电路包括接受对应的字线上的字线驱动信号的NAND电路127；以及根据NAND电路127的输出信号选择性地导通，在导通时，将对应的B端口字线上的字线驱动信号与虚拟字线DWLA1耦合的P沟道MOS晶体管128。
在该A端口虚拟电路70A中，还分别对应于A端口字线WLAa-WLAd来设置NAND电路130aa-130ad和P沟道MOS晶体管120aa-120ad，NAND电路130aa-130ad在第1输入上接受对应的A端口字线上的字线驱动信号，其第2输入与电源节点耦合，而P沟道MOS晶体管120aa-120ad根据NADA电路130aa-130ad的输出信号，将对应的A端口字线WLAa-WLAd分别与虚拟字线DWLA0电耦合。
虚拟字线DWLA0通过N沟道MOS晶体管118a而与接地节点耦合，该N沟道MOS晶体管响应A端口字线组选择信号XAp接受的反转电路116a的输出信号并选择性地导通。虚拟字线DWLA1通过N沟道MOS晶体管117a与接地节点耦合，该N沟道MOS晶体管根据该反转电路116a的输出信号选择性地导通。
在图31所示的A端口虚拟电路70A的结构中，与B端口虚拟电路同样，A端口字线WLAa-WLAd由接受A端口字线选择信号WXAa-WXAd的字线驱动器WDAa-WDAd驱动，B端口字线WLBa-WLBd分别由接受B端口字线选择信号WXBa-WXBd的字线驱动器WDBa-WDBd驱动。
在A端口字线WLAa-WLAd的某一个被选择时，选择A端口字线通过MOS晶体管120aa-120ad的某一个与虚拟字线DWLA0耦合，MOS晶体管118a在反转电路116a的输出信号为L电平时处于非导通状态，所以虚拟字线DWLA0的电压电平上升。相应地，通过四位的双端口虚拟单元TDM，虚拟位线DBLA被放电。
在对同一行是来自B端口和A端口的存取时，通过同一行选择检测电路122aa-122ad的某一个，选择B端口字线与虚拟字线DWLA1耦合。由此，虚拟位线ZDBLA通过四位的双端口虚拟单元TDM放电。
因此，在A端口虚拟电路70A中，也通过与图30所示的B端口虚拟电路相同的电路结构，仅切换布线的连接，就可以形成A端口虚拟电路70A和B端口虚拟电路70B。
再有，在该变更例的结构中，为了字线的选择检测，也可以不使用字线驱动信号，而使用字线选择信号。
如以上那样，根据本发明实施方式11，检测与同一行中对应配置的B端口字线和A端口字线上的同时选择，根据其检测结果，将另一端口的字线与虚拟字线耦合，并将双端口虚拟单元的存储节点与互补虚拟位线耦合。因此，可以使虚拟字线的电位变化跟随选择字线的电位变化，可以使虚拟位线的电位变化开始时序与正规位线的电位变化开始时序相同，可以正确地检测读出时序。
图32是概略地表示本发明实施方式12的半导体存储器件的主要部分结构的图。图32所示的半导体存储器件的其结构在以下方面与图1所示的半导体存储器件有所不同。即，与字线WL0-WLm分别对应配置的字线驱动器WV0-WVm分别由NOR电路构成，接受与第1输入对应的字线选择信号WX0-WXm，在第2输入上接受来自虚拟读出放大器DSA的读出起动信号SE。其他结构与图1所示的半导体存储器件的结构相同，在对应的部分上附以同一参考号码，并省略其详细说明。
该字线驱动器WV0-WVm在读出起动信号SE的非激活时，与图1所示的字线驱动器WD0-WDm同样作为反向器动作。另一方面，在读出起动信号SE上升时，这些字线驱动器WV0-WVm无论对应的字线选择信号的状态如何，都将该输出信号驱动到L电平，相应地，选择总线被驱动到非选择状态。
图33是表示图32所示的半导体存储器件的工作的信号波形图。以下，参照图33，说明图32所示的半导体存储器件的工作。
在备用状态时，读出起动信号SE为L电平，字线驱动器WV0-WVm用作反向器。备用状态时，这些字线选择信号WX0-WXm都为H电平，字线WL0-WLm都为非选择状态。虚拟位线DBL和正规位线BL、ZBL通过未图示的预充电电路被预充电到电源电压VCC电平。
例如，时钟信号上升，存储器单元选择循环开始时，字线选择信号WX0-WXm的某一个根据提供的X地址信号被驱动到选择状态。相应地，字线驱动器WV0-WVm中的与选择行对应配置的字线驱动器的输出信号(字线驱动信号)变为H电平，与相应选择行对应配置的字线WL(WL0-WLm的某一个)的电压电平上升。随着该选择字线WL的电位上升，连接到选择字线WL的1行存储器单元MC的存储节点与位线BL和ZBL耦合，按照其存储数据，正规位线BL和ZBL一方的电位下降。
另一方面，根据字线WL的选择，在与选择行对应配置的虚拟电路中虚拟字线DWL被驱动到选择状态，虚拟位线DBL被多个虚拟单元驱动，与正规位线的电位下降相比，其电位迅速下降。
该虚拟位线DBL的电压电平达到规定电压电平(例如VCC/2)时，来自虚拟读出放大器DSA的读出起动信号SE变为H电平。
在读出放大器SA0-SAk中，通过分别对应的多路转换器MUX0-MUXk传送选择列的位线对的电位变化，根据该读出起动信号SE，读出放大器SA0-SAk被激活，差动放大并锁存各个读出节点的电位差，接着，根据锁存数据来生成内部读出数据DO0-DOk。
另一方面，响应该读出起动信号SE的激活，字线驱动器WV0-WVm的输出信号被固定在L电平，选择字线WL的电压电平下降到L电平，连接到该选择字线的存储器单元的存储节点从正规位线BL和ZBL中分离。因此，这种情况下，正规位线BL和ZLB的电位下降停止，维持选择字线WL的非选择转移时的电压电平。
作为虚拟字线DWL和虚拟位线DBL的电压变化的状况，根据虚拟电路1a-1c的电路结构，存在各种情况。即，虚拟字线DWL维持选择状态，或虚拟位线DBL的放电持续地进行。此外，取代上述状况，虚拟字线DWL随着选择字线WL的非选择转移而转移到非选择状态，虚拟位线DBL的放电也同样停止。
在上述某一种情况下，在正规位线BL和ZBL中，其电位下降停止。因此，存储器单元选择动作结束，在基于预充电信号的激活的向预充电状态转移时，可以将位线BL和ZBL高度地预充电到电源电压VCC电平。此外，可以减小正规位线BL和ZBL的电位振幅，可以降低位线的充电电流，可以相应地降低消耗电流。
在图32中，示出了单端口SRAM的结构。但是，使用A端口读出起动信号和B端口读出起动信号，通过控制A端口字线驱动器和B端口字线驱动器，在双端口SRAM中也可以获得同样的效果。
因此，随着该读出起动信号的激活而将选择字线驱动到非选择状态的结构，可以分别应用于实施方式1至11。
此外，在虚拟读出放大器DSA的输出部中，也可以配置延迟调整电路，对将选择字线驱动到非选择状态的时序进行调整。
如以上那样，根据本发明实施方式12，响应读出起动信号的激活，将选择字线驱动到非选择状态，至少可以减小正规位线的电位振幅，可降低位线充电所需的消耗电流。
在上述说明中，将SRAM作为半导体存储器件进行了说明。但是，作为半导体存储器件，只要是用读出放大器来检测通过流过位线的电流产生的位线电位变化的半导体存储器件，就可应用本发明。作为这样的半导体存储器件，例如有非易失性半导体存储器件，即根据存储器单元的存储数据，流过位线的电流量有所不同，在数据读出时，通过检测位线电位来读出存储器单元数据。
此外，在虚拟电路中，使用以4行1列配置的虚拟单元来驱动虚拟位线。但是，包含于一个虚拟电路中的虚拟单元的数目是任意的，以在读出放大器可检测的位线电位差中最佳位线电位差，来提供激活读出放大器的时序就可以。
此外，虚拟读出放大器在激活读出放大器时的虚拟位线的检测电位也可以不是VCC/2的中间电位，而是其他电位。
如以上那样，根据本发明，对应于各行来配置虚拟单元，以规定数的虚拟单元为单位对应于选择字线来驱动虚拟位线，根据该虚拟位线电位来确定读出放大器的激活时序，无论阵列结构如何，都可以按最佳的时序来激活读出放大器。
上面详细地说明了本发明，但这些说明仅用于例示，而不进行限定，应该指出，本发明的精神和范围仅由权利要求书的范围来限定。
权利要求
1.一种半导体存储器件，包括行列状排列的多个正规存储器单元；多个正规字线，与各所述正规存储器单元的行对应配置，分别连接到对应行的正规存储器单元；多个虚拟单元，与各所述正规字线对应，并与对应的正规字线分离配置，而且在列方向上至少一列地整列配置，各个虚拟单元存储预定的逻辑电平的数据；虚拟位线，与所述多个虚拟单元对应配置，连接所述多个虚拟单元；多个虚拟单元选择电路，各个虚拟单元选择电路与规定数目的正规字线对应配置，在选择对应的规定数目的正规字线的某一个正规字线时，各个虚拟单元选择电路将对应配置的规定数目的虚拟单元驱动到选择状态；以及虚拟读出电路，检测所述虚拟位线的电位，生成提供选择正规存储器单元的数据的读出时序的读出激活信号。
2.如权利要求1所述的半导体存储器件，其中，各所述虚拟单元选择电路包括虚拟字线，被共用地耦合到对应的规定数目的虚拟单元；以及虚拟字线驱动电路，根据对应于对应的正规字线的选择信号，将所述对应的虚拟字线驱动到选择状态。
3.如权利要求2所述的半导体存储器件，其中，所述虚拟字线驱动电路包括接受对应的规定数目的正规字线上的信号的逻辑门电路。
4.如权利要求2所述的半导体存储器件，其中，所述虚拟字线驱动电路包括接受选择对应的规定数目的各个正规字线的字线选择信号的逻辑门电路。
5.如权利要求2所述的半导体存储器件，其中，所述虚拟字线驱动电路包括预充电电路，在不选择所述对应的规定数目的正规字线时，将信号线驱动到第1电压电平；选择检测电路，在选择所述对应的规定数目的正规字线的任何一个正规字线时，将所述信号线驱动到第2电压电平；以及选择电路，根据所述信号线的所述第2电压电平，将所述虚拟字线驱动到选择状态。
6.如权利要求1所述的半导体存储器件，其中，所述虚拟单元选择电路包括信号线；虚拟字线，被共用地配置在所述规定数目的虚拟单元中；预充电电路，根据选择所述规定数目的正规字线组的正规字线块选择信号，将所述信号线规定为第1电压电平；选择电路，在选择所述规定数目的正规字线的任何一个正规字线时，将所述信号线驱动到第2电压电平；以及驱动器，根据所述信号线的所述第2电压电平的信号，将所述虚拟字线驱动到选择状态。
7.如权利要求1所述的半导体存储器件，其中，所述虚拟单元选择电路包括虚拟字线，被共用地配置在所述规定数目的虚拟单元中；预充电电路，根据所述循环规定信号，将信号线设定为第1电压电平；选择电路，在选择所述规定数目的正规字线的任何一个正规字线时，将所述信号线驱动到第2电压电平；以及驱动器，根据所述信号线的信号，将所述虚拟字线选择性地驱动到选择状态。
8.如权利要求7所述的半导体存储器件，其中，所述虚拟单元选择电路还包括根据所述虚拟字线的信号将所述信号线维持所述第1电压电平的锁存晶体管。
9.如权利要求1所述的半导体存储器件，其中，各所述虚拟单元选择电路包括虚拟字线，被共用地配置在所述规定数目的虚拟单元中，连接所述规定数目的虚拟单元；以及信号传送电路，将所述规定数目的正规字线的选择正规字线与所述虚拟字线进行电耦合。
10.如权利要求1所述的半导体存储器件，其中，还包括响应所述读出激活信号，将所述正规字线设定为非选择状态的电路。
11.一种半导体存储器件，可通过多个端口进行存取，其中，该半导体存储器件包括行列状排列的多个正规存储器单元；多个第1虚拟单元，与各所述存储器单元行对应配置，包括分别连接对应行的正规存储器单元的多个第1端口正规字线，在通过所述多个端口中的第1端口的存取时，根据地址信号来选择所述第1端口正规字线，与各所述存储器单元行对应配置，包括分别连接对应行的正规存储器单元的多个第2端口正规字线，在通过所述多个端口中的第2端口的存取时，根据地址信号来选择所述第2端口正规字线，对应于所述第1端口正规字线并且与所述第1端口正规字线分离，在列方向上至少整列配置1列；多个第2虚拟单元，对应于所述第2端口正规字线并且与所述第2端口正规字线分离，在列方向上至少整列配置1列；第1虚拟位线，与所述第1虚拟单元对应配置，共用地连接所述第1虚拟单元；第2虚拟位线，与所述第2虚拟单元对应配置，共用地连接所述第2虚拟单元；第1虚拟单元选择电路，分别与规定数目的第1端口正规字线对应配置，响应选择端口正规字线的任何一个第1端口正规字线，将对应的第1虚拟单元组驱动到选择状态并驱动所述第1虚拟位线；第2虚拟单元选择电路，分别与规定数目的第2端口正规字线对应配置，在选择端口正规字线的任何一个第2端口正规字线时，将对应的第2虚拟单元组驱动到选择状态并驱动所述第2虚拟位线；第1虚拟读出电路，响应所述第1虚拟位线的电压，生成第1读出放大器激活信号，用于激活通过所述第1端口进行被存取的存储器单元的数据读出的第1读出放大器；以及第2虚拟读出电路，响应所述第2虚拟位线的电压，生成第2读出放大器激活信号，用于激活通过所述第2端口进行被存取的存储器单元的数据读出的第2读出放大器。
12.如权利要求11所述的半导体存储器件，其中，各所述第1虚拟单元包含与对应的第1和第2虚拟字线耦合的第1和第2端口存取晶体管；所述第1和第2虚拟字线与规定数目的第1虚拟单元共用地耦合；各所述第1虚拟单元选择电路包括选择电路，在选择规定数目的第1端口正规字线的任何一个第1端口正规字线时，通过第1端口存取晶体管将对应的虚拟单元的存储节点耦合到所述第1虚拟位线；在第1端口正规字线和对应所述第1端口正规字线配置在同一行的第2端口正规字线都被选择时，通过所述规定数目的虚拟单元的第2端口存取晶体管，将所述存储节点与第1子虚拟位线耦合的电路；所述第1子虚拟位线被共用地配置在所述多个第1虚拟单元中。
13.如权利要求11所述的半导体存储器件，其中，各所述第2虚拟单元分别包括与第1和第2虚拟字线分别偶合的第1和第2端口存取晶体管；将所述第1和第2虚拟字线与规定数目的第2虚拟单元共用地耦合；各所述第2虚拟单元选择电路包括选择电路，在选择规定数目的第2端口正规字线的任何一个第2端口正规字线时，通过第2端口存取晶体管将对应的虚拟单元的存储节点耦合到所述第2虚拟位线；在第2端口正规字线和对应所述第2端口正规字线配置在同一行的第1端口正规字线都被选择时，通过所述规定数目的虚拟单元的第1端口存取晶体管，将所述存储节点与第2子虚拟位线耦合的电路；所述第2子虚拟位线被共用地配置在所述多个第2虚拟单元中。
14.如权利要求11所述的半导体存储器件，其中，所述各个第1虚拟单元选择电路包括与对应的规定数目的第1虚拟单元共用地耦合的第1和第2虚拟字线；响应选择对应的第1端口正规字线的任何一个第1端口正规字线，将所述第1虚拟字线驱动到选择状态的第1电路；以及响应选择配置于同一行的第1和第2端口正规字线，将所述第2虚拟字线驱动到选择状态的第2电路；各所述第1虚拟单元包括第1存取晶体管，在选择所述第1虚拟字线时，将存储节点与所述第1虚拟位线进行耦合；以及第2存取晶体管，在选择所述第2虚拟位线时，将所述存储节点与子虚拟位线进行耦合；所述子虚拟位线与所述多个第1虚拟单元共用地耦合。
15.如权利要求11所述的半导体存储器件，其中，各个所述第2虚拟单元选择电路包括与对应的规定数目的第2虚拟单元共用地耦合的第1和第2虚拟字线；响应选择对应的第2端口正规字线的任何一个第2端口正规字线，将所述第1虚拟字线驱动到选择状态的第1电路；以及响应选择配置于同一行的第1和第2端口正规字线，将所述第2虚拟字线驱动到选择状态的第2电路；各所述第2虚拟单元包括第1存取晶体管，在选择所述第1虚拟字线时，将存储节点与所述第2虚拟位线进行耦合；以及第2存取晶体管，在选择所述第2虚拟位线时，将所述存储节点与子虚拟位线进行耦合；所述子虚拟位线与所述多个第2虚拟单元共用地耦合。
全文摘要
一种半导体存储器件。在每个规定数目的字线中，设置具有多个虚拟单元的虚拟电路(1a－1c)。在选择对应的字线时，使用包含于该虚拟电路中的多个虚拟单元来驱动与正规位线相同负载的虚拟位线(DBL)。通过虚拟读出放大器(DSA)检测该虚拟位线(DBL)的电位，生成读出起动信号(SE)。无论阵列结构如何，都可以正确地检测读出时序。
文档编号G11C29/02GK1492445SQ03143699
公开日2004年4月28日 申请日期2003年7月30日 优先权日2002年8月30日
发明者吉泽知晃, 新居浩二, 今冈进, 二 申请人:株式会社瑞萨科技