专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，具体的涉及电流读出型半导体存储器件，其中存储在存储单元中的数据通过使用流过参考单元的参考电流读出。
背景技术：
在动态半导体存储器件(DRAM)上遇到的挑战是在小于0.1μm的设计规则F中将单元尺寸减小到小于6F2。作为能够实现该挑战的DRAM，提出了在存储单元中包括FBC(浮体(floatingbody)晶体管单元)的DRAM(参看，例如，日本专利申请No.2001-245584、日本专利申请No.2001-328204和日本专利申请No.2001-220461)。这些文献的全部内容在这里引入作为参考。
日本专利申请No.2001-245584对应于美国专利申请公开No.2002/0051378，日本专利申请No.2001-328204对应于美国专利申请公开No.2002/0114191，日本专利申请No.2001-220461对应于美国专利申请公开No.09/964851。这些文献的全部内容在这里引入作为参考。
FBC包括具有形成在SOI(绝缘体上外延硅)等上的浮体(floating body)的MISFET(金属绝缘半导体场效应晶体管)，并且通过冲击电离将多数载流子注入到MISFET的浮体并通过正向偏置源极区或漏极区和浮体之间的PN结抽取多数载流子来改变浮体的电位，从而通过体效应(body effect)改变MISFET的阈值电压Vth，从而存储数据。
图13是具有由FBC存储单元MC构成的8K比特存储单元阵列MCA的半导体存储器件的局部配置图。如图13所示，具有由FBC构成的存储单元阵列MCA的半导体存储器件采用双端型读出放大器系统，其中读出放大器电路10布置在存储单元阵列MCA的两侧。在该存储单元阵列MCA中，位线选择电路12从八个位线BL中选择一个位线BL，并将其连接到读出放大器电路10，并且为两个读出放大器电路10提供一个参考电压产生电路14。
FBC是能够非破坏性读出的存储单元MC，单元电流从MISFET的漏极流到源极，并检测流过的单元电流Icell。此外，在一个存储单元阵列MCA中额外提供保持数据“0”的参考单元RC0和保持数据“1”的参考单元RC1。为一个参考电压产生电路14提供一对参考单元RC0和RC1。然后，通过将流过参考单元RC0的电流I0与流过参考单元RC1的电流I1的和I0+I1作为参考电流与两倍的单元电流2×Icell相比较，检测存储单元MC的门限是处于高状态还是低状态，从而读出存储在存储单元MC中的数据。这种FBC存储单元MC的电流读出方法在日本专利申请No.2002-76374中进行了介绍。日本专利申请No.2002-76374对应于美国专利申请No.10/102,981，其全部内容在这里引入作为参考。
参考单元RC0和参考单元RC1分别连接到在存储单元阵列MCA中央分开的两个参考位线RBL0和RBL1。此外，参考字线RWL0连接到每个参考单元RC0的栅极，参考字线RWL1连接到每个参考单元RC1的栅极。
没有普通存储(normal memory)单元MC布置在参考位线RBL0和RBL1与普通字线(normal word line)WL的交叉点处，没有存储单元MC布置在参考字线RWL0和RWL1与普通位线(normal bit line)BL的交叉点处。此外，在每个位线BL和参考位线RBL0和RBL1中提供一个栅极连接到每个补偿线(equalizingline)EQL的FBC，并且位线BL和参考位线RBL0和RBL1的电位设为0V(GND)。
在图13中所示的半导体存储器件中，由于存储单元形成位置引起的单元特性的变化和由温度引起的单元特性的变化可以作为共模噪声而被补偿。如图13所示，在存储单元MC位于8K位存储单元阵列MCA中的情况下，由形成位置引起的单元特性的变化可以忽略，由温度变化引起的单元特性的变化也可以忽略。这是因为要读出数据的存储单元MC和作为参考的两个参考单元RC0和RC1由相同结构的FBC形成，因此，如果在一个存储单元阵列MCA中，存储单元MC的决定单元特性的器件参数例如阈值Vth、迁移率、栅极氧化膜厚度、沟道长度和沟道宽度等发生变化，则认为这些变化也同样发生在存储单元MC和参考单元RC0和RC1上。
在这种情况下，从读出放大器电路10的特性的角度，除非这些变化超过某种程度，认为单元电流Icell和参考电流I0+I1之间的关系是几乎不变的。换句话说，单元特性的变化可以作为所谓的共模噪声而被补偿。
在这种情况下，重要的是下述假定是否成立由于工艺和温度引起的器件参数的前述变化对于要读出数据的存储单元MC和作为参考的两个参考单元RC0和RC1具有相同的趋势。但是，可以认为，如果这三个FBC的位置在物理上彼此非常接近，并且这些FBC的周围环境在一定程度上也是相同的，则这些假设在某种程度上是有效的。
但是，在比如上述的电流读出方法中，如果位线BL的长度增加或更多的读出放大器电路10共享参考电压产生电路14，则要读出数据的存储单元MC和参考单元RC0和RC1之间的相对距离变大，因此，存在共模噪声的补偿精度降低的可能性。
发明内容
为了实现上述和其它目的，根据本发明的一个方面，一种半导体存储器件包括沿第一方向提供的彼此平行的多个字线；沿与第一方向交叉的第二方向提供的彼此平行的多个位线；在字线和位线的交叉点提供的多个存储单元，每个存储单元包括一个MISFET，MISFET包括连接到位线中的一个的漏极区，连接到源线中的一个的源极区，连接到字线中的一个的栅极，以及源极区和漏极区之间的一个浮体，该浮体处于电浮动状态(electricalfloating state)，其中每个存储单元以阈值电压差的形式存储数据；沿第二方向提供多个参考位线；在字线和参考位线的交叉点提供多个参考单元，当从存储单元读出数据时，由与要读出数据的存储单元相同的字线激活2N个参考单元，以产生参考电流，其中N为自然数；以及根据所述参考电流和流过要读出数据的存储单元的单元电流从存储单元中读出数据的数据读出电路。
根据本发明的另一个方面，一种半导体存储器件包括沿第一方向提供的彼此平行的多个字线；沿与第一方向交叉的第二方向提供的彼此平行的多个位线；在字线和位线的交叉点提供的多个存储单元；沿第二方向提供多个参考位线；在字线和参考位线的交叉点提供多个参考单元，当从存储单元读出数据时，由与要读出数据的存储单元相同的字线激活2N个参考单元，以产生参考电流，其中N为自然数；以及根据所述参考电流和流过要读出数据的存储单元的单元电流从存储单元中读出数据的数据读出电路。
图1是根据第一实施例的半导体器件中的存储单元阵列及其外围的局部布置图；
图2是说明根据第一实施例的存储单元和参考单元的结构的示意剖面图；图3是说明根据第一实施例的存储单元和参考单元中栅极、源极和漏极的连接关系的电路图；图4是利用栅极电压和浮体电位之间的关系说明存储单元的阈值变化的曲线图；图5示出了根据第一实施例的读出放大器电路结构的电路图；图6示出了根据第一实施例的位线选择电路结构的电路图；图7示出了根据第一实施例的参考电压产生电路结构的电路图；图8示出了根据第一实施例的读出放大器电路的第一读出放大器和参考电压产生电路的第二读出放大器的等效电路图；图9是根据第二实施例的半导体器件中的存储单元阵列及其外围的布置图；图10是根据第三实施例的半导体器件中的存储单元阵列及其外围的布置图；图11示出了根据第三实施例的位线选择电路结构的电路图；图12示出了根据第三实施例的读出放大器电路的第一读出放大器和参考电压产生电路的第二读出放大器的等效电路图；以及图13是在相关的半导体存储器件中的存储单元阵列及其外围的布置图。
具体实施例方式在第一实施例中，为一个参考电压产生电路提供两个参考位线，并在各字线和各参考线的交叉点上设置参考单元。参考电压产生电路通过使用在与要读出数据的存储单元相同的字线中提供的两个参考单元产生参考电流，由此，要读出数据的存储单元与参考单元之间的距离限制在预定的范围内。下面将作更详细的介绍。
图1是根据第一实施例的半导体器件的局部布置图，图2是说明根据本实施例构成存储单元阵列的存储单元MC的结构的示意剖面图，图3示出了在每个存储单元MC中的连接关系的电路图。
如图2所示，根据本实施例的存储单元MC包括具有浮动沟道体(floating channel body)的MISFET。更具体的，在例如由硅形成的半导体衬底20上形成绝缘膜22。在本实施例中，例如，该绝缘膜22由二氧化硅膜形成。
在该绝缘膜22上形成p型半导体层24。即，在本实施例中的存储单元MC形成在SOI(绝缘体上硅)衬底上。在半导体层24中形成n型源极区26和n型漏极区28。所形成的这些源极区26和漏极区28足够深，到达绝缘膜22。在源极区26和漏极区28之间的半导体层24形成浮体30。在浮体30的沟道宽度方向形成将浮体30与其它存储单元绝缘的绝缘区(未示出)。该浮体30通过源极区26、漏极区28、绝缘膜22以及绝缘区与其它存储单元MC电绝缘，成为浮动状态(floating state)。在浮体30上形成栅极34，它们之间具有绝缘膜32。
如图3所示，每个存储单元MC设置在一个字线WL和一个位线BL的一个交叉点处，其源极区26通过公共源线连接到地，其漏极区28连接到该位线BL，其栅极34连接到该字线WL。更具体的，在位线BL方向排列的各存储单元MC的漏极区28共同连接到一个位线BL，在字线WL方向排列的各存储单元MC的栅极34共同连接到一个字线WL。
图2和图3所示的存储单元MC动态存储浮体30设为第一电位的第一数据状态和浮体30设为第二电位的第二数据状态。更具体的，通过施加高电平电压到字线WL和选中的位线BL，以允许选中的存储单元MC进行五极管操作(pentode operation)，从而在漏极结附近引起碰撞电离而产生多数载流子(在n沟道的情况中为空穴)并保留在浮体30中来写入第一数据状态。即，例如，数据“1”。通过施加高电平电压到字线WL以通过容性耦合提高浮体30的电位，将位线BL设为低电平电平，并使正向偏置电流流过选中的存储单元MC的浮体30和漏极区28之间的结，将多数载流子从浮体30发射到漏极区28来写入第二数据状态。即，例如，数据“0”。
不管存储单元MC保持的是数据“1”还是数据“0”，都通过MISFET栅极的阈值的差别显示出来。即，MISFET的阈值电压根据在浮体30中积累的多数载流子的数量而变化。在图4中用曲线图示出了浮体电位VB和保持数据“1”的存储单元MC的栅极电压VG之间的关系以及浮体电位VB和保持数据“0”的存储单元MC的栅极电压VG之间的关系。
如图4所示，由于浮体电位VB体偏置(body bias)的结果，保持数据“1”的存储单元MC的阈值电压Vth1低于保持数据“0”的存储单元MC的阈值电压Vth0。可以通过检测由于阈值电压的差引起的单元电流的差来确定从存储单元MC读出的数据。
如图1所示，在本实施例中，8K位存储单元阵列MCA包括存储单元MC。更具体的，沿列方向彼此平行地提供256个字线WL，并沿与列方向交叉的行方向提供彼此平行的32个位线BL。特别地，在本实施例中，字线WL和位线BL直角交叉。
此外，在本实施例中，沿位线方向提供平行的四个参考位线RBL0和RBL1。特别地，在本实施例中，在存储单元阵列MCA的中央部分提供参考位线RBL0和RBL1。因此，在图1中的参考位线RBL0和RBL1的上侧提供16个位线BL，在图1中的参考位线RBL0和RBL1的下侧同样提供16个位线BL。换句话说，相对于参考位线RBL0和RBL1，在字线方向的一侧提供的位线BL的数量与在字线方向的另一侧提供的位线BL的数量相等。此外，在本实施例中，不同于在图13中所示的现有存储单元阵列MCA，参考位线RBL0和RBL1没有在中央分为两部分，普通位线BL也是这样，它们每个都由穿过整个存储单元阵列MCA的一根线形成。
在两个参考位线RBL0与相应字线WL的交叉点处，这两个参考位线RBL0具有保持“0”数据的参考单元RC0。即，256个参考单元RC0连接到一个参考位线RBL0。此外，在两个参考位线RBL1与相应字线WL的交叉点处，这两个参考位线RBL1具有保持“1”数据的参考单元RC1。即，256个参考单元RC1连接到一个参考位线RBL1。这些参考单元RC0和RC1的结构与存储单元MC的相同。此外，栅极、源极和漏极的连接关系与图3所示的存储单元MC的相同。
此外，在位线方向的存储单元阵列MCA的两端，分别沿字线WL提供一个补偿线EQL。在补偿线EQL和位线BL的交叉点以及补偿线EQL和参考位线RBL0和RBL1的交叉点提供与存储单元MC具有相同的结构和相同连接关系的MISFET，并且它们的栅极连接到补偿线EQL。在从存储单元MC读出数据之前，通过补偿线EQL将位线BL设为地(0V)。
在这样配置的存储单元阵列MCA的位线方向的两侧设置读出放大器电路40。即，根据本实施例的存储单元阵列MCA采用双端型读出放大器系统。因此，也在存储单元阵列MCA的位线方向的两侧设置位线选择电路42。
位线BL交替连接到两侧的位线选择电路42，参考位线RBL0和RBL1也交替连接到位线选择电路。通过该位线选择电路42，选择在图1中的参考位线RBL0和RBL1的上侧的八个位线BL中的一个并连接到图1的上侧的读出放大器电路40，选择在图1中的参考位线RBL0和RBL1的下侧的八个位线BL中的一个并连接到图1的下侧的读出放大器电路40。
为一侧的两个读出放大器电路40提供一个参考电压产生电路44。当从存储单元MC中读数据时，一个参考位线RBL0和一个参考位线RBL1都连接到该参考电压产生电路44。根据本实施例的数据读出电路包括这些参考电压产生电路44和读出放大器电路40。
在这样配置的半导体存储器件中，对于一个存储单元MC进行数据读出的顺序大致如下。首先，选择一个字线WL并设为预定的高电平电压VDD。与此同时，通过位线选择电路42选择一个位线BL，并连接到读出放大器电路40。此外，一个参考位线RBL0和一个参考位线RBL1通过位线选择电路42连接到参考电压产生电路44。
然后，一个单元电流Icell通过选中的位线BL被发送到要从中读出数据的存储单元MC。读出放大器电路40获取流过该存储单元MC的Icell。流过该存储单元MC的单元电流Icell的数量根据存储单元MC保持的数据是“0”还是“1”而不同。
同样，该单元电流还从参考电压产生电路44发送到参考位线RBL0和参考位线RBL1。关于参考单元RC0和RC1，因为连接与要读出数据的存储单元MC相同的字线的参考单元RC0和参考单元RC1被激活，电流I0流过参考单元RC0，电流I1流过参考单元RC1。然后，参考电压产生电路44获得作为所述电流的和的参考电流I0+I1。
参考电压产生电路44根据该参考电流I0+I1产生参考电压VREF，并将其提供给读出放大器电路40。该读出放大器电路40根据单元电流Icell和参考电压VREF产生数据电压VSN，并比较该读出电压VSN和参考电压VREF，从而读出保持在存储单元MC中的数据。
接下来，详细说明读出放大器电路40、位线选择电路42和参考电压产生电路44的电路结构。图5示出了根据本实施例的读出放大器电路40的电路结构图，图6示出了根据本实施例的位线选择电路42的电路结构图，图7示出了根据本实施例的参考电压产生电路44的电路结构图。
如图6所示，八个位线BL0到BL7和两个参考位线RBL0和RBL1连接到位线选择电路42。顺便提及，如果图6与图1相对应，则另外八个位线BL8到BL15连接到图6中的两个参考位线RBL0和RBL1的下侧，并与图6的上侧具有相同的结构，但是在图6中省略了这些。
这八个位线BL0到BL7分别连接到选择晶体管STR0到STR7的输入端侧，这些选择晶体管STR0到STR7的输出端侧一起连接到一个选择位线SBL。位线选择信号线BS0到BS7分别连接到选择晶体管STR0到STR7的控制端。当选中一个位线时，这些位线选择信号线BS0到BS7中的任何一个被激活，并变高，以允许一个位线BL连接到该选择位线SBL。
参考位线RBL0和RBL1分别连接到选择晶体管STR8和STR9的输入端侧，这些选择晶体管STR8和STR9的输出端侧一起连接到一个选择参考位线SRBL。参考位线选择信号线RBS0到RBS1分别连接到选择晶体管STR8到STR9的控制端。当从存储单元MC中读出数据时，参考位线选择信号线RBS0到RBS1都被激活，并变高，从而选择晶体管STR8和STR9均导通。因此，参考位线RBL0和参考位线RBL1短路。但是，当数据写入到参考单元RC0和RC1时，例如，当刷新参考单元RC0和RC1时，参考位线选择信号线RBS0或RBS1中的一个被激活，并变高。即，当数据“0”写入到参考单元RC0时，选择晶体管STR8导通，当数据“1”写入到参考单元RC1时，选择晶体管STR9导通。
如图5所示，读出放大器电路40包括第一读出放大器SA1。配置该第一读出放大器SA1，包括p型MISFET TR10到TR12和n型MISFET TR13。MISFET TR10的输入端连接到高电平电压端VINT，输出端连接到MISFET TR11和MISFET TR12的输入端。MISFET TR11和TR12的控制端互相连接以构成电流反射镜电路。在该电流反射镜电路中，MISFET TR11和MISFET TR12的反射系数为1∶2。即，要流过MISFET TR12的电流是流过MISFET TR11的电流的两倍。此外，MISFET TR11的控制端和输出端通过提供在位线电位限制电路BPL中的n型MISFET连接到选择位线SBL。
MISFET TR12的输出端连接到MISFET TR13的输入端，MISFET TR13的输出端连接到地。在MISFET TR12和MISFETTR13之间的节点是读出节点(sense node)SN。
在读出程序中，从存储单元MC中读出数据时，信号SAON变低，MISFET TR10导通。结果，电流从高电平电压端VINT通过MISFET TR11和MISFET TR20流到选择位线SBL。该电流为单元电流Icell。根据由选中的存储单元MC保持的数据的不同，流到选择位线SBL的单元电流Icell的大小也不同。这里，当选中的存储单元MC保持的是数据“0”时，流过的单元电流用I0表示，当选中的存储单元MC保持的是数据“1”时，流过的单元电流用I1表示。
位线电位限制电路BPL是用来限制位线BL的电位上升的电路。即，具有上述MISFET TR20和运算放大器OP1的位线电位限制电路BPL构成负反馈控制电路。一个电压VBLR输入到运算放大器OP1的非倒相输入端。在本实施例中，该电压VBLR为200mV。运算放大器OP1的倒相输入端连接到选择位线SBL。运算放大器OP1的输出端连接到MISFET TR20的控制端。因此，当选择位线SBL的电位超过电压VBLR时，即，当位线BL的电位超过电压VBLR时，运算放大器OP1的输出变低，n型MISFET TR20关断。由此，可以避免位线BL的电压等于或大于电压VBLR。
如上所述避免位线BL电位上升的原因如下。在写入数据时，高电平电压(例如，电源电压VDD)加到字线WL，并且高电平电压(例如，电源电压VDD)还加到位线BL，由此，存储单元MC进行五极管操作。假设在读取数据时电源电压VDD也施加到字线WL，有可能位线BL的电位上升到电源电压VDD，除非足够的单元电流流过存储单元MC。如果位线BL的电位上升到电源电压VDD，则在读出操作中会产生与写入方式中相同的条件。因此，在本实施例中，电压VBLR设为低于电源电压VDD的值。例如，电源电压VDD设为1V到1.5V，电压VBLR＝200mV。这种设置消除了在读取数据时存储单元MC进行五极管操作的可能性，从而使不满足五极管操作条件成为可能。
如图7所示，在参考电压产生电路44中提供用于限制选择参考位线SRBL的电位上升的选择参考位线电位限制电路RBPL。提供选择参考位线电位限制电路RBPL的原因与上述相同。该选择参考位线电位限制电路RBPL包括运算放大器OP2和n型MISFET TR40，它们之间的连接关系与前述的位线电位限制电路BPL的相同。
此外，参考电压产生电路44包括第二读出放大器SA2。配置该第一读出放大器SA2，包括p型MISFET TR30到TR32和n型MISFET TR33，它们之间的连接关系与前述的读出放大器SA1的相同。但是，由MISFET TR31和MISFET TR32构成的电流反射镜电路的反射系数为1∶1。即，要流过MISFET TR32的电流等于流过MISFET TR31的电流。MISFET TR32和MISFET TR33之间的部分构成了参考节点RSN，并且MISFET TR33的控制端连接到参考节点RSN。
此外，从图7和图5可以看出，参考节点RSN连接到第一读出放大器SA1的MISFET TR13的控制端。因此，一个电流反射镜电路包括MISFET TR33和MISFET TR13。该电流反射镜电路的反射系数为1∶1。
如图7所示，在读出程序中，信号SAON变低，MISFET TR30导通。因此，电流从高电平电压端VINT通过MISFET TR31和MISFET TR40流到选择参考位线SRBL。该电流为参考电流。该参考电流为流过保持数据“0”的参考单元RC0的电流I0和流过保持数据“1”的参考单元RC1的电流I1的和。
图8示出了数据读出程序中第一读出放大器SA1和第二读出放大器SA2的等效电路图。在MISFET旁边的圆括号中的数字值表示电流反射镜电路的反射系数。
如在图8和图5中所看到的，流过从中读出数据的存储单元MC的单元电流Icell(I0或I1)被由MISFET TR11和MISFETTR12构成的电流反射镜电路加倍，电流2×Icell试图流过MISFETTR12。
另一方面，参考电流I0+I1被由MISFET TR31和MISFETTR32构成的电流反射镜电路乘一。这时，参考节点RSN处的电压为参考电压VREF。此外，参考电流I0+I1被由MISFET TR33和MISFET TR13构成的电流反射镜电路乘一。由于试图流过MISFETTR13的参考电流I0+I1和试图流过MISFET TR12的加倍的单元电流2×Icell的冲突，读出节点SN的电压(数据电压)被固定。
更具体的， 当2×Icell小于参考电流I0+I1时，试图打开MISFET TR13并通过电流I0+I1的力大于试图打开MISFET TR12并通过电流2×Icell的力。因此，读出节点SN的数据电压小于参考电压VREF，为VREF-α。
另一方面，当2×Icell大于参考电流I0+I1时，试图打开MISFET TR12并通过电流2×Icell的力大于试图打开MISFET TR13并通过电流I0+I1的力。因此，读出节点SN的数据电压大于参考电压VREF，为VREF+α。
由以上可以看出，读出节点SN的电压和参考节点RSN的电压差的极性根据数据而不同。该电压差由图5中所示的第三读出放大器SA3检测。在本实施例中，第三读出放大器SA3包括一个运算放大器并根据读出节点SN的电位高于或低于参考节点RSN的电位输出低电平或高电平读输出OUT。该读输出OUT由锁存电路LT锁存。
由锁存电路LT锁存的读输出OUT根据其高或低使n型MISFET TR50或n型MISFET TR51导通。一个读列选择信号RCSL输入到n型MISFET TR52和n型MISFET TR53的控制端，并且在具有选中的存储单元MC的读出放大器电路40中为高，由此MISFET TR52和TR53导通。此外，在读出程序中，数据读出线Q和QB预充电到高电平。因此，根据读输出OUT为高或低，数据读出线Q或数据读出线BQ变低。由此，能够将读出的数据输出到外部。
在刷新程序中，写回(write-back)信号WB变高，n型MISFET TR60导通。因此，由锁存电路LT锁存的读输出OUT输出到选择参考位线SBL，数据重新写入到选中的存储单元MC中。
当数据写入到存储单元MC中时，写列选择信号WCSL变高，n型MISFET TR70导通。然后，数据写入线D根据要写入的数据设为高或低，并输出到选择位线SBL。例如，在本实施例中，当写入数据“1”时，数据写入线D变高，作为多数载流子的空穴积累在由被驱动为高的字线WL选中的存储单元MC的浮体中。另一方面，当写入数据“0”时，数据写入线D变低，积累的空穴从由被驱动为高的字线WL选中的存储单元MC的浮体中抽出。由此，数据可以写入到选中的存储单元MC中。
如上所述，根据本实施例的半导体存储器件，如图1所示，要从中读出数据的存储单元MC和在读出程序中所用的参考单元RC0和RC1之间的距离可以限制在预定的范围内。即，在图1的例子中，要从中读出数据的存储单元MC和要用的参考单元RC0和RC1之间的距离可以限制在最大对应于18个存储单元MC的距离。因此，可以使由于制造工艺引起的单元特性的变化以及由于工作温度条件引起的单元特性的变化具有相同的趋势。这使得可以把这些变化作为共模噪声来精确补偿。
此外，当注意力集中在一个存储单元阵列MCA时，在图13中的存储单元阵列MCA中，在读出程序中除了激活一个普通字线WL以外还需要激活四个参考字线RWL0和RWL1，但是在图1中的存储单元阵列MCA中，只需要激活一个普通字线。因此，在读出程序中可以实现功耗的降低。
虽然在上述第一实施例中两个读出放大器电路40共享一个参考电压产生电路44，但是不一定必须要求共享。在第二实施例中，一个参考电压产生电路44由一个读出放大器电路40使用。
图9是根据第二实施例的半导体器件中的局部布置图。如图9所示，在第二实施例中，为一个读出放大器电路40提供一个参考电压产生电路44。在图9所示的例子中，构成4K位存储单元阵列MCA。其它部分与上述第一实施例中的相同。
从上面可以看到，一个参考电压产生电路44可以由X(X为自然数)个读出放大器电路40使用。
在前述实施例中，为一个字线WL提供四个参考单元RC0和RC1。即，一个参考电压产生电路44设计为通过使用一个保持数据“0”的参考单元RC0和一个保持数据“1”的参考单元RC1得到参考电流I0+I1。但是，为一个参考电压产生电路44提供的参考单元的数量不限于两个，可以是2N(N为自然数)。在这种情况下，一个参考电压产生电路44所需的参考位线RBL0和RBL1的总数为2N。
因此，第三实施例设计为一个参考电压产生电路44提供四个参考单元RC0和RC1，两个参考单元RC0保持数据“0”，两个参考单元RC1保持数据“1”。
图10是这种半导体器件的局部布置图。如图10所示，本实施例的存储单元阵列MCA具有八个在中心部分沿位线BL的参考位线RBL0和RBL1。在本实施例中，四个参考位线RBL0布置在字线方向的上侧，四个参考位线RBL1布置在字线方向的下侧。此外，参考位线RBL0和RBL1交替连接到图10左侧的位线选择电路42以及右侧的位线选择电路42。
在字线WL和参考位线RBL0的交叉点处分别提供保持数据“0”的参考单元RC0。在字线WL和参考位线RBL1的交叉点处分别提供保持数据“1”的参考单元RC1。
与上述第一实施例的图3类似，在本实施例中，每个参考单元RC0和RC1以及存储单元MC中的栅极也连接到字线WL，源极通过公共源线连接到地，漏极连接到位线BL。
图11示出了根据本实施例的位线选择电路结构的电路图。如图11所示，两个参考位线RBL0和两个参考位线RBL1连接到位线选择电路42。在这四个参考位线RBL0和RBL1中提供选择晶体管STR8到STR11。参考位线选择信号线RBS0到RBS3分别连接到这些选择晶体管STR8到STR11的控制端。
当从存储单元MC中读出数据时，所有参考位线选择信号线RBS0到RBS3都被激活，并变高，从而所有选择晶体管STR8到STR11导通。因此，两个参考位线RBL0和两个参考位线RBL1短路，并连接到选择参考位线SRBL。但是，当数据写入到参考单元RC0和RC1时，例如，当刷新参考单元RC0和RC1时，参考位线选择信号线RBS0到RBS3中的任意两个被激活，并变高，从而选择晶体管STR8到STR11中的任意两个导通，并且这两个以外的其它选择晶体管关断。
除了这些方面以外，根据本实施例的半导体存储器件与上述第一实施例中的半导体存储器件具有相同的结构。
图12示出了本实施例中的第一读出放大器SA1和第二读出放大器SA2的等效电路图，对应于前述图8。在图12中，不同于图8，从输入端到输出端流过MISFET TR31的参考电流为2×(I0+I1)。这是因为由字线WL选中的两个参考单元RC0和两个参考单元RC1连接到MISFET TR31的输出端。
与上面相对应，由MISFET TR11和MISFET TR12构成的电流反射镜电路的反射系数变为1∶4。结果，4×I0或4×I1的电流试图从MISFET TR12的输入端流到输出端。根据试图流过MISFETTR12的电流为4×I0或4×I1，读出节点SN的电压变为VREF-α或VREF+α。
通过以上介绍发现，当参考单元的数量为2N时，参考电流被由MISFET TR31和MISFET TR32构成的电流反射镜电路乘以P，读出单元电流被由MISFET TR11和MISFET TR12构成的电流反射镜电路乘以Q，要求这种设置满足P/Q＝1/(2N)的关系，其中P和Q分别为任意给定的正数。
因此，例如，在第一实施例中图8的例子中，也可以通过由MISFET TR31和MISFET TR32构成的电流反射镜电路将参考电流I0+I1乘以1/2，通过由MISFET TR11和MISFET TR12构成的电流反射镜电路将读出单元电流乘以一，并比较它们。
应当注意，本发明并不限于上述实施例，可以对其进行各种修改。例如，本发明并不限于用FBC作为存储单元形成的半导体存储器件，而可以应用于任何电流读出型半导体存储器件，其中存储在存储单元中的数据根据流过参考单元的参考电流和流过要从中读出数据的存储单元的单元电流来读出。
权利要求
1.一种半导体存储器件，包括沿第一方向提供的彼此平行的多个字线；沿与第一方向交叉的第二方向提供的彼此平行的多个位线；在字线和位线的交叉点提供的多个存储单元，每个存储单元包括一个MISFET，该MISFET包括连接到位线中的一个的漏极区，连接到源线中的一个的源极区，连接到字线中的一个的栅极，以及源极区和漏极区之间的一个浮体，该浮体处于电浮动状态，其中每个存储单元以阈值电压差的形式存储数据；沿第二方向提供多个参考位线；在字线和参考位线的交叉点提供多个参考单元，当从存储单元读出数据时，由与要从中读出数据的存储单元相同的字线激活2N个参考单元，以产生参考电流，其中N为自然数；以及根据参考电流和流过要从中读出数据的存储单元的单元电流从存储单元中读出数据的数据读出电路。
2.根据权利要求1的半导体存储器件，其中所述参考单元的结构与所述存储单元的结构相同。
3.根据权利要求1的半导体存储器件，其中，相对于参考位线，在第一方向的上侧提供的位线的数量与在第一方向的另一侧提供的位线的数量相同。
4.根据权利要求1的半导体存储器件，其中，在由一个字线激活的2N个参考单元中，N个参考单元用来存储数据“0”，剩下的N个参考单元用来存储数据“1”。
5.根据权利要求1的半导体存储器件，还包括根据被激活的2N个参考单元产生的参考电流产生参考电压的参考电压产生电路；以及根据参考电压和单元电流产生数据电压，以便通过比较数据电压和参考电压而从存储单元中读出数据的读出放大器电路。
6.根据权利要求5的半导体存储器件，其中为一个参考电压产生电路提供2N个参考位线。
7.根据权利要求5的半导体存储器件，其中为一个参考电压产生电路提供一个读出放大器电路。
8.根据权利要求5的半导体存储器件，其中为一个参考电压产生电路提供多个读出放大器电路。
9.根据权利要求6的半导体存储器件，其中为一个参考电压产生电路提供一个读出放大器电路。
10.根据权利要求6的半导体存储器件，其中为一个参考电压产生电路提供多个读出放大器电路。
11.根据权利要求5的半导体存储器件，其中参考单元的结构与存储单元的结构相同。
12.根据权利要求11的半导体存储器件，其中，在由一个字线激活的2N个参考单元中，N个参考单元用来存储数据“0”，剩下的N个参考单元用来存储数据“1”。
13.根据权利要求12的半导体存储器件，其中所述数据检测电路将所述参考电流乘以P，将所述单元电流乘以Q，并比较乘以P的参考电流和乘以Q的单元电流，以便从存储单元中读出数据，其中P和Q为任意给定的正数。
14.根据权利要求13的半导体存储器件，其中P/Q为1/2N。
15.根据权利要求1的半导体存储器件，其中MISFET的阈值电压根据在浮体中积累的多数载流子的数量改变。
16.一种半导体存储器件，包括沿第一方向提供的彼此平行的多个字线；沿与第一方向交叉的第二方向提供的彼此平行的多个位线；在字线和位线的交叉点提供的多个存储单元；沿第二方向提供的多个参考位线；在字线和参考位线的交叉点提供多个参考单元，当从存储单元读出数据时，由与要从中读出数据的存储单元相同的字线激活2N个参考单元，以产生参考电流，其中N为自然数；以及根据参考电流和流过要从中读出数据的存储单元的单元电流从存储单元中读出数据的数据读出电路。
全文摘要
一种半导体存储器件，包括沿第一方向提供的字线，沿与第一方向交叉的第二方向提供的位线和在字线和位线的交叉点提供的存储单元，每个存储单元包括一个MISFET，其中每个存储单元以阈值电压差的形式存储数据，沿第二方向提供参考位线，在字线和参考位线的交叉点提供参考单元，由与要从中读出数据的存储单元相同的字线激活2N(其中N为自然数)个参考单元，以产生参考电流，数据读出电路根据参考电流和流过要从中读出数据的存储单元的单元电流从存储单元中读出数据。
文档编号G11C16/06GK1469482SQ03149420
公开日2004年1月21日 申请日期2003年6月18日 优先权日2002年6月18日
发明者大泽隆 申请人:株式会社东芝