专利名称：降低存储单元数据误读出率的非易失半导体存储装置的制作方法
技术领域：
本发明涉及降低存储单元的数据误读出率的非易失性半导体存储装置。
背景技术：
在根据存储数据电平，以阈值电压变化的晶体管作为存储单元的非易失性半导体存储装置的读出电路中，应用了所谓放电型读出电路和电流检出型电路。
举一个例子，放电型读出电路中，在读出存储单元的内容时，几乎不流过电流的存储单元的内容的读出时称为L(低)电平读出时。另一方面，可流过比晶体管的饱和区的电流多的存储单元的内容的读出时称为H(高)电平读出时，该晶体管是与判定H、L电平的结点连接的、作为电流源动作的晶体管(以下称为电流源晶体管)。结果，放电型读出电路可以判定存储单元的H、L电平。
但是，传统的放电型读出电路中使用的电流源晶体管未必考虑了其动作范围的适当性，因而具有数据误读出的危险性。具体地说，在L电平读出时，传统的放电型读出电路由于数据线上有噪声，或发生充电分配，可能导致判定H、L电平的结点的电压下降，电流源晶体管提供的电流比电流源晶体管的饱和电流要小。此时，电流源晶体管在线性区工作，因而有数据误读出的危险性。
图11是传统的放电型读出电路的结构图。如图11所示，传统的放电型读出电路，即非易失性半导体存储装置106包括含有多个存储单元(未图示)的存储单元阵列1；数据读出时，响应时钟信号CNT，电气连接结点N3和结点N4的N沟道MOS晶体管NM1；设置于电源电压Vcc和N沟道MOS晶体管NM1之间、起电流源晶体管作用的P沟道MOS晶体管Tr15；以P沟道MOS晶体管Tr15和N沟道MOS晶体管NM1的连接结点作为输入，使输入的信号的电压电平反相后输出的反相电路3。
存储单元阵列1包括用于从多个存储单元中选择一个存储单元的字线、位线、字线解码器和位线解码器(未图示)。以P沟道MOS晶体管Tr15的阈值电压设为0.6V，反相电路3的阈值电压设为1.5V为例进行说明。
N沟道MOS晶体管NM1经由结点N4与存储单元阵列1连接。提供持续电流的P沟道MOS晶体管Tr15的栅极通常与接地电压GND连接。
为了不易受噪声的影响，结点N3设计得足够短。而结点N4连接在N沟道MOS晶体管NM1和存储单元阵列1之间，因而通常要比结点N3长很多。结点N3和结点N4中分别有寄生电容C2和C1，有C1大于C2的关系。另外，电源电压Vcc为3V。
图12是当表示P沟道MOS晶体管Tr15的电流流过难易程度的k值为1.2μA/V2时，表示P沟道MOS晶体管Tr15的特性的特性曲线T1a。纵轴表示P沟道MOS晶体管Tr15流过的电流值。横轴表示结点N3的电压。
从图12的特性曲线T1a可知P沟道MOS晶体管Tr15在饱和区流过的电流值(饱和电流)是7.2μA。另外，在特性曲线T1a上，P沟道MOS晶体管Tr15以比0.6V小的电压在饱和区工作，以比0.6V大的电压在线性区工作。
下面通过图11和图12说明H、L电平读出时的非易失性半导体存储装置106的动作。未读出数据时，结点N3的电压为3V。
H电平读出时，以从存储单元阵列内的多个存储单元中选择的存储单元(以下称为选择单元)最大通过10μA的电流为例进行说明。输出OUT的H、L电平的判定为如果结点N3的电压比反相电路3的阈值电压小，则为H电平；如果结点N3的电压比反相电路3的阈值电压大，则为L电平。
数据读出时，P沟道MOS晶体管Tr15的饱和电流为7.2μA，因此从晶体管Tr15流过选择存储单元的电流量多。因而，判定H、L电平的结点3的电压下降到几乎为0。
从而，结点N3的电压变得比反相电路的阈值电压1.5V小，输出OUT变为H电平。
假设结点N4有噪声，或在结点N3和结点N4之间发生充电分配，即使结点N3的电压比反相电路3的阈值电压1.5V低，输出OUT仍为H电平，因此不会发生误读出。
L电平读出时，选择存储单元几乎不通过电流。以选择存储单元的泄漏电流值是0.1μA为例进行说明。
数据读出时，选择存储单元只流过0.1μA电流，因此，判定H、L电平的结点N3的电压几乎不下降，为大约3V。
此时，假设结点N4有噪声，或结点N3和结点N4之间发生了充电分配。结果，结点N3的电压下降，P沟道MOS晶体管Tr15瞬间流过了6μA和7.2μA之间的电流，该电流使P沟道MOS晶体管Tr15在线性区工作。发生这种现象后，结点N3的电压变得比反相电路3的阈值电压1.5V小，因而尽管应该读出L电平数据，但是输出OUT变为H电平，发生数据的误读出。
如上所述，传统的非易失性半导体存储装置中，由于未特别考虑到电流源晶体管的适当的栅极电压电平，结果，判定H、L电平的结点电压在阈值电压以下范围内时，该电流源三极管具有在线性区工作的倾向。因此，在L电平读出时，由于充电分配或对数据线的噪声等导致通过的电流比电流源晶体管的饱和电流小时，判定电压的结点的电压变成在阈值电压以下。这种现象使传统的非易失性半导体存储装置进行存储单元的数据的误读出的可能性增高。
发明内容
本发明的目的在于提供在L电平读出时，即使受对数据线的噪声、充电分配等的影响，导致电流源晶体管提供饱和电流以下的电流，也不会发生数据的误读出的非易失性半导体存储装置。
本发明包括多个存储单元、数据线、读出放大电路和第1电压设定电路。数据线在数据读出时，与从多个存储单元中选择的一个单元电气连接。读出放大电路在数据读出时检测数据线的电流。读出放大电路包括在数据读出时向数据线提供电流的第1电流源。第1电流源包括数据读出时与数据线连接的第1内部结点、电气连接到第1内部结点和电源电压之间的第1晶体管。读出放大电路还包括在数据读出时，比较第1内部结点的电压和第1阈值电压的第1转换电路。第1电压设定电路设定第1晶体管的栅极电压，以使第1内部结点的电压在第1阈值电压以下的范围时，第1晶体管在饱和区工作。
从而，本发明主要的优点在于形成这样的结构，通过判别H、L电平的内部结点的电压在阈值电压以下的范围时，作为读出放大电路的电流源动作的晶体管在饱和区工作，可实现可以降低存储单元的数据的误读出率的非易失性半导体存储装置。
图1是本发明的实施例1的非易失性半导体存储装置的结构图。
图2是表示本发明的非易失性半导体存储装置中使用的P沟道MOS晶体管Tr1的特性的图。
图3是表示本发明的非易失性半导体存储装置中使用的N沟道MOS晶体管Tr4和P沟道MOS晶体管Tr5的特性的图。
图4是表示本发明的非易失性半导体存储装置中使用的P沟道MOS晶体管Tr2和N沟道MOS晶体管Tr3的特性的图。
图5是本发明的实施例2的非易失性半导体存储装置的结构图。
图6是本发明的实施例3的非易失性半导体存储装置的结构图。
图7是本发明的实施例4的非易失性半导体存储装置的结构图。
图8是本发明的实施例5的非易失性半导体存储装置的结构图。
图9是表示本发明的非易失性半导体存储装置中使用的N沟道MOS晶体管Tr6和P沟道MOS晶体管Tr8的特性的图。
图10是本发明的实施例6的非易失性半导体存储装置的结构图。
图11是传统的非易失性半导体存储装置的结构图。
图12是表示传统的非易失性半导体存储装置中使用的P沟道MOS晶体管Tr15的特性的图。
具体实施例方式
下面，参照图面对本发明的实施例进行说明。图中相同符号表示相同或相当的部分。
实施例1参照图1，本发明实施例1的非易失性半导体存储装置100包括含有多个存储单元的存储单元阵列1、读出放大电路10和电压设定电路20。
存储单元阵列1包括P沟道MOS晶体管ATr0、ATr1；P沟道MOS晶体管YTr0、YTr1～YTr16；非易失性存储单元FM0、FM1～FM16；字线WL0；位线BL0、BL1～BL16。该存储单元阵列1内的构成仅仅是一个例子，实际的结构往往由更多的P沟道MOS晶体管、非易失性存储单元、字线和位线构成。
P沟道MOS晶体管ATr0和ATr1的源极与结点N4连接。P沟道MOS晶体管ATr0的漏极分别与P沟道MOS晶体管YTr0、YTr1～YTr15的源极连接。P沟道MOS晶体管YTr0、YTr1～YTr16的漏极分别与位线BL0、BL1～BL16连接。位线BL0、BL1～BL16分别与非易失性存储单元FM0、FM1～FM16的漏极连接。字线WL0分别与非易失性存储单元FM0、FM1～FM16的控制栅极连接。P沟道MOS晶体管ATr1的漏极与P沟道MOS晶体管YTr16的源极连接。
P沟道MOS晶体管ATr0和P沟道MOS晶体管YTr0、YTr1～YTr15具有以下功能响应时钟选择信号AD0、位线选择信号YS0～YS15和字线选择信号WS0，选择与BL0、BL1～BL15中希望的位线连接的希望的非易失性存储单元。
读出放大电路10包括数据读出时，响应时钟信号CNT，将结点N3和结点N4电气连接的N沟道MOS晶体管NM1；设置于电源电压Vcc和N沟道MOS晶体管NM1之间，起电流源晶体管作用的P沟道MOS晶体管Tr1；以P沟道MOS晶体管Tr1和N沟道MOS晶体管NM1的连接结点作为输入，将输入的电压电平反相后输出的反相电路3。以设定P沟道MOS晶体管Tr1的阈值电压为0.6V，反相电路3的阈值为1.5V为例进行说明。
N沟道MOS晶体管NM1经由结点N4与存储单元阵列1连接。结点N4相当于数据读出时与多个存储单元中的一个电气连接的数据线。
电压设定电路20包括在电源电压Vcc和接地电压GND之间串联连接的P沟道MOS晶体管Tr2和N沟道MOS晶体管Tr3；在电源电压Vcc和接地电压GND之间串联连接的P沟道MOS晶体管Tr5和N沟道MOS晶体管Tr4。另外电压设定电路20将P沟道MOS晶体管Tr1的栅极电压设定为希望的值。
P沟道MOS晶体管Tr2的栅极与接地电压GND连接。P沟道MOS晶体管Tr3的栅极和N沟道MOS晶体管Tr4的栅极与P沟道MOS晶体管Tr2和N沟道MOS晶体管Tr3的连接结点N1连接。P沟道MOS晶体管Tr5的栅极与P沟道MOS晶体管Tr5和N沟道MOS晶体管Tr4的连接结点N2以及P沟道MOS晶体管Tr1的栅极连接。
为了不易受噪声的影响，结点N2和N3设计为足够短。而结点N4与存储单元阵列1连接，因此通常比结点N2、3长很多。结点N3和结点N4中分别有寄生电容C2和C1，有C1大于C2的关系。另外，电源电压Vcc为3V。
下面，说明确定P沟道MOS晶体管Tr1及电压设定电路20内的晶体管的特性的设计方法，以使与起电流源作用的P沟道MOS晶体管Tr1连接的、判定H、L电平的结点N3的电压在反相电路3的阈值电压以下范围时，P沟道MOS晶体管Tr1在饱和区工作。
以将P沟道MOS晶体管Tr1、Tr2、Tr5以及N沟道MOS晶体管Tr3、Tr4的阈值电压设为0.6V为例。
结点N3的电压即使在反相电路3的阈值电压以下，P沟道MOS晶体管Tr1在饱和区工作所需的最低限度条件是P沟道MOS晶体管Tr1的栅极电压和阈值电压相加的值要比反相电路3的阈值电压1.5V大。因此，P沟道MOS晶体管Tr1的栅极电压和阈值电压相加的值设计为在反相电路3的阈值电压1.5V上作为容限增加0.6V，变为2.1V。即设计为结点N3的电压如果比2.1V小，则P沟道MOS晶体管Tr1在饱和区工作。
结点N3的电压为2.1V时，P沟道MOS晶体管Tr1的阈值电压为0.6，因此，结点N2的电压变为1.5V。在饱和区，流向P沟道MOS晶体管Tr1的电流Ids通过Ids＝k(Vgs-Vth)2...(1)求出。Ids是在饱和区流过的电流值。k是表示值越大，可以流过晶体管的电流就越大的指标值。Vgs是栅极-源极间的电压。Vth是阈值电压。
以P沟道MOS晶体管Tr1在饱和区工作时流过7.2μA的电流为例。将Ids＝7.2、Vgs＝-1.5、Vth＝-0.6分别代入(1)式中，求得k＝8.9。从而可以如图2所示，决定选用具有k值为8.9μA/V2的特性曲线T1特性的P沟道MOS晶体管Tr1。
图2中，横轴表示结点N3的电压。纵轴表示P沟道MOS晶体管Tr1流过的电流值。从特性曲线可以知道，如果结点N3的电压比2.1V小，则P沟道MOS晶体管Tr1在饱和区工作。
下面，使用与P沟道MOS晶体管Tr1相同k值的P沟道MOS晶体管Tr5，以使流过P沟道MOS晶体管Tr1和P沟道MOS晶体管Tr5的电流相等。P沟道MOS晶体管Tr5的栅极与漏极短路，因此P沟道MOS晶体管Tr5的特性曲线表示为图3的特性曲线T5。
图3中，横轴表示结点N2的电压。纵轴表示N沟道MOS晶体管Tr4和P沟道MOS晶体管Tr5流过的电流值。
结点N2的电压是1.5V，以此确定N沟道MOS晶体管Tr4的k值和Vgs，以使特性曲线T5和N沟道MOS晶体管Tr4的特性曲线T4的交点为1.5V。这里，以结点N1的电压为设计的1.2V为例。结点N2的电压为1.5V，因此可从特性曲线T5得出N沟道MOS晶体管Tr4在饱和区流过的电流值为7.2μA。将Ids＝7.2μA、Vgs＝1.2V、Vth＝0.6分别代入(1)式中，求得k＝20。从而可以如图3所示，决定选用具有k值为20μA/V2的特性曲线T4特性的N沟道MOS晶体管Tr4。
下面，使用与N沟道MOS晶体管Tr4相同k值的N沟道MOS晶体管Tr3，以使流过N沟道MOS晶体管Tr4和N沟道MOS晶体管Tr3的电流相等。P沟道MOS晶体管Tr2的栅极与接地电压GND连接，因此结点N1的电压为电源电压Vcc的3V。因而P沟道MOS晶体管Tr3的Vgs＝3V。从而P沟道MOS晶体管Tr3的特性曲线表示为图4的特性曲线T3。
图4中，横轴表示结点N1的电压。纵轴表示P沟道MOS晶体管Tr2和N沟道MOS晶体管Tr3流过的电流值。
结点N1的电压为设计的1.2V，因此可以求出P沟道MOS晶体管Tr2的k值，以使特性曲线T3与P沟道MOS晶体管Tr2的特性曲线T2的交点为1.2V。当结点N1的电压为1.2V时，通过特性曲线T3得知流向N沟道MOS晶体管Tr3的电流是6.5μA。在线性区，结点N1的电压为1.2V时，流向P沟道MOS晶体管Tr2的电流可以用Ids＝k((Vgs-Vth)2-(Vgd-Vth)2) ...(2)求出。将Ids＝6.5、Vgs＝-3、Vth＝-0.6、Vgd＝-1.2分别代入(2)式中，求得k＝1.2。从而可以如图4所示，决定选用具有k值为1.2μA/V2的特性曲线T2特性的P沟道MOS晶体管Tr2。
以上方法可以确定P沟道MOS晶体管Tr1和电压设定电路20内的晶体管的特性。
下面，通过图1和图2说明H、L电平读出时的非易失性半导体存储装置100的动作。未读出数据时，结点N3的电压为3V。
H电平读出时，与传统的非易失性半导体存储装置106同样，不发生数据的误读出，因此不再重复动作的详细说明。
L电平读出时，选择存储单元几乎没有电流流过。以选择存储单元的泄漏电流值设为0.1μA为例进行说明。
数据读出时，选择存储单元只流过0.1μA的电流，因此结点N3的电压几乎不下降，为大约3V。此时，假设结点N4有噪声，或结点N3和结点N4之间发生充电分配，结果，结点N3的电压下降，有比P沟道MOS晶体管Tr1的饱和电流7.2μA小的电流流向结点N3。此时，结点N3的电压不会比起电流源作用的P沟道MOS晶体管Tr1在饱和区和线性区的边界电压2.1V小。因而，结点N3的电压不会象传统的非易失性半导体存储装置106那样，比反相电路的阈值电压1.5V小，因此不会发生数据的误读出。
如上述说明，实施例1的非易失性半导体存储装置100中，电流源晶体管的栅极电压被设定为适当的值，以使在与起电流源晶体管作用的P沟道MOS晶体管Tr1连接的、判定H、L电平的结点电压在阈值电压以下的范围内时，电流源晶体管在饱和区工作。结果，即使数据读出线上有噪声，或发生充电分配等，产生比电流源晶体管的饱和电流小的电流，也不会发生选择存储单元的误读出。
实施例2
参照图5，本发明的实施例2的非易失性半导体存储装置101与实施例1的非易失性半导体存储装置100比较，有以下不同点存储单元阵列被分割为多个存储单元块；还具有与电压设定电路20相同构成的电压设定电路20a和20b；还具有与读出放大电路10相同构成的读出放大电路10a和10b。除此之外的构成与图1所示的非易失性半导体存储装置100相同，不再重复详细的说明。
读出放大电路10a和10b与读出放大电路10相比，有以下不同点与输出信号OUT相对应的分别是输出信号OUTa和OUTb；与结点N2相对应的分别是结点N2a和N2b；与结点N4相对应的分别是结点N4a和N4b。除此之外的构成与图1所示的读出放大电路10相同，不再重复详细的说明。
多个存储单元块分别具有多个存储单元。另外，存储单元阵列1包括用于从多个存储单元块内的多个存储单元中选择一个存储单元的字线、位线、字线解码器和位线解码器(未图示)。
电压设定电路20、20a和20b内的P沟道MOS晶体管Tr5的栅极经由结点N2、N2a和N2b，分别与读出放大电路10、10a和10b内的P沟道MOS晶体管Tr1的栅极连接。读出放大电路10、10a和10b经由结点N4、N4a和N4b，分别与该多个存储单元块中的一个存储单元块连接。数据读出时，结点N4、N4a和N4b分别与该多个存储单元块中的一个存储单元块内的多个存储单元中的一个电气连接。
为了不易受噪声的影响，结点N2、N2a和N2b以及结点N3、N3a和N3b设计为足够短。结点N4、N4a和N4b由于与存储单元阵列1连接，因而通常分别比结点N2、N2a和N2b以及结点N3、N3a和N3b长很多。
电压设定电路20、20a和20b分别对读出放大电路10、10a和10b内的P沟道MOS晶体管Tr1的栅极电压设定适当的值，以使与读出放大电路10、10a和10b内起电流源晶体管作用的P沟道MOS晶体管Tr1连接的、判定H、L电平的结点N3、N3a和N3b中至少一个结点的电压即使在阈值电压以下，读出放大电路10、10a和10b内的P沟道MOS晶体管Tr1也能与实施例1同样地分别在饱和区工作。
下面，说明L电平读出时的非易失性半导体存储装置101的动作。读出放大电路10、10a和10b分别读出对应的一个存储单元块内的多个存储单元中的选择存储单元的数据。非易失性半导体存储装置101中，分别读出选择存储单元的数据的动作与实施例1的非易失性半导体存储装置100相同，因此不再重复详细的说明。
如以上说明，实施例2的非易失性半导体存储装置101中，非易失性半导体存储装置101的多个存储单元块中的各存储单元块的多个存储单元中的选择存储单元的数据的输出目的地有多个，因此可以同时读出多个存储单元的数据。
另外，非易失性半导体存储装置101中，分别对电流源晶体管Tr1的栅极电压设定适当的值，以使与读出放大电路10、10a和10b内的电流源晶体管Tr1连接的、判定H、L电平的结点N3、N3a和N3b中至少一个结点的电压在反相电路3的阈值电压以下范围内时，电流源晶体管Tr1分别在饱和区工作。结果，即使数据读出线上有噪声，或发生充电分配等，产生比电流源晶体管的饱和电流小的电流，也不会发生选择存储单元的误读出。
实施例3参照图6，本发明的实施例3的非易失性半导体存储装置102与实施例2的非易失性半导体存储装置101比较，有以下不同点没有电压设定电路20a和20b；结点N2分别与读出放大电路10a和10b内的P沟道MOS晶体管Tr1的栅极连接。除此之外的构成与图5所示的非易失性半导体存储装置101相同，不再重复详细的说明。
电压设定电路20的P沟道MOS晶体管Tr5的栅极经由结点N2，分别与读出放大电路10、10a和10b内的P沟道MOS晶体管Tr1的栅极连接。即，电压设定电路20经由结点N2，向读出放大电路10、10a和10b分配电压。通常结点N2比实施例2的非易失性半导体存储装置101的结点N2长很多。
电压设定电路20分别对读出放大电路10、10a和10b内的P沟道MOS晶体管Tr1的栅极电压设定适当的值，以使与读出放大电路10、10a和10b内的电流源晶体管即P沟道MOS晶体管Tr1连接的、判定H、L电平的结点N3、N3a和N3b中至少一个结点的电压即使在反相电路3的阈值电压以下，读出放大电路10、10a和10b内的P沟道MOS晶体管Tr1也能与实施例1同样地分别在饱和区工作。
L电平读出时的非易失性半导体存储装置102的动作与实施例1的非易失性半导体存储装置100相同，不再重复详细的说明。
如以上说明，实施例3的非易失性半导体存储装置102中，由结点N2向多个读出放大电路分配电压。结果，由于通常结点N2的布线足够长，因而与非易失性半导体存储装置101比较，具有抗噪声差的缺点。
不过，非易失性半导体存储装置102与非易失性半导体存储装置101相比，是在一个电压设定电路上分别连接多个读出放大电路。因而非易失性半导体存储装置102与非易失性半导体存储装置101同样，可以同时读出多个数据。并且，非易失性半导体存储装置102的电压设定电路是一个。因此与具备多个电压设定电路的非易失性半导体存储装置101相比，可以实现电路面积的缩小。
实施例4参照图7，本发明的实施例4的非易失性半导体存储装置103与实施例3的非易失性半导体存储装置102比较，有以下不同点电压设定电路24取代电压设定电路20；还设有电压设定电路21、电压设定电路21a、电压设定电路21b、电流源25、电流源25a、电流源25b。除此之外的构成与图6所示的非易失性半导体存储装置102相同，不再重复详细的说明。
电压设定电路24包括串联连接在电源电压Vcc和接地电压GND之间的P沟道MOS晶体管Tr2和N沟道MOS晶体管Tr3。电压设定电路24生成电源电压Vcc和接地电压GND之间的中间电压。
电流源25、25a和25b分别包括N沟道MOS晶体管Tr4、N沟道MOS晶体管Tr4a和N沟道MOS晶体管Tr4b。电流源25、25a和25b根据电压设定电路24生成的中间电压，分别向电压设定电路21、21a和21b提供电流。
N沟道MOS晶体管Tr4、Tr4a和Tr4b作为电流源动作。N沟道MOS晶体管Tr4、Tr4a和Tr4b分别设置于结点N5、N5a和N5b与接地电压GND之间。
电压设定电路24内的P沟道MOS晶体管Tr2的栅极与接地电压GND连接。N沟道MOS晶体管Tr3的栅极分别与P沟道MOS晶体管Tr2和N沟道MOS晶体管Tr3的连接结点N1、以及N沟道MOS晶体管Tr4、Tr4a和Tr4b的各栅极连接。
电压设定电路21、21a和21b分别在电源电压Vcc和结点N5、N5a和N5b之间设置P沟道MOS晶体管Tr5。电压设定电路21、21a和21b内的P沟道MOS晶体管Tr5的栅极分别与P沟道MOS晶体管Tr5的漏极和读出放大电路10、10a和10b内的P沟道MOS晶体管Tr1的栅极连接。
电流源25、25a和25b内的N沟道MOS晶体管Tr4、Tr4a和Tr4b的漏极经由结点N5、N5a和N5b，分别与电压设定电路21、21a和21b内的P沟道MOS晶体管Tr5的漏极连接。即，起电流源晶体管作用的N沟道MOS晶体管Tr4、Tr4a和Tr4b经由结点N5、N5a和N5b，分别向电压设定电路21、21a和21b内的P沟道MOS晶体管Tr5提供电流。
电压设定电路21、21a和21b分别对电流源晶体管的栅极电压设定适当的值，以使与读出放大电路10、10a和10b内起电流源晶体管作用的P沟道MOS晶体管Tr1连接的、判定H、L电平的结点N3、N3a和N3b中至少一个结点的电压即使在反相电路3的阈值电压以下，P沟道MOS晶体管Tr1也分别在饱和区工作。
L电平读出时的非易失性半导体存储装置103的动作与实施例1的非易失性半导体存储装置100相同，不再重复详细的说明。
如以上说明，与非易失性半导体存储装置102比较，实施例4的非易失性半导体存储装置103中，又包括了电压设定电路21a和21b、N沟道MOS晶体管Tr4a和Tr4b，因此有电路面积会变大的缺点。
不过，非易失性半导体存储装置103经由结点N5、N5a和N5b，由电流源25、25a和25b分别向电压设定电路21、21a和21b提供电流。电压设定电路21、21a和21b对分别在读出放大电路10、10a和10b的附近的结点N2、N2a和N2b分别设定电压。分配电流方式的非易失性半导体存储装置103与分配电压方式的非易失性半导体存储装置102相比，具有抗噪声强的优点。
实施例5参照图8，本发明的实施例5的非易失性半导体存储装置104与实施例1的非易失性半导体存储装置100比较，有以下不同点读出放大电路11取代读出放大电路10；还具有反相电路；电压设定电路20内的结点N1与反相电路3a连接。除此之外的构成与图1所示的非易失性半导体存储装置100相同，不再重复详细的说明。
读出放大电路11与读出放大电路10相比，不同点在于不含有反相电路3。除此之外的构成与图1所示的读出放大电路10相同，不再重复详细的说明。
反相电路3a包括串联连接在电源电压Vcc和接地电压GND之间的P沟道MOS晶体管Tr8和N沟道MOS晶体管Tr7、Tr6。P沟道MOS晶体管Tr8作为电流源动作。N沟道MOS晶体管Tr6与N沟道MOS晶体管Tr4的特性相同。P沟道MOS晶体管Tr8的阈值电压为0.6V。
P沟道MOS晶体管Tr8的栅极和漏极分别与N沟道MOS晶体管Tr7的栅极和漏极连接。P沟道MOS晶体管Tr8的栅极和N沟道MOS晶体管Tr7的栅极的连接结点与结点N3连接。N沟道MOS晶体管Tr6的栅极与结点N1连接。结点N1、N2的电压与实施例1相同，分别为1.2、1.5V。另外电源电压Vcc为3V。反相电路3a的逻辑阈值电压为1.5V。
下面，说明确定反相电路3a内的P沟道MOS晶体管Tr8的特性的设计方法，以使数据读出时，即使非易失性半导体存储装置104的结点N3的电压为反相电路3a的阈值电压以下，起电流源晶体管作用的P沟道MOS晶体管Tr8也在饱和区工作。
参照图9，N沟道MOS晶体管Tr6与N沟道MOS晶体管Tr4的特性相同，因此，N沟道MOS晶体管Tr6的k值和特性曲线为与图3的特性曲线T4相同的特性曲线T6。从而，N沟道MOS晶体管Tr6在饱和区可流过的电流量为7.2μA。
图9中，横轴表示结点N3的电压。纵轴表示流过P沟道MOS晶体管Tr8和N沟道MOS晶体管Tr6的电流值。
反相电路3a的逻辑阈值电压为1.5V，因此设计结点N3的电压为1.5V时，P沟道MOS晶体管Tr8在饱和区工作。从而，若将结点N3的电压设定为1.5V，则P沟道MOS晶体管Tr8的Vgs＝-1.5V。流过N沟道MOS晶体管Tr6的可能的电流量限制为7.2μA，因此，将Ids＝7.2、Vgs＝-1.5、Vth＝-0.6分别代入(1)式中，求得k＝8.9。从而可以如图9所示，决定选用具有k值为8.9μA/V2的特性曲线T8特性的P沟道MOS晶体管Tr8。
下面通过图8和图9，说明L电平读出时的非易失性半导体存储装置104的动作。未读出数据时，结点N3的电压是3V。存储单元阵列1内的选择存储单元几乎没有电流流过。以选择存储单元可能流过的电流值设为0.1μA为例进行说明。
数据读出时，选择存储单元只流过0.1μA的电流，因此结点N3的电压几乎不下降，为大约3V。此时，假设结点N4有噪声，或结点N3和结点N4之间发生充电分配。结果，结点N3的电压下降，有比P沟道MOS晶体管Tr8的饱和电流7.2μA小的电流流向结点N3。此时，结点N3的电压不会比起电流源作用的P沟道MOS晶体管Tr8在饱和区和线性区的边界电压2.1V小。因而，结点N3的电压不会象传统的非易失性半导体存储装置106那样，比反相电路的阈值电压1.5V小，因此不会发生数据的误读出。
如上述说明，实施例5的非易失性半导体存储装置104中，与作为电流源晶体管的P沟道MOS晶体管Tr8连接的、判定H、L电平的结点电压在反相电路3a的阈值电压以下的范围内时，起电流源晶体管作用的P沟道MOS晶体管Tr8在饱和区工作。结果，即使数据读出线上有噪声，或发生充电分配等，产生比起电流源作用的P沟道MOS晶体管Tr8的饱和电流小的电流，也不会发生选择存储单元的误读出。
实施例6参照图10，本发明的实施例6的非易失性半导体存储装置105与实施例1的非易失性半导体存储装置100比较，有以下不同点读出放大电路11取代读出放大电路10；还具有与电压设定电路20相同构成的电压设定电路20a、与读出放大电路11相同构成的读出放大电路11a、差动放大电路40和非易失性存储单元31。除此之外的构成与图1所示的非易失性半导体存储装置100相同，不再重复详细的说明。
电压设定电路20a与电压设定电路20相比，与结点N1相对应的是结点N1a，与结点N2相对应的是结点N2a。读出放大电路11a与读出放大电路11相比，与结点N3相对应的是结点N3a，与结点N4相对应的是结点N4a。
差动放大电路40包括电流源26、串联连接在电源电压Vcc和电流源26之间的P沟道MOS晶体管Tr10和N沟道MOS晶体管Tr11、串联连接在电源电压Vcc和电流源26之间的P沟道MOS晶体管Tr12和N沟道MOS晶体管Tr13。如果结点N3和N3a的电压不同，则差动放大电路40的信号OUT为H电平。
P沟道MOS晶体管Tr10的栅极与P沟道MOS晶体管Tr10和N沟道MOS晶体管Tr11的连接结点、以及P沟道MOS晶体管Tr12的栅极连接。N沟道MOS晶体管Tr11的栅极与结点N3连接。N沟道MOS晶体管Tr13的栅极与结点N3a连接。P沟道MOS晶体管Tr12和N沟道MOS晶体管Tr13的连接结点输出信号OUT。
为了不受易噪声的影响，结点N2和结点N2a、结点N3和结点N3a以及结点N4a均分别设计得足够短。结点N4与存储单元阵列1连接，因此通常比结点N2和结点N2a、结点N3和结点N3a以及结点N4a长很多。
确定非易失性存储单元31的特性和Vcc2的电压，以使非易失性存储单元31作为电流源动作，使该电流源流过与读出放大电路11a内起电流源作用的P沟道MOS晶体管Tr1的饱和电流相同的电流值7.2μA。
下面说明L电平读出时的非易失性半导体存储装置105的动作。未读出数据时，结点N3和结点N3a的电压是3V。存储单元阵列1内的选择存储单元几乎没有电流流过。以选择存储单元可能流过的电流值为0.1μA为例进行说明。
数据读出时，选择存储单元只流过0.1μA的电流，因此结点N3的电压几乎不下降，为大约3V。另外，流向结点N4的电流值为0.1μA。而非易失性存储单元31可以流过7.2μA的电流，因此结点N3a的电压下降，例如变为1V。
从而，结点N3和结点N4的电压有电位差，输出OUT为H电平。此时，结点N4上有外部的噪声，或结点N3和结点N4之间发生充电分配，结点N3的电压下降，有比P沟道MOS晶体管Tr1的饱和电流7.2μA小的电流流向结点N3。此时，与实施例1同样，结点N3的电压不会比作为电流源动作的P沟道MOS晶体管Tr1在饱和区和线性区的边界电压2.1V小。从而结点N3a的电压是1V，因此通过差动放大电路40的动作，不会发生数据的误读出。
如上述说明，实施例6的非易失性半导体存储装置105是在L电平读出时，在结点N3和结点N3a的电压具有规定的电位差的结构。另外，非易失性半导体存储装置105中，对电流源晶体管的栅极电压设定适当的值，以使与起电流源晶体管作用的P沟道MOS晶体管Tr1连接的、判定H、L电平的结点的电压在阈值电压以下的范围内时，电流源晶体管在饱和区工作。结果，即使数据读出线上有噪声，或发生充电分配等，产生比电流源晶体管的饱和电流小的电流，也不会发生选择存储单元的误读出。
权利要求
1.一种非易失性半导体存储装置，包括多个存储单元；数据线，在数据读出时与所述多个存储单元中选择的一个单元电气连接；读出放大电路，在所述数据读出时检测所述数据线的电流，所述读出放大电路包括在所述数据读出时向所述数据线提供电流的第1电流源，所述第1电流源具有在所述数据读出时与所述数据线连接的第1内部结点和电气连接到所述第1内部结点与电源电压之间的第1晶体管，所述读出放大电路还包括在所述数据读出时比较所述第1内部结点的电压和第1阈值电压的第1转换电路；所述非易失性半导体存储装置还包括设定所述第1晶体管的栅极电压的第1电压设定电路，以使所述第1内部结点的电压在所述第1阈值电压以下的范围时，所述第1晶体管在饱和区工作。
2.如权利要求1所述的非易失性半导体存储装置，其特征在于所述第1晶体管是P沟道MOS晶体管，向所述栅极电压加上所述第1晶体管的阈值电压后的电压比所述第1阈值电压大。
3.如权利要求1所述的非易失性半导体存储装置，其特征在于所述第1电压设定电路是电流镜像电路。
4.如权利要求1所述的非易失性半导体存储装置，其特征在于所述多个存储单元被分割为多个块，每个所述块分别配置所述数据线、所述读出放大电路和所述第1电压设定电路。
5.如权利要求1所述的非易失性半导体存储装置，其特征在于所述多个存储单元被分割为多个块，每个所述块分别配置所述数据线和所述读出放大电路，所述第1电压设定电路为所述多个块共有。
6.如权利要求1所述的非易失性半导体存储装置，其特征在于还包括第2电压设定电路、第2电流源、发生电源电压与接地电压之间的中间电压的中间电位发生电路，所述多个存储单元被分割为多个块，每个所述块分别配置所述数据线和所述读出放大电路，每个所述块分别配置所述第2电压设定电路和所述第2电流源，所述第2电压设定电路分别设定所述第1晶体管的栅极电压，以使所述各块的所述读出放大电路内的所述第1内部结点中至少一个结点的电压在第1阈值电压以下的范围时，所述各块的所述第1读出放大电路内的所述第1晶体管在饱和区工作，所述第2电流源分别向所述多个第2电压设定电路提供所述中间电压对应的电流。
7.如权利要求1所述的非易失性半导体存储装置，其特征在于所述第1转换电路包括第3电流源，用于在所述数据读出时向所述数据线提供电流；电流限制电路，接受所述第3电流源的电流，将电流限制为规定的电流量；所述第3电流源包括电气连接到所述第1内部结点和所述电源电压间的第2晶体管，所述第1内部结点的电压在所述第1阈值电压以下的范围时，所述第2晶体管在饱和区工作。
8.如权利要求1所述的非易失性半导体存储装置，其特征在于还包括第4电流源，在所述数据读出时提供与所述第1晶体管相同水平的电流；比较数据线，在所述数据读出时与所述第4电流源电气连接；第5电流源，与所述数据线电气连接，所述第4电流源包括所述数据读出时与所述比较数据线连接的第2内部结点和电气连接到所述第2内部结点和电源电压之间的第3晶体管，所述非易失性半导体存储装置还包括第3电压设定电路，设定所述第3晶体管的栅极电压，以使所述第2内部结点的电压在所述第1阈值电压以下的范围内时，所述第3电压的晶体管在饱和区工作；差动放大电路，用于检测所述第1内部结点和所述第2内部结点的电压差，所述第5电流源从所述比较数据线流出与所述第3晶体管相同水平的电流，所述数据读出时，所述选择的一个单元根据存储数据，从所述数据线流出比所述第1晶体管提供的电流大的电流或小的电流。
全文摘要
本发明的半导体存储装置中，当判别存储单元的H、L电平的结点N3的电压在阈值电压以下的范围时，作为向存储单元提供电流的电流源而动作的晶体管Tr1在饱和区工作。
文档编号G11C16/24GK1495800SQ0317871
公开日2004年5月12日 申请日期2003年7月15日 优先权日2002年7月15日
发明者三原雅章 申请人:株式会社瑞萨科技