专利名称：半导体存储器的制作方法
技术领域：
本发明涉及半导体存储器，更具体地说，本发明涉及具有多个存储单元的半导体存储器，所述多个存储单元像矩阵一样被排列在行和列的方向上，并且被连接在互补位线之间。
背景技术：
图5示出了在静态随机访问存储器(SRAM)中所包括的存储单元的示例的电路图。
在SRAM中的存储单元700包括在互补位线BL和/BL之间的n沟道金属氧化半导体(MOS)场效应晶体管(NMOS)701和702，以及反相器703和704。将NMOS 701的一个输入-输出端连接到位线BL，并且将NMOS 702的一个输入-输出端连接到位线/BL。将NMOS 701的另一输入-输出端连接到反相器703的输入端，并且将NMOS 702的另一输入-输出端连接到反相器703的输出端。将NMOS 702的所述另一输入-输出端连接到反相器704的输入端，并且将NMOS 701的所述另一输入-输出端连接到反相器704的输出端。将公共字线WL连接到NMOS 701和702的栅极。
图6A和6B示出了传统SRAM被写入时的电势电平的图。图6A示出了字线和互补位线的电势电平的图。图6B示出了图5所示的字线以及节点c和cx的电势电平的图。
假设SRAM被写入。通常，互补位线BL和/BL之一(例如图6A中的位线BL)的电势Vb1从电源电压(VDD)电平下降到接地(VSS)电平，并且另一位线(图6A中的位线/BL)的电势Vb2保持在VDD电平上。这样一来，在存储单元所连接的字线BL和/BL之间产生了很大的电势差。另外，字线WL被激活(其电势Vw上升到VDD电平)。如图6B所示，节点c的电势Vc和节点cx的电势Vcx被反相，以向该存储单元写入数据。
但是，在这种情况下，由于例如互补位线BL和/BL之间的耦合电容705的影响，从而使必须被保持在VDD电平上的位线/BL的电势Vb2可能会随着字线BL的电势Vb1从VDD电平到VSS电平的改变而下降。如果位线/BL的电势Vb2下降，并且在互补位线BL和/BL之间没有产生很大的电势差，那么在存储单元数据的反相中可能存在延迟，或者在最坏的情况下，数据则不能被写入存储单元中。
传统上，已知下述半导体存储器可以解决这个问题。
图7是传统半导体存储器的电路图。
半导体存储器800包括多个存储单元801、列选电路802、数据总线803a和803b、预充电电路804、读出放大器805和写入放大器806，其中所述多个存储单元801像矩阵一样被排列在行和列的方向上，并且被连接在互补位线BL和/BL之间。在图7中，未示出连接到多个存储单元801的字线WL。
列选电路802包括NMOS 802a和p沟道MOS场效应晶体管(PMOS)802b，它们响应于列选信号(未示出)而将数据总线803a连接到互补位线中的一条位线BL，列选电路802还包括PMOS 802c和NMOS802d，它们响应于列选信号而将数据总线803b连接到另一条位线/BL。
预充电电路804包括PMOS 804a、PMOS 804b和PMOS 804c。预充电电路804响应于被输入到PMOS 804a、PMOS 804b和PMOS 804c的栅极以使数据总线803a和803b的电势相等的预充电/均衡控制信号，而将数据总线803a和803b预充电到VDD电平上。
在执行读取操作时，读出放大器805检测并放大数据总线803a和803b之间的电势差，从而读出在被选择的存储单元801中所存储的数据。
写入放大器806包括PMOS 806a和PMOS 806b、NMOS 806c和NMOS 806d以及反相器806e、806f、806g和806h。当输入将被写入的互补数据(将被写入的“data”(数据)和将被写入的“/data”)时，将数据总线803a和803b的电势设置到VDD或VSS电平上，以将数据写入存储单元801。
在具有上述结构的半导体存储器800中，当NMOS 802a和PMOS802b两者都导通时，位线BL被连接到数据总线803a。当PMOS 802c和NMOS 802d两者都导通时，位线/BL被连接到数据总线803b。因此，例如通过将数据总线803a的电势降低，并且将总线803b的电势升高到VDD电平，则可以经由PMOS 802c来恢复位线/BL的电势，否则位线/BL的电势会由于耦合电容的影响而降低。
但是，对于图7所示的传统半导体存储器800，列选电路802响应于列选信号(未示出)，通过导通NMOS 802a和PMOS 802b两者而将位线BL与数据总线803a连接起来，并且通过导通PMOS 802c和NMOS 802d两者而将位线/BL与数据总线803b连接起来。因此，连接到数据总线803a和803b的晶体管数量增多。另外，写入放大器806被连接到数据总线803a和803b。这样一来，在每条数据总线上的负载明显增大。在从存储单元801读出数据时，这会对位线BL和/BL以及数据总线803a和803b的驱动造成极大干扰。此外，这可能导致读出放大器805的操作速度下降。因此，无法正确地执行读取操作，或者使读出放大器805稳定执行读取操作的操作速度下降。
已知下述半导体存储器可以解决这些问题，在该半导体存储器中，保持读取数据总线与写入数据总线相分离。
图8是另一传统半导体存储器的电路图。
半导体存储器900包括多个存储单元901、位线电压提升电路部分902、列选电路903、写入数据总线904a和904b、读取数据总线905a和905b、预充电电路906、读出放大器907和写入放大器908，其中所述多个存储单元901像矩阵一样被排列在行和列的方向上，并且被连接在互补位线BL和/BL之间。
位线电压提升电路部分902包括PMOS 902a和PMOS 902b。将PMOS 902a的一个输入-输出端连接到位线BL，将PMOS 902a的栅极连接到位线/BL，并且将PMOS 902a的另一输入-输出端连接到VDD端。将PMOS 902b的一个输入-输出端连接到位线/BL，将PMOS 902b的栅极连接到位线BL，并且将PMOS 902b的另一输入-输出端连接到VDD端。
列选电路903包括NMOS 903a和NMOS 903c以及PMOS 903b和PMOS 903d。NMOS 903a响应于输入到其栅极的列选信号(未示出)而将写入数据总线904a连接到互补位线对的位线BL。PMOS 903b响应于输入到其栅极的列选信号(未示出)而将读取数据总线905a连接到位线BL。NMOS 903c响应于输入到其栅极的列选信号而将写入数据总线904b连接到位线/BL。PMOS 903d响应于输入到其栅极的列选信号而将读取数据总线905b连接到位线/BL。
预充电电路906包括PMOS 906a、PMOS 906b和PMOS 906c。预充电电路906响应于输入到其栅极的预充电/均衡控制信号而将读取数据总线905a和905b预充电到VDD电平，并且使读取数据总线905a和905b的电势相等。
在执行读取操作时，读出放大器907检测并放大读取数据总线905a和905b之间的电势差，从而读出在被选择的存储单元901中所存储的数据。
写入放大器908的结构与图7所示的写入放大器806的结构相同。当输入将被写入的data和将被写入的/data时，写入数据总线904a和904b的电势被设置到VDD或VSS电平，以将数据写入存储单元901中。
在具有上述结构的半导体存储器900中，只经由NMOS 903a将位线BL与写入数据总线904a连接起来，并且只经由NMOS 903c将位线/BL与写入数据总线904b连接起来。在降低位线对之一的电势的操作中不存在问题。但是，与图7所示的半导体存储器800不同，不能将如图6所示的已经由于耦合电容的影响而降低的另一位线的电势恢复到VDD电平。因此，半导体存储器900在作为位线对的位线BL和/BL之间包括PMOS902a和PMOS 902b。这样一来，例如当位线BL的电势降低到VSS电平时，连接到位线/BL的PMOS 902b导通，并且可以将位线/BL的电势恢复到VDD电平。另外，保持读取数据总线与写入数据总线相分离，因此每条数据总线上的负载不会增大。
传统上，用于避免在执行写入操作时，由于耦合电容的影响而致使在与被选位线相邻的未选位线之间的存储单元中所存储的数据丢失的技术是已知的。例如，在日本未实审专利公布No.10-112185( 至 段以及图1和图4)中，公开了一种半导体存储器，在该半导体存储器中，将写入预充电电路连接到每条位线，所述写入预充电电路用于在执行写入操作之前，对位线进行预充电；输入写入预充电信号；以及将互补位线的电压在高电平上保持一段预定的时间。
但是，对于图8所示的传统半导体存储器，必须为每条位线设置PMOS 902a和PMOS 902b，以用于在写入时恢复由于耦合电容的影响而降低的电势。这导致器件的面积增大。
此外，对于例如在日本未实审专利公布No.10-112185( 至 段以及图1和图4)中所公开的传统半导体存储器，将写入预充电电路连接到每条位线，以用于将互补位线的电压在高电平上保持一段预定的时间。这样一来，增大了器件的面积。
发明内容
本发明是在上述背景环境下研制的。本发明的目的在于提供一种半导体存储器，在该半导体存储器中，无需增加在读取时的负载，就可以以一种节省空间的方式来恢复在写入数据时由于耦合电容所引起的位线电势的降低。
为了实现上述目的，提供了一种具有多个存储单元的半导体存储器，所述多个存储单元像矩阵一样被排列在行和列的方向上，并且被连接在互补位线之间。该半导体存储器包括选择电路和电压提升电路部分，所述选择电路用于响应于选择信号而选择互补位线，并将所选择的互补位线连接到写入数据总线或者读取数据总线，所述电压提升电路部分用于在写入数据时，基于将被写入的数据而选择出互补位线对中的一条位线所连接的读取数据总线，并提高所选择的读取数据总线的电势，其中被选出的那条位线位于与电势被降低的位线相对的位置上。
本发明的以上和其他目的、特征和优点将从以下结合附图的描述中变得显而易见，其中所述附图以示例的方式示出了本发明的优选实施例。
图1是根据本发明第一实施例的半导体存储器的电路图。
图2主要示出了在根据本发明第一实施例的半导体存储器中所包括的列选电路的电路图。
图3示出了列选电路的另一示例的电路图。
图4是根据本发明第二实施例的半导体存储器的电路图。
图5示出了在SRAM中所包括的存储单元的示例的电路图。
图6A和6B示出了在传统SRAM被写入时的电势电平的图，其中图6A示出了字线和互补位线的电势电平的图，图6B示出了如图5所示的字线和节点c与节点cx的电势电平的图。
图7是传统半导体存储器的电路图。
图8是另一传统半导体存储器的电路图。
具体实施例方式
下面将参考附图来详细描述本发明的实施例。
图1是根据本发明第一实施例的半导体存储器的电路图。
根据本发明第一实施例的半导体存储器100包括多个存储单元101、列选电路102、写入数据总线103a和103b、读取数据总线104a和104b、预充电电路105、读出放大器106、写入放大器107和电压提升电路部分108，其中所述多个存储单元101像矩阵一样被排列在行和列的方向上，并且被连接在互补位线BL和/BL之间。在图1中，连接到多个存储单元101的字线WL未示出(参见图5)。
列选电路102响应于列选信号来选择位线BL和/BL，并且将位线BL和/BL分别连接到写入数据总线103a和103b，或者分别连接到读取数据总线104a和104b。列选电路102包括NMOS 102a和NMOS 102c以及PMOS 102b和PMOS 102d。NMOS 102a将写入数据总线103a连接到互补位线对中的位线BL。PMOS 102b将读取数据总线104a连接到位线BL。NMOS 102c将写入数据总线103b连接到位线/BL。PMOS 102d将读取数据总线104b连接到位线/BL。
预充电电路105包括PMOS 105a、PMOS 105b和PMOS 105c。预充电电路105响应于输入到这些PMOS的栅极的预充电/均衡控制信号(未示出)，将读取数据总线104a和104b预充电到VDD电平，并且使读取数据总线104a和104b的电势相等。具体而言，在执行读取或写入操作之前，输入处于低电平的预充电/均衡控制信号，PMOS 105a、PMOS 105b和PMOS 105c导通，并且对读取数据总线104a和104b进行预充电。在执行读取或写入操作期间，预充电/均衡控制信号处于高电平，并且PMOS 105a、PMOS 105b和PMOS 105c处于关断状态。
在执行读取操作时，读出放大器106检测并放大读取数据总线104a和104b之间的电势差，以读出被选择的存储单元101中所存储的数据。
写入放大器107包括PMOS 107a和PMOS 107b、NMOS 107c和NMOS 107d以及反相器107e、107f、107g和107h。当输入将被写入的data和将被写入的/data时，将写入数据总线103a和103b的电势设置到VDD或VSS电平上，以将数据写入存储单元101。除了在执行写入操作时之外，将被写入的data和将被写入的/data都为“1”(处于高电平)。
电压提升电路部分108包括两个PMOS 108a和108b。将PMOS 108a的一个输入-输出端连接到读取数据总线104a，并且将PMOS 108a的另一输入-输出端连接到VDD端。与将被写入的data互补的将被写入的/data被输入到PMOS 108a的栅极。将PMOS 108b的一个输入-输出端连接到读取数据总线104b，并且将PMOS 108b的另一输入-输出端连接到VDD端。将被写入的data被输入到PMOS 108b的栅极。如图1中的虚线所示，可以将写入放大器107的两个输出分别输入到PMOS 108a的栅极和PMOS 108b的栅极。
下面将详细描述列选电路102。
图2主要示出了在根据本发明第一实施例的半导体存储器中所包括的列选电路的电路图。
列选电路102包括反相器102e和NOR电路102f，其中反相器102e用于使列选信号的电平反相，并且将其输入到PMOS 102b和PMOS 102d的栅极，NOR电路102f则用于将对反相器102e的输出和写入控制信号执行的NOR逻辑操作的结果输入到NMOS 102a和NMOS 102c的栅极。列选信号被输入到每对位线，并且选择向其输入的列选信号处于高电平的位线对。写入控制信号通常被保持在高电平上，并且在执行写入操作时，将写入控制信号改变到低电平。
当用于选择位线对BL和/BL的列选信号改变到高电平时，由列选信号所选择的位线对BL和/BL所连接的PMOS 102b和PMOS 102d导通，并且将位线BL和/BL分别连接到读取数据总线104a和104b。当写入控制信号处于高电平时，来自NOR电路102f的输出处于低电平，NMOS 102a和NMOS 102c关断，并且执行读取操作。当列选信号处于高电平并且写入控制信号处于低电平时，来自NOR电路102f的输出改变到高电平，NMOS 102a和NMOS 102c导通，位线BL和/BL分别被连接到写入数据总线103a和103b，并且执行写入操作。
可以将下述电路用作列选电路102。下述列选电路110还起到写入放大器的作用。
图3示出了列选电路的另一示例的电路图。
列选电路110包括反相器111、NOR电路112和NOR电路113，其中反相器111用于使列选信号的电平反相，并且将其输入到PMOS 102b和PMOS 102d的栅极，NOR电路112用于将对反相器111的输出和将被写入的data执行的NOR逻辑操作的结果输入到NMOS 102a的栅极，并且NOR电路113用于将对反相器111的输出和将被写入的/data执行的NOR逻辑操作的结果输入到NMOS 102c的栅极。将分别被连接到位线BL和/BL的NMOS 102a和NMOS 102c的另一输入-输出端连接到VSS端。将列选信号输入到每对位线，并且选择向其输入的列选信号处于高电平的位线对。
当用于选择位线对BL和/BL的列选信号改变到高电平时，由该列选信号所选择的位线对BL和/BL所连接的PMOS 102b和PMOS 102d导通，并且位线对BL和/BL分别被连接到读取数据总线104a和104b。当将被写入的data和将被写入的/data都为“1”时，来自NOR电路112和113的输出处于低电平，NMOS 102a和NMOS 102c关断，并且执行读取操作。当列选信号处于高电平时，将被写入的data为“0”，并且将被写入的/data为“1”，来自NOR电路112的输出改变到高电平，NMOS 102a导通，并且位线BL的电势改变到VSS电平。另一方面，当将被写入的data为“1”并且将被写入的/data为“0”时，NMOS 102c导通，并且位线/BL的电势改变到VSS电平。如上所述，列选电路110起到写入放大器的作用。
现在将描述包括了如图2所示的列选电路102的半导体存储器100的操作。该操作也适用于包括了如图3所示的列选电路110的半导体存储器100。
在执行读取和写入操作之前，首先由预充电电路105对读取数据总线104a和104b进行预充电。位线BL和/BL通过列选电路102而分别被连接到读取数据总线104a和104b，因此位线BL和/BL也被预充电。
当执行读取操作时，字线(未示出)被选择(被激活)。在列选电路102中，由列选信号导通被连接到多个位线对BL和/BL之一的PMOS102b和PMOS 102d。这样一来，则选中了该位线对BL和/BL，并且将其连接到读取数据总线104a和104b。这样一来，读出放大器106则读出由被激活的字线和被选择的位线对BL和/BL所连接的存储单元101中所存储的数据。这时，写入控制信号处于高电平，因此NMOS 102a和NMOS102c处于关断状态。
在执行此读取操作时，只有列选电路102中的PMOS 102b和PMOS102d导通。因此，被连接到读出放大器106和所选择的位线BL和/BL的电容降低，并且可以执行高速的读取操作。
另一方面，当执行写入操作时，字线(未示出)被选择(被激活)。在列选电路102中，列选信号改变到高电平，并且写入控制信号改变到低电平。被连接到多个位线对BL和/BL之一的NMOS 102a和NMOS 102c以及PMOS 102b和PMOS 102d导通。这样一来，该位线对BL和/BL被选中，并且被连接到写入数据总线103a和103b以及读取数据总线104a和104b。这样一来，就选中了由被激活的字线和被选择的位线对BL和/BL所连接的存储单元101。
例如，当将被写入的data为“0”并且将被写入的/data为“1”时，写入数据总线103a的电势下降到VSS电平，并且连接到该写入数据总线103a的位线BL的电势也将从预充电电平下降到VSS电平。写入数据总线103b的电势改变到VDD电平，并且连接到该写入数据总线103b的位线/BL也改变到VDD电平。在一些传统的半导体存储器中，必须被保持在VDD电平上的位线/BL的电势，会随着由于位线BL和/BL之间的耦合电容的影响而引起的位线BL的电势改变而下降。
但是，在根据本发明第一实施例的半导体存储器100中，可以通过电压提升电路部分108来恢复位线/BL的电势。也就是说，当将被写入的data为“0”并且将被写入的/data为“1”时，电压提升电路部分108中的PMOS 108a和PMOS 108b分别关断和导通。因此，被连接到PMOS 108b的读取数据总线104b的电势改变到VDD电平。读取数据总线104b通过列选电路102中的PMOS 102d而被连接到位线/BL，因此可以将位线/BL的电势恢复到VDD电平。当将被写入的data为“1”并且将被写入的/data为“0”时，需要将位线/BL的电势降低到VSS电平，并将位线BL的电势保持在VDD电平上。电压提升电路部分108中的PMOS 108a导通，因此读取数据总线104a的电势改变到VDD电平。这样一来，可以将位线BL的电势恢复到VDD电平。
如上所述，当将互补数据写入存储单元101时，电压提升电路部分108可以基于将被写入的互补数据(将被写入的data和将被写入的/data)而选择出互补位线对BL和/BL中的一条位线(例如位线/BL)所连接的读取数据总线(例如读取数据总线104b)，并且提高被选择的读取数据总线104b的电势，其中被选出的那条位线(例如位线/BL)位于与电势被降低的位线(例如位线BL)相对的位置上。另外，不需要为每条位线都分配电压提升电路部分108。可以将电压提升电路部分108放置在能够将其连接到读取数据总线的任意合适的位置上。这样则节省了空间。
现在将描述根据本发明第二实施例的半导体存储器。
图4是根据本发明第二实施例的半导体存储器的电路图。
在根据本发明第二实施例的半导体存储器100a中，由预充电电路120来执行根据本发明第一实施例的半导体存储器100中所包括的电压提升电路部分108的功能。在半导体存储器100a中的其他组件与根据本发明第一实施例的半导体存储器100中所包括的那些组件相同，因此以相同的标号对其进行标注。可以将图2中所示的电路，或者图3中所示的电路用作列选电路102，其中如图3所示的电路还起到写入放大器107的作用。
在根据本发明第二实施例的半导体存储器100a中，预充电电路120包括PMOS 105a、PMOS 105b和PMOS 105c以及两个NAND电路121和122，其中PMOS 105a、PMOS 105b和PMOS 105c也被包括在根据本发明第一实施例的半导体存储器100中。将被写入的data被输入到NAND电路121的一个输入端，并且预充电/均衡控制信号被输入到NAND电路121的另一输入端。将来自NAND电路121的输出输入到PMOS 105a的栅极。将被写入的/data被输入到NAND电路122的一个输入端，并且将预充电/均衡控制信号输入到NAND电路122的另一输入端。将来自NAND电路122的输出输入到PMOS 105b的栅极。
在预充电电路120中，当预充电/均衡控制信号处于低电平时，读取数据总线104a和104b被预充电到VDD电平，并且使读取数据总线104a和104b的电势相等。对于根据本发明第一实施例的半导体存储器100中所包括的预充电电路105来说也是如此。
另一方面，当预充电/均衡控制信号处于高电平时，根据将被写入的互补数据而将读取数据总线104a和104b的电势设置到VDD电平。具体而言，当将被写入的data为“0”并且将被写入的/data为“1”时，PMOS105a关断，PMOS 105b导通，并且读取数据总线104b的电势变为VDD电平。当将被写入的data为“1”并且将被写入的/data为“0”时，PMOS105a导通，PMOS 105b关断，并且读取数据总线104a的电势变为VDD电平。
如上所述，当把互补数据写入存储单元101时，在根据本发明第二实施例的半导体存储器100a中所包括的预充电电路120可以基于将被写入的互补数据(将被写入的data和将被写入的/data)而选择出互补位线对BL和/BL中的一条位线(例如位线/BL)所连接的读取数据总线(例如读取数据总线104b)，并且提高被选择的读取数据总线104b的电势，其中被选出的那条位线(例如位线/BL)位于与电势被降低的位线(例如位线BL)相对的位置上。另外，不需要为每条位线都分配预充电电路120。可以将预充电电路120放置在能够将其连接到读取数据总线104a和104b的任意合适的位置上。这样一来，则可以如根据本发明第一实施例的半导体存储器100一样地节省空间。
另外，在根据本发明第一实施例的半导体存储器100中，PMOS 108a和PMOS 108b被分别连接到读取数据总线104a和104b。在根据本发明第二实施例的半导体存储器100a中，这是不必要的。因此，被连接到读取数据总线104a和104b的电容不会增大，并且可以进一步提高读取速率。
根据本发明的半导体存储器包括了电压提升电路部分，其用于在写入数据时，基于将被写入的互补数据而选择出互补位线对中的一条位线所连接的读取数据总线，并且用于提高被选择的读取数据总线的电势，其中被选出的那条位线位于与电势被降低的位线相对的位置上。这样一来，可以恢复由于互补位线之间的耦合电容所引起的电势电平的下降。此外，不需要为每条位线都分配电压提升电路部分。可以将电压提升电路部分放置在能够将其连接到读取数据总线的任意合适的位置上。这样则节省了空间。
以上部分被认为仅仅是对本发明的原理进行了示例性描述。而且，由于对本领域技术人员来说，将很容易想到多种修改和改变，因此不希望将本发明严格地局限于上述结构和应用，从而所有适当的修改和等同物都被看作是落入所附权利要求书及其等同物中的发明范围之内。
权利要求
1.一种具有多个存储单元的半导体存储器，所述多个存储单元像矩阵一样被排列在行和列的方向上，并且被连接在互补位线之间，所述存储器包括选择电路，用于响应于选择信号来选择互补位线，并将所选择的互补位线连接到写入数据总线或者读取数据总线；以及电压提升电路部分，用于在写入数据时，基于将被写入的数据而选择出所述互补位线对中的一条位线所连接的读取数据总线，并提高所选择的读取数据总线的电势，其中被选出的那条位线位于与电势被降低的位线相对的位置上。
2.如权利要求1所述的半导体存储器，其中所述电压提升电路部分包括两个场效应晶体管，所述两个场效应晶体管用于在写入数据时，根据向其栅极输入的将被写入的互补数据而将所述互补位线对中的一条位线所连接的读取数据总线连接到电源电压端，其中被选出的那条位线位于与电势被降低的位线相对的位置上。
3.如权利要求1所述的半导体存储器，其中在写入数据的情况下以及在读取数据的情况下，当所述选择电路选择所述互补位线时，所述选择电路将所述读取数据总线连接到所述互补位线。
4.一种具有多个存储单元的半导体存储器，所述多个存储单元像矩阵一样被排列在行和列的方向上，并且被连接在互补位线之间，所述存储器包括选择电路，用于响应于选择信号来选择互补位线，并将所选择的互补位线连接到写入数据总线或者读取数据总线；以及预充电电路，所述预充电电路用于对所述读取数据总线进行预充电，并在写入数据时，基于将被写入的数据而选择出所述互补位线对中的一条位线所连接的读取数据总线，并提高所选择的读取数据总线的电势，其中被选出的那条位线位于与电势被降低的位线相对的位置上。
5.如权利要求4所述的半导体存储器，其中所述预充电电路包括两个被预充电/均衡控制信号和将被写入的互补数据所控制的场效应晶体管，所述两个场效应晶体管用于在写入数据时，将所述互补位线对中的一条位线所连接的读取数据总线连接到电源电压端，其中被选出的那条位线位于与电势被降低的位线相对的位置上。
6.如权利要求4所述的半导体存储器，其中在写入数据的情况下以及在读取数据的情况下，当所述选择电路选择所述互补位线时，所述选择电路将所述读取数据总线连接到所述互补位线。
全文摘要
本发明公开了一种半导体存储器，在该半导体存储器中，能以节省空间的方式来恢复在写入数据时由于耦合电容所引起的位线电势的降低，而不会增加读取时的负载。选择电路响应于选择信号而选择互补位线，并且将所选择的互补位线连接到写入数据总线或者读取数据总线。当写入数据时，电压提升电路部分基于将被写入的数据而选择出互补位线对中的一条位线所连接的读取数据总线，并提高所选择的读取数据总线的电势，其中被选出的那条位线位于与电势被降低的位线相对的位置上。这样一来，就可以恢复由于位线之间的耦合电容的影响而被降低的电势电平。
文档编号G11C7/00GK1770324SQ20051005388
公开日2006年5月10日 申请日期2005年3月14日 优先权日2004年11月2日
发明者儿玉刚 申请人:富士通株式会社