专利名称：改进负偏压分配的浮置栅极非易失性存储器结构的制作方法
技术领域：
本发明涉及浮置栅极非易失性存储器，尤其是用于将负偏压分配给浮置栅极非易失性存储器内的所需扇区(sector)的技术。
背景技术：
已知的是，如闪速存储器等传统的浮置栅极非易失性存储器通过向控制栅极施加负偏压来实现存储器阵列内的数据擦除。将负偏压施加到控制栅极上从控制栅极上去除了电荷，从而实现了存储单元的数据擦除。
在典型的浮置栅极非易失性存储器中，逐个扇区地实现存储器阵列的数据擦除；浮置栅极非易失性存储器通常被设计为分离地实现对单个扇区的数据存取。在将特定扇区选作擦除操作的目标时，将负偏压施加到所选扇区上。所选扇区内的行解码器向相关控制栅极提供负偏压，从而擦除存储在所选扇区内的所有存储单元中的数据。
理想地，对闪速存储器进行设计，从而允许单个扇区以不同的操作模式进行操作。例如，按照编程模式操作特定的扇区，同时按照擦除模式操作另一扇区。这种闪速存储器操作理想地提高了操作灵活性。
按照不同的操作模式来操作单个扇区需要有选择性地将负偏压提供给执行擦除操作的扇区。日本未审公开专利申请No.2001-28197公开了一种闪速存储器结构，其通过行和列解码器来选择按照行和列排列的扇区，并将所需的偏压提供给所选扇区。
设计为有选择地将负偏压提供给所需扇区的浮置栅极非易失性存储器的一个问题在于用于选择扇区的电路(如行和列解码器)的尺寸不利地较大。选择电路尺寸的增加不利地增大了浮置栅极非易失性存储器的芯片尺寸。
因此，需要提供一种具有缩减尺寸的、设计为将负偏压提供给所需扇区的浮置栅极非易失性存储器。
发明内容
在本发明的方案中，一种浮置栅极非易失性存储器由多个存储体和将负偏压提供给所述多个存储体的负偏压电源线构成。所述多个存储体中的每一个均包括按照列排列的多个扇区，每个扇区包括多个浮置栅极存储单元；多个列解码器，分别与所述扇区的所述列相关联；以及存储体解码器，通过存储体内电源线与所述多个列解码器相连。所选一个存储体内的存储体解码器将从所述负偏压电源线接收到的负偏压提供给所述存储体内电源线。所述列解码器中的每一个响应于所述扇区的所述列中相关一个的选中/非选中，根据从所述存储体内电源线接收到的所述负偏压，产生负电压信号，并将所述负电压信号提供给所述扇区的所述列中所述相关的一个。
这样构成的浮置栅极非易失性存储器提供了以负电压有选择地进行偏置的分级结构，从而改善了电路设计简单性。这有效地减小了浮置栅极非易失性存储器的芯片尺寸。
通过以下结合附图的描述，本发明的上述和其他优点和特征将更加显而易见，其中图1是示出了本发明一个实施例中的浮置栅极非易失性存储器的典型结构的方框图；图2是集成在浮置栅极非易失性存储器内的扇区的电路图；图3是示出了集成在浮置栅极非易失性存储器内的负偏压列解码器的典型结构的电路图；图4是示出了集成在浮置栅极非易失性存储器内的电路的典型操作的真值表；图5是示出了负偏压列解码器的典型操作的真值表；以及图6是示出了根据本发明的浮置栅极非易失性存储器的修改的方框图。
具体实施例方式
现在，将参照示例实施例，对本发明进行描述。本领域的普通技术人员应当清楚可以利用本发明的教义实现多种可选实施例，而且本发明并不局限于为了说明性的目的而示出的实施例。
(存储器结构)在本发明的一个实施例中，浮置栅极非易失性存储器由与负偏压电源线2相连的多个存储体1(示出了一个)构成。负偏压电源线2用于分配负偏压。在本实施例中，负偏压电源线2的电压电平VNEG为-10V。
每个存储体1均由按照行和列排列的扇区11构成。每个扇区11均包括按照行和列排列的浮置栅极存储单元。逐个扇区地实现浮置栅极存储单元的擦除操作。如果需要，可以用一对下标来标识扇区11，一个与扇区11的行相关联，而另一个与扇区11的列相关联。扇区11ij表示位于第i行、第j列的扇区。
为了有选择性地向所需扇区提供电压电平为VNEG(＝-10V)的负偏压，每个存储体1包括负偏压存储体解码器12、负偏压列解码器组13、以及负偏压行解码器组14。负偏压存储体解码器12具有与负偏压电源线2相连的电源输入和与存储体内电源线15相连的输出。每个负偏压列解码器13具有与存储体内电源线15相连的电源输入。每个负偏压行解码器14具有直接与负偏压电源线2相连的电源输入和与之相关联的存储体内电源线16相连的输出。负偏压列解码器13分别与扇区11的列相关联，负偏压行解码器14分别与扇区11的行相关联。
如果需要，负偏压列解码器13、负偏压行解码器14和存储体内电源线16可以单独地通过下标进行标识。负偏压列解码器13i表示与第i列中的扇区11相关联的负偏压列解码器13。相应地，负偏压行解码器14j表示与第j行中的扇区11相关联的负偏压行解码器14。最后存储体内电源线16j表示与第j行的扇区11相关联的存储体内电源线16。
负偏压存储体解码器12响应存储体选择信号TBANK和擦除使能信号ER_EN，向存储体内电源线15提供从负偏压电源线2接收到的负偏压VNEG。当选择相关联的存储体1时，激活存储体选择信号TBANK，当针对相关联的存储体1进行擦除操作时，激活擦除使能信号ER_EN。在本实施例中，存储体选择信号TBANK和擦除使能信号ER_EN都是高有效的；通过将这些信号上拉到“高”电平，来实现存储体选择信号TBANK和擦除使能信号ER_EN的激活。本领域普通技术人员应当知道的是，存储体选择信号TBANK和擦除使能信号ER_EN也可以是低有效的。
响应通过激活相关联的存储体选择信号TBANK和擦除使能信号ER_EN而被选作擦除操作的目标的特定存储体1，负偏压存储体解码器12将存储体内电源线15与负偏压电源线2电连接，从而向存储体内电源线15提供电压电平为VNEG的负偏压。下文中，将存储体内电源线15上的电压电平称为电压VNEGB。当去活(deactivate)存储体选择信号TBANK和擦除使能信号ER_EN中的至少一个时，负偏压存储体解码器12将存储体内电源线15下拉到0V。
负偏压列解码器13i响应扇区列选择信号X<i>，形成一对控制信号SX1<i>和SX2<i>。当选定扇区11的第i列时，激活扇区列选择信号X<i>。在本实施例中，扇区列选择信号X<i>是高有效的。控制信号SX1<i>的电压电平在负偏压VNEG和电源电平VCC之间进行切换，而控制信号SX1<i>的电压电平在0V和负电压VNEG间进行切换。从存储体内电源线15提供的负偏压用于下拉控制信号SX1<i>和SX2<i>。负偏压列解码器13i也响应于上述存储体选择信号TBANK和擦除使能信号ER_EN。将在下面对负偏压列解码器13i的详细结构和操作进行描述。
负偏压行解码器14j进行操作以响应扇区行选择信号Y<j>，也响应存储体选择信号TBANK和擦除使能信号ER_EN。当选定扇区11的第j行时，激活扇区行选择信号Y<j>。
具体地，负偏压行解码器14j响应存储体选择信号TBANK、擦除使能信号ER_EN和行选择信号Y<j>，向存储体内电源线16j提供从负偏压电源线2接收到的负电压电平VNEG的负偏压。响应于通过激活存储体选择信号TBANK、擦除使能信号ER_EN和行选择信号Y<j>对扇区11的第j行的选择，负偏压行解码器14j通过将存储体内电源线16j与负偏压电源线2相连，将存储体内电源线16j下拉到负电压电平VNEG。当去活存储体选择信号TBANK、擦除使能信号ER_EN和行选择信号Y<j>中至少一个时，负偏压行解码器14j将存储体内电源线16j设置为0V。下文中，将存储体内电源线16j的电平称为电压VNEG<j>。
此外，设计负偏压行解码器14j，响应存储体选择信号TBANK、擦除使能信号ER_EN和行选择信号Y<j>，形成用于控制在第j行中的扇区11的控制信号SY<j>。控制信号SY<j>的电压电平在负电压电平VNEG和电源电平VCC之间进行切换。从负偏压电源线2接收到的负偏压用于将控制信号SY<j>下拉到负电压电平VNEG。
(扇区结构)参照图2，设计扇区11i，j，当被选作擦除操作的目标时，向集成在其中的关联浮置栅极存储单元提供从存储体内电源线16接收到的负偏压。扇区11i，j响应从负偏压列解码器13i接收到的控制信号SX1<i>、SX2<i>、以及从负偏压行解码器14j接收到的控制信号SY<j>，向扇区11i，j中的电路提供负电压VNEG的负偏压。
具体地，扇区11i，j由负偏压开关17、行解码器18、列解码器19和其中按照行和列排列浮置栅极存储单元的存储器阵列20组成。负偏压开关17响应控制信号SX1<i>、SX2<i>和SY<j>，通过负偏压馈线25，将从存储体内电源线16j接收到的电压电平为VNEG的负偏压提供给行解码器18。行解码器选择存储器阵列20中的浮置栅极存储单元的行，而列解码器19选择浮置栅极存储单元的列。在擦除操作期间，行解码器18向浮置栅极存储单元的控制栅极提供负偏压，以擦除存储在浮置栅极存储单元中的数据。
负偏压开关17由NMOS晶体管21、22和23构成。NMOS晶体管21和22串联连接在存储体内电源线16j和形成了稍高于0V的电压VA的电源24之间。NMOS晶体管21的源极与存储体内电源线16j相连，漏极与负偏压馈线25相连。NMOS晶体管22的源极与负偏压馈线25相连，漏极与电源24相连。NMOS晶体管21的栅极接收来自负偏压列解码器13i的控制信号SX2<i>，而NMOS晶体管22的栅极接收来自负偏压行解码器14j的控制信号SY<j>。NMOS晶体管21和22的衬底端子与存储体内电源线16j相连。NMOS晶体管23连接在电源24和负偏压馈线25之间。具体地，NMOS晶体管23的源极与负偏压馈线25相连，漏极与电源24相连。NMOS晶体管23的栅极接收来自负偏压列解码器13i的控制信号SX1<i>。
在将扇区11i，j选作擦除操作的目标时，分别将来自负偏压列解码器13i的控制信号SX1<i>、SX2<i>设置为电压电平VNEG(＝-10V)和0V，而将从负偏压行解码器14j接收到的控制信号SY<j>和存储体内电源线16j的电压电平VNEG<j>下拉到负电压电平VNEG(＝-10V)。这导致向负偏压馈线25提供电压电平为VNEG的负偏压，NMOS晶体管21导通，而NMOS晶体管22和23截止。行解码器18利用提供给其的负偏压实现了对存储在存储器阵列20中的数据的擦除。
在未选中扇区11i，j时，NMOS晶体管22和23中的至少一个截止，由此向负偏压馈线25提供作为接近0V的正电压的电压VA。这允许扇区11i，j执行其他操作，如编程操作和验证操作等。
(负偏压列解码器的结构和功能)如图1所示的非易失性存储器结构的重要特征在于分级设计用于形成控制信号SX1<i>(允许将其下拉到负电压电平VNEG)的电路，包括负偏压存储体解码器12和负偏压列解码器13。这种分级结构对于减小每个负偏压列解码器13i的电路尺寸是有效的。原因在于只在选择关联存储体1时，向每个负偏压列解码器13i提供电压电平为VNEG的负偏压。这允许只响应于扇区列选择信号X<i>来形成控制信号SX1<i>，而与关联存储体1的选中/非选中无关，从而简化了每个负偏压列解码器13i的电路逻辑。电路逻辑的简化有效地减小了每个负偏压列解码器13i的电路尺寸以及非易失性存储器的最终芯片尺寸。
图3是示出了适用于前述分级结构的负偏压列解码器13i的优选结构的电路图。
在一个实施例中，负偏压列解码器13i由响应于存储体选择信号TBANK、擦除使能信号ER_EN和扇区列选择信号X<i>形成一组控制信号SA、SB和SC的逻辑电路31构成。如图5所示，在选中扇区的第i列时，即在存储体选择信号TBANK、擦除使能信号ER_EN和扇区列选择信号X<i>全部被激活时，负偏压列解码器13i中的逻辑电路31将全部控制信号SA、SB和SC上拉到电源电平VCC。当选中关联存储体1而未选中扇区的第i列时(即，当存储体选择信号TBANK和擦除使能信号ER_EN被激活，而扇区列选择信号X<i>被去活时)，逻辑电路31只将控制信号SB上拉到电源电平VCC，将控制信号SA和SC下拉到0V。当未选中关联存储体1时，逻辑电路31将控制信号SA和SB下拉到0V，将控制信号SC上拉到电源电平VCC。
通过反相器32，将逻辑电路31所形成的控制信号SA提供给反相器33的电源输入。反相器33用作用于输出来自负偏压列解码器13i的控制信号SX1<i>的输出级。反相器33由PMOS晶体管33a和NMOS晶体管33b组成。PMOS和NMOS晶体管33a和33b的漏极共同与其上产生控制信号SX1<i>的输出端子51相连。PMOS和NMOS晶体管33a和33b的栅极共同相连，用作反相器33的输入端子。PMOS晶体管33a的源极与反相器32的输出相连，而NMOS晶体管33b的源极通过NMOS晶体管34与地端子53相连。
通过反相器35，将控制信号SB提供给反相器37的电源输入。反相器37由PMOS晶体管37a和NMOS晶体管37b组成。PMOS和NMOS晶体管37a和37b的漏极共同相连，并用作反相器37的输出端子。反相器37的输出(即PMOS和NMOS晶体管37a和37b共同连接的漏极)与反相器33的输入相连。PMOS和NMOS晶体管37a和37b的栅极共同相连，用作反相器37的输入端子。PMOS晶体管37a的源极与反相器35的输出相连，而NMOS晶体管37b的源极与地端子54相连。
还通过反相器36，将控制信号SB提供给反相器38的电源输入。反相器38用作输出来自负偏压列解码器13i的控制信号SX2<i>的输出级。反相器38由PMOS晶体管38a和NMOS晶体管38b组成。PMOS和NMOS晶体管38a和38b的漏极共同与其上产生控制信号SX2<i>的输出端子52相连。PMOS和NMOS晶体管38a和38b的栅极共同相连，用作反相器38的输入端子。PMOS晶体管38a的源极与反相器32的输出相连，而NMOS晶体管38b的源极通过NMOS晶体管40与地端子55相连。NMOS晶体管38b的源极还通过NMOS晶体管43与电源线57相连。电源线57与存储体内电源线15相连，具有电压电平VNEGB。
控制信号SC用于控制反相器33和38，反相器33和38分别用于对控制信号SX1<i>和SX2<i>进行接口。具体地，通过反相器对44a和44b，将控制信号SC提供给反相器38的输入端子，实现对控制信号SX2<i>的输出控制。
附带地，将控制信号SC通过反相器45提供给电平移位器46的同相输入TIN，通过反相器45和反相器47提供给电平移位器46的反相输入BIN。电平移位器46在同相输出TOUT和反相输出BOUT上产生一对电压，从而使所产生的电压响应于同相输入TIN和反相输入BIN上的输入电压。电平移位器46适合于在同相输出TOUT和反相输出BOUT上产生负电压，器电源输入与存储体内电源线15相连。具体地，当同相输入TIN和反相输入BIN分别被设置为电源电平VCC和0V时，电平移位器46将同相输出TOUT和反相输出BOUT分别设置为0V和负电压电平VNEG(＝-10V)。相反，当同相输入TIN和反相输入BIN分别被设置为0V和电源电平VCC时，电平移位器46将同相输出TOUT和反相输出BOUT分别设置为负电压电平VNEG和0V。
电平移位器46的同相输出TOUT与NMOS晶体管43和34的栅极相连，而反相输出BOUT与NMOS晶体管40的栅极相连。NMOS晶体管40的源极和NMOS晶体管43的漏极与反相器41的输入相连。反相器41用作用于将0V和存储体内电源线15的电压电平VNEGB中选定的一个提供给反相器33内的NMOS晶体管33b的源极的电路。反相器41由PMOS晶体管41a和NMOS晶体管41b组成。PMOS和NMOS晶体管41a和41b的漏极共同相连，用作反相器41的输出端子。PMOS和NMOS晶体管41a和41b的栅极共同相连，用作反相器41的输入端子。PMOS晶体管41a的源极与地电子56相连，而NMOS晶体管41b的源极通过NMOS晶体管34与电源线57相连，具有电压电平VNEGB。当存储体内电源线15的电压电平VNEGB被设置为电压电平VNEG(＝-10V)时，允许反相器41将电压电平为VNEG的负偏压提供给反相器33内的NMOS晶体管33b。
图3所示的负偏压列解码器13i的重要特征在于将负偏压列解码器13i设计为提供存储体内电源线15和输出端子51和52之间的连接，用于响应扇区列选择信号X<i>，输出控制信号SX1<i>和SX2<i>。
从图5所示的真值表可知，负偏压列解码器13i中的逻辑电路31响应于扇区列选择信号X<i>的激活，将控制信号SC上拉到电源电平VCC。控制信号SC的上拉允许电平移位器46(向其提供电压电平为VNEG的负偏压)将同相输出TOUT设置为0V，而将反相输出BOUT设置为电压电平VNEG(＝-10V)。响应于同相输出TOUT和反相输出BOUT的电平切换，NMOS晶体管40截止，而NMOS晶体管43、反相器41中的NMOS晶体管41b和反相器33中的NMOS晶体管33b导通。这导致输出端子51通过NMOS晶体管33b、41b和电源线57与存储体内电源线15电连接，从而将控制信号SX1<i>下拉到负电压电平VNEG(＝-10V)。
另一方面，在将控制信号SC下拉到0V时，NMOS晶体管43和反相器38中的NMOS晶体管38b导通。这导致输出端子51通过NMOS晶体管43和38b与存储体内电源线15电连接，从而将控制信号SX2<i>下拉到负电压电平VNEG(＝-10V)。
这种结构有效地简化了负偏压列解码器13i的电路逻辑，从而减小了负偏压列解码器13i的电路尺寸。
(浮置栅极非易失性存储器的操作)图4是示出了本实施例中的浮置栅极非易失性存储器的典型操作的真值表。
当未选择特定的存储体1时，特定存储体1内的负偏压存储体解码器12和负偏压行解码器14并未与从负偏压电源线2接收到的负偏压进行接口；存储体内电源线15和16均被设置为0V，并且未向任何扇区11提供负偏压。此外，对于扇区11的所有列，利用导通的NMOS晶体管23，将控制信号SX1<i>上拉到电源电平VCC。这导致负偏压馈线25被设置为正电压电平VA。
当选择特定的存储体1作为擦除操作的目标，并且选择所选存储体1内的特定扇区11时，操作所选存储体1内的负偏压列解码器13和负偏压行解码器14，有选择地向所选扇区11内的电路提供电压电平为VNEG的负偏压。在以下的描述中，假设通过激活存储体选择信号TBANK、擦除使能信号ER_EN、扇区列选择信号X<1>和扇区行选择信号Y<1>，选择了位于第一列、第一行的扇区111，1。
所选存储体1内的解码器如下进行操作如图4所示，负偏压存储体解码器12向存储体内电源线15提供电压电平为VNEG(＝-10V)的负偏压。与扇区11的选中列相关联的负偏压列解码器131分别将控制信号SX1<l>和SX2<1>设置为-10V和0V。与扇区11的选中行相关联的负偏压行解码器141将存储体内电源线161的电压电平VNEG<1>下拉到-10V，并且将控制信号SY<1>也下拉到-10V。响应于控制信号SX1<1>、SX2<1>和SY<1>，扇区111，1内的负偏压开关17通过负偏压馈线25(参见图2)向关联行解码器18提供-10V(即电压电平VNEG<1>)的负偏压。行解码器18利用所提供的负偏压擦除存储在关联存储器阵列20内的浮置栅极存储单元中的数据。
另一方面，与扇区11的非选中列相关联的负偏压列解码器132分别将控制信号SX1<2>和SX2<2>设置为电源电平VCC和-10V。响应于控制信号SX1<2>和SX2<2>，未选中扇区11内的每个负偏压开关17提供关联负偏压馈线25和电源24之间的电连接；负偏压馈线25从存储体内电源线161断开。这导致负偏压馈线25被设置为正电压电平VA，并且未向非选中扇区11内的行解码器18提供负偏压。
与扇区11的非选中行相关联的负偏压行解码器142将存储体内电源线的电压电平VNEG<2>设置为0V，而将控制信号SY<2>上拉到电源电平VCC。这导致在非选定扇区11内，负偏压馈线25被设置为正电压电平VA；非选定扇区11内的行解码器18未接收到负偏压。
上述操作允许有选择性地将-10V的负偏压提供给所选扇区111，1内的电路，并且在扇区111，1内执行擦除操作；而并不在未选中的扇区内执行擦除操作。根据以上描述，本领域普通技术人员应当清楚针对选择其他扇区的情况的操作。
(结论)总之，本实施例中的浮置栅极非易失性存储器采用了分级结构，有选择性地将负偏压提供给所选扇区，所述结构包括负偏压存储体解码器12和负偏压行解码器13。这有效地实现了负偏压行解码器13的电路简化，并从而减小了负偏压行解码器13的电路尺寸。尽管需要额外的存储体解码器，这种结构仍然有效地减小了浮置栅极非易失性存储器的总芯片尺寸。
在可选实施例中，可以将分级结构应用于如图6所示的负偏压行解码器14。在本实施例中，负偏压行解码器14与存储体内电源线15相连，而不是与负偏压电源线2相连，以便通过存储体内电源线15来接收负偏压。图6所示的结构有效地简化了负偏压行解码器14的电路结构，从而进一步减小了非易失性存储器的芯片尺寸。
显而易见的是，本发明并不局限于上述实施例，可以在不偏离本发明的范围的前提下，对其进行修改和改变。
尤其是，本领域普通技术人员应当清楚，可以改变扇区11的行数和列数。在改变扇区11的行数和列数的情况下，相应地改变负偏压列解码器13和负偏压行解码器14的数目。
权利要求
1.一种浮置栅极非易失性存储器，包括多个存储体；和将负偏压提供给所述多个存储体的负偏压电源线，其中所述多个存储体中的每一个均包括按照列排列的多个扇区，每个扇区包括多个浮置栅极存储单元；多个列解码器，分别与所述扇区的所述列相关联；和存储体解码器，通过存储体内电源线与所述多个列解码器相连，其中所选一个存储体内的存储体解码器将从所述负偏压电源线接收到的负偏压提供给所述存储体内电源线，以及其中所述列解码器中的每一个响应于所述扇区的所述列中相关一个的选中/非选中，根据从所述存储体内电源线接收到的所述负偏压，产生负电压信号，并将所述负电压信号提供给所述扇区的所述列中所述相关的一个。
2.根据权利要求1所述的浮置栅极非易失性存储器，其特征在于每个所述列解码器包括在其上形成与之相关联的所述负电压信号的输出端子，并且每个所述列解码器用于有选择性地将所述输出端子与所述存储体内电源线相连。
3.根据权利要求2所述的浮置栅极非易失性存储器，其特征在于每个所述列解码器包括电平移位器，具有与所述存储体内电源线相连的电源输入，用于响应所述扇区的所述列中所述相关的一个的选中/非选中，形成输出，以及电路，响应所述电平移位器的所述输出，将所述输出端子与所述存储体内电源线相连。
4.根据权利要求1所述的浮置栅极非易失性存储器，其特征在于按照多个行排列所述扇区，所述多个存储体中的每一个还包括分别与所述扇区的所述行相关联的多个行解码器，而且与所述扇区的所述行中所选择的一个相关联的一个所述行解码器将从所述负偏压电源线接收到的所述负偏压提供给所述扇区的所述行中所选择的一个。
5.根据权利要求4所述的浮置栅极非易失性存储器，其特征在于所述多个存储体中的每一个还包括分别与所述扇区的所述行相关联的多个行方向存储体内电源线，所述多个行方向存储体内电源线分别将从所述行解码器接收到的所述负偏压提供给所述扇区的所述关联行，每个所述扇区包括解码器，用于选择所述浮置栅极存储单元；负偏压馈线，与所述解码器相连；和负偏压开关，连接在所述行方向存储体内电源线和所述负偏压馈线之间，其中所述负偏压开关包括第一N沟道MISFET，具有从所述列解码器中相关的一个接收所述负电压信号的栅极、与所述行方向存储体内电源线中相关的一个相连的源极、以及与所述负偏压馈线相连的漏极；第二MISFET，具有从所述行解码器中相关的一个接收控制信号的栅极、与所述负偏压馈线相连的源极、以及与电源相连的漏极；第三MISFET，具有从所述行解码器中相关的一个接收控制信号的栅极、与所述负偏压馈线相连的源极、以及与电源相连的漏极。
6.根据权利要求1所述的浮置栅极非易失性存储器，其特征在于按照多个行排列所述扇区，所述多个存储体中的每一个还包括分别与所述扇区的所述行相关联的多个行解码器，所述行解码器通过所述存储体内电源线与所述存储体解码器相连，而且与所述扇区的所述行中所选择的一个相关联的一个所述行解码器根据从所述存储体内电源线接收到的所述负偏压，产生负电压信号，并将所产生的负电压信号提供给所述扇区的所述行中所选择的一个。
7.一种负偏压开关电路，包括第一N沟道MISFET，具有向其提供来自用于选择扇区列的列解码器的第一控制信号的栅极、与向其提供负偏压的负偏压电源线相连的源极、以及与同用于选择存储器阵列内的浮置栅极存储单元的解码器相连的负偏压馈线相连的漏极；第二MISFET，具有向其提供来自用于选择扇区行的行解码器的第二控制信号的栅极、与所述负偏压馈线相连的源极、以及与电源相连的漏极；以及第三MISFET，具有向其提供来自用于所述列解码器的第三控制信号的栅极、与所述负偏压馈线相连的源极、以及与所述电源相连的漏极。
8.一种操作浮置栅极非易失性存储器的方法，包括从多个存储体中选择存储体，每个存储体均包括按照行和列排列的扇区；将负偏压提供给负偏压电源线；通过所选存储体内的存储体解码器，将从所述负偏压电源线接收到的所述负偏压提供给存储体内电源线；选择所述扇区的列；响应所述扇区的所述列的选择，根据从所述存储体内电源线接收到的所述负偏压，产生负电压信号；将所述负电压信号提供给所述扇区的所选列。
9.一种操作负偏压开关电路的方法，所述负偏压开关电路包括第一N沟道MISFET，具有与存储体内电源线相连的源极、以及与同用于选择存储器阵列内的浮置栅极存储单元的解码器相连的负偏压馈线相连的漏极；第二N沟道MISFET，具有与所述负偏压馈线相连的源极、以及与电源相连的漏极；以及第三N沟道MISFET，具有与所述负偏压馈线相连的源极、以及与所述电源相连的漏极，所述方法包括(A)当目标扇区和目标存储体均被选中时，将负偏压提供给所述存储体内电源线，并且所述第一N沟道MISFET导通，而所述第二和第三N沟道MISFET截止，所述负偏压开关电路集成在所述目标扇区内，并且所述目标扇区包含在所述目标存储体内；(B)当所述目标存储体和所述目标扇区所处的目标扇区行均被选中，而所述目标扇区所处的目标扇区列未被选中时，将地电平提供给所述存储体内电源线，并且所述第二N沟道MISFET导通；(C)当所述目标存储体和所述目标列均被选中，而所述目标行未被选中时，将负偏压提供给所述存储体内电源线，并且所述第三N沟道MISFET导通，而所述第一和第二N沟道MISFET截止；以及(D)当所示存储体未被选中时，将地电平提供给所述存储体内电源线，并且所述第三N沟道MISFET截止。
10.根据权利要求9所述的方法，其特征在于所述(A)步骤包括将地电平提供给所述第一N沟道MISFET的栅极；和将负偏压提供给所述第二和第三N沟道MISFET的栅极，所述(B)步骤包括将电源电平提供给所述第二N沟道MISFET的栅极，所述(C)步骤包括将负偏压提供给所述第一N沟道MISFET的所述栅极；和将电源电平提供给所述第三N沟道MISFET的所述栅极，以及所述(D)步骤包括将电源电平提供给所述第三N沟道MISFET的所述栅极。
全文摘要
一种浮置栅极非易失性存储器由多个存储体(1)和将负偏压提供给多个存储体(1)的负偏压电源线(2)构成。多个存储体(1)中的每一个均包括按照列排列的多个扇区(11)，每个扇区包括多个浮置栅极存储单元；多个列解码器(13)，分别与扇区(11)的列相关联；以及存储体解码器，通过存储体内电源线(15)与多个列解码器(13)相连。所选一个存储体(1)内的存储体解码器(12)将从负偏压电源线(2)接收到的负偏压提供给存储体内电源线(15)。列解码器(13)中的每一个响应于扇区(11)的列中相关一个的选中/非选中，根据从存储体内电源线(15)接收到的负偏压，产生负电压信号，并将负电压信号提供给扇区(11)的列中相关的一个。
文档编号G11C7/00GK1734677SQ200510084539
公开日2006年2月15日 申请日期2005年7月26日 优先权日2004年7月27日
发明者渡边一央 申请人:恩益禧电子股份有限公司