专利名称：：半导体器件的制作方法
技术领域：
：本发明涉及本身具有非易失性存储元件的逻辑电路的半导体器件。
背景技术：
：近年来，开发了许多将大规模的逻辑电路和微计算机等非易失性的存储核布局在同一芯片上的系统LSI。为了以低成本实现多功能，通过在一个芯片中装载各种各样的功能块，减少组装芯片的个数并削减成本的方法是有效的。此外，近年来在LSI内部存储程序和代码的必要性、存储密码等绝密信息的必要性日益增多。例如，如图1A所示，在LSI内部包括具有非易失性存储元件1的存储部2和输入输出部4，使非易失性存储元件1保持绝密信息。在将这些数据存储在单体的闪存存储器等非易失性存储器中时，通过对商品进行分解而能够容易地解读这类数据。为了防止这样的数据的泄露，采用将非易失性存储器和微计算机等混装的方法，或者采用将多个芯片收容在一个封装中的多芯片封装的方法，获得将非易失性存储器和逻辑电路一体化的方法。最近，通过这样使非易失性存储器不以单独方式露出，从而难以解读数据。而且，在非易失性存储器的数据的输入输出上设置限制，通过在没有存取权限的情况下不能进行数据的读取和写入地进行限制，提高数据的防篡改性。作为实施这样的对存储器的存取限制的LSI的例子，可列举(日本)特开2000-215108号公报等中公开的例子。图1中示出在特开2000-215108号公报中公开的半导体器件。在该图中，只在从闪存存储器6读取的代码和从外部输入的代码一致的情况下，通过三态缓冲器4g可进行闪存存储器6的读取。这里，为了读取非易失性存储器的数据而具有基于存取权的认证功能。这样，在读取以往的系统LSI的内置的存储器时，需要特殊的命令或特殊的操作，没有权利的人难以进行非法读取。但是，近年来，如果使用在半导体器件的故障分析等中采用的探针等，可以监视数据总线，根据由此获得的信息，可解读存储器的数据。今后，随着这样的分析装置、分析技术的发展，可能造成滥用这种技术的犯罪行为。特别是近年来在IC卡等中装载电子货币功能，如果密码等信息被泄露，则成为大问题。今后，需要对从外部的非法的数据分析的防篡改性高的信息保护功能。
发明内容本发明的目的在于提供一种将信息存储在半导体器件内的存储区，并且该信息不泄露到外部的防篡改性高的半导体器件。为了实现上述目的的本发明的半导体器件，其作为一个功能块包括存储数据的非易失性的存储单元；采用存储单元中存储的数据和从外部输入的数据进行运算的运算单元；以及输出所述运算单元的运算结果的输出单元，所述存储单元的输出线仅连接到所述运算单元。根据这种结构，存储单元中存储的信息只被输出到运算单元，存储单元2中存储的信息没有被输出到外部的路径，运算部件的运算结果被输出到外部。可以避免非易失性存储元件中存储的信息原封不动地输出到外部。此外，由于存储单元中存储的信息仅连接到运算单元，所以即使用探针非法地解读数据，也不能如监视数据总线那样简单地读出，所以防篡改性高。这里，所述半导体器件也可以将一个所述存储单元和一个所述运算单元形成对，并包括多个对，所述输出单元输出基于多个运算单元的运算结果的输出信号。此外，也可以将所述多个对在功能块内被随机地配置。根据这种结构，通过分散配置，将密钥信息等机密信息存储在随机配置的存储单元中，从而不能知道信息的存储部位和其排列方法。这里，所述存储单元也可以具有用于存储数据的非易失性存储元件、以及保持该数据的触发电路。通过将所述非易失性存储元件连接到所述触发电路的数据保持部，还可将触发电路的数据存储在非易失性存储元件中。这里，所述运算单元也可以是组合电路。此外，所述运算单元也可以具有“与”电路、“或”电路、“异或”电路和“非”电路的组合。根据这种结构，由按照输入状态而进行输出变化的组合电路构成，将其一部分信息存储在非易失性存储元件中，从而保持组合电路的输出，并可用已存储的信息进行运算。这里，所述运算单元也可以是顺序电路。根据这种结构，通过将顺序电路的一部分信息存储在非易失性存储元件中，可保持某个时刻的电路状态。这里，也可以是属于所述多个对的多个存储单元存储密钥信息，属于所述多个对的多个运算单元形成加密或解密电路(解码电路)。根据这种结构，通过将加密处理用的密钥信息存储在随机配置的非易失性存储元件中，只输出对输入的数据的处理结果，从而可以隐藏密钥信息。这种情况下，由于密钥信息被预先存储在分散的存储单元中，所以不需要从外部输入，此外，密钥信息本身不被输出到外部，所以在输出单元不呈现密钥信息。因此，可保护信息，避免以监视输出单元来盗取密钥信息的方法来获得信息。这里，也可以是属于所述多个对的多个存储单元存储认证信息，属于所述多个对的多个运算单元形成认证电路。根据这种结构，可以在分散的存储单元中隐藏认证信息。这里，也可以是属于所述多个对的多个运算单元形成比较电路，属于所述多个对的多个存储单元存储作为比较基准的基准信息，所述输出单元输出比较电路的比较结果。根据这种结构，可以在分散的存储单元中隐藏认证信息。这里，也可以是所述存储单元包含强电介质电容器。根据这种结构，可以减小非易失性存储元件的单元尺寸，可更容易地随机配置。这里，也可以是所述存储单元是磁调制型存储器、相变化型存储器、电阻变化存储器和使用浮置栅电极的可电改写的存储器的其中之一。这里，也可以将所述运算单元紧靠所述存储单元来配置。根据这种结构，由于从存储单元输出的数据的布线距离短(例如在设计最小尺寸的100倍以内)，所以难以触及探针。此外，为了实现上述目的，本发明的一种半导体器件是可重构的半导体器件，它包括规则排列的可编程的多个运算元件；以及控制电路，可进行再编程，以便将在所述多个运算元件中具有随机位置关系的运算元件组成的第1运算元件组中被编程的电路功能，移动到至少一部分运算元件具有与第1运算元件组不同的随机位置关系的运算元件组成的第2运算元件组中。根据这种结构，由于电路功能被形成在具有随机位置关系的第1和第2运算元件组中，所以通过探针而非法地解读数据的危险性低。而且，控制电路进行再编程，以将被编程的电路功能从第1运算元件组移动到第2运算单元组，所以可以使数据的存储位置不固定，提高数据的隐藏性。由此，难以通过探针而非法地解读数据，其结果，可以提高信息不泄露到外部的防篡改性。这里，也可以是所述控制电路在每个‘预定期间’将具有当前电路功能的运算元件组作为第1运算元件组，而重构第2运算元件组。而‘所述预定期间是一定时间，也可以是所述半导体器件接受一定次数的存取的期间’。根据这种结构，可以‘按每个预定期间’来变更电路功能的构成配置，可以明显地提高数据的隐藏性。这里，也可以是所述各运算元件具有可编程的运算电路；将其他运算元件可编程地连接的连接电路；以及保持用于对运算元件进行编程的构成数据的非易失性存储元件组，所述控制电路对属于第1和第2运算元件组的运算元件的构成数据进行更新。这里，也可以是所述构成数据包含用于指定运算电路的运算的运算数据、以及指定基于连接电路的连接的连接数据。根据这种结构，由于构成数据本身也被以随机的位置关系来配置，所以更难以通过非法的数据分析来解读构成数据。这里，也可以是所述非易失性存储元件是强电介质电容元件。根据这种结构，作为所述非易失性存储元件，通过采用具有强电介质电容器的强电介质存储单元，可以减小非易失性存储元件的单元尺寸，在分散配置在逻辑电路中的情况下具有优势。特别是作为非易失性存储元件，采用以电极插入强电介质膜的结构的强电介质电容器，通过强电介质的分极来存储数据的情况下，强电介质电容器的制造工序与CMOS制造工序的亲和性高，所以可在普通的CMOS晶体管中混装强电介质电容器。此外，CMOS库等可以照样灵活使用，设计的自由度高。这里，所述运算元件也可以包括保持特定的数据的非易失性存储元件；以及连接到非易失性存储元件、保持所述特定数据的触发元件。根据这种结构，由于需要隐藏性的特定数据的所在部位随机地分散，所以难以进行非法的数据分析。这里，所述特定数据是加密密钥的部分数据，第1及第2元件组都保持加密密钥，并构成加密或解密电路就可以。根据这种结构，可以保护加密或解密电路使用的加密密钥被非法地数据解读。这里，所述特定数据是认证数据的部分数据，第1及第2元件组都保持认证数据并构成认证电路就可以。根据这种结构，可以保护认证数据不被非法地数据解读。此外，本发明的重构成方法，被用于具有运算元件的排列的可重构的半导体器件，所述运算元件具有非易失性存储元件，该方法包括所述半导体器件具有规则排列的可编程的多个运算元件，在控制电路中，确定由具有排列中的随机位置关系的运算元件组成的第1运算元件组构成的电路功能的步骤；以及在控制电路中，将确定的电路功能移动到由至少一部分运算元件具有与第1运算元件组不同的随机位置关系的运算元件组成的第2运算元件组的步骤。此外，本发明的编程方法，用于对包括了运算元件排列的可重构的半导体器件进行编程，所述运算元件具有非易失性存储元件，该方法包括从运算元件的排列中选择具有随机位置关系的运算元件组成的运算元件组的选择步骤；以及在被选择的运算元件组中对电路功能进行编程的步骤。如以上那样，根据本发明的半导体器件，通过对于特别重要的数据存储在分散配置于半导体器件中的非易失的存储单元中，可以获得安全性非常高的数据保管的明显效果。此外，电路功能以零散在运算元件的排列中那样来配置，所以数据被分散配置，难以判别数据的存在部位，难以进行数据的非法解读。与以往的将存储核集中在与逻辑电路不同的区域的方式相比，可高速地进行数据的保存、读取动作。此外，处理数据的范围为局部的情况下，不需要如通常那样从存储核区通过数据线等将数据在芯片内部引回，仅在使用数据的逻辑电路周围实施布线就可以，所以难以进行数据的位置确定，数据泄露的危险性低。此外，通过形成由程序能够变更逻辑电路的构成的FPGA(FieldProgrammableGateArray)那样的电路，成为更灵活的电路构成，如果不解读程序，数据的存储部位也难以确定。此外，如果在程序的存储中使用强电介质存储器，则可以相邻逻辑部分来设置存储器，通过使用闪存存储器等外装存储器，大幅度地减少程序被解读的危险性。本申请的有关技术背景的详细信息在此引用2004年9月3日公开的日本专利申请No.2004-257556和2004年9月3日公开的日本专利申请No.2004-257555，以供参照。本发明的上述和其他目的、优点和特征通过结合说明本发明的特定实施方式的附图的以下论述会更明确。在附图中图1A是表示以往的半导体器件的构成的方框图。图1B是表示以往的半导体器件的结构的方框图。图2是表示本发明实施方式1的半导体器件中的逻辑电路块的结构的方框图。图3是表示实施方式的逻辑电路的一例结构的方框图。图4是表示存储部和运算部的一例分散配置的图。图5A是表示存储部的结构例的方框图。图5B是表示非易失性存储元件的结构例的方框图。图5C是非易失性存储元件的动作时序图。图6是表示非易失性存储元件的另一结构例的方框图。图7是将逻辑电路块应用于加密处理的情况下的方框图。图8是将逻辑电路块应用于认证处理的情况下的方框图。图9是表示本发明实施方式2中的半导体器件的结构的方框图。图10是表示PE阵列的结构例的方框图。图11A、图11B是表示密钥信息的移动例的图。图12A、图12B是表示电路位置的移动例的图。图13A是表示PE的结构例的方框图。图13B是表示PE的另一结构例的方框图。图14是图5A所示的PE的配置方框图。图15是图5A所示的PE的具体的电路方框图。图16是表示开关结构的方框图。图17是表示控制电路进行的移动处理的流程图。图18是表示对半导体器件进行编程的处理的流程图。具体实施例方式(实施方式1)图2是表示本发明实施方式1的半导体器件中的逻辑电路块的构成的方框图。本发明实施方式的半导体器件中的逻辑电路块6作为一个功能块包括存储部2，具有用于存储数据的非易失性存储元件1；运算部3，采用存储部2中存储的数据和通过输入部5从外部输入的数据进行运算；以及输出部4，输出基于运算部3的运算结果，存储部2的输出线仅连接到运算部3。根据这种结构，存储部2中存储的信息只被输出到运算部3，存储于存储部2中的信息没有被输出到外部的路径，运算部3的运算结果被输出到外部。可以避免非易失性存储元件1中存储的信息被原封不动地输出到外部。此外，存储于存储部2中的信息只被连接到运算部3，所以即使用探针非法地解读数据，由于不能如监视数据总线那样简单地读取，所以防篡改性高。特别是通过将运算部3紧靠存储部2来配置，从而可以缩短从存储部2输出的数据的布线距离，更难以使探针触及。例如，将数据的布线距离形成在设计最小尺寸的100倍以内。图3是表示本发明实施方式的形成于半导体器件内的其他逻辑电路块的结构例的方框图。该图表示将图2所示的存储部2和存储部3形成对，包括多个对的结构。该逻辑电路块6包括存储部2a、2b、…、2n；运算部3a、3b、…3n；输出部4；输入部5；以及写入控制部7。在存储部2a～2n中例如存储了n比特的认证信息。存储部2a和运算部3a是成对的。存储部2a在内部具有由写入控制部7写入了1比特的数据的非易失性存储元件，并将保持的数据输出到运算部3a。存储部2a的输出线仅连接到运算部3a。由此，存储部2a的数据不原封不动地输出到外部。运算部3a紧靠存储部2a配置，用来自存储部2a的数据和来自输入部5的数据进行运算。这种运算例如在逻辑电路块用于认证处理的情况下，从输入部5向各运算部每次输入1比特被认证数据，各运算部例如通过取得“异或”来判定被认证数据和认证信息是否一致。存储部2b和运算部3b、…、存储部2n和运算部3n也分别同样是成对的。输出部4根据各运算部的运算结果而生成输出信号并输出。该输出信号例如在逻辑电路块用于上述认证处理的情况下，为与所有的运算部的运算结果的逻辑和。即，在所有运算部的运算结果为0(一致)的情况下，将形成0(一致)的情况输出。写入控制部7进行在各存储部内的非易失性存储元件中写入数据的控制。图4是表示一例上述多个对被分散配置的图。该图示意地表示半导体器件的逻辑电路块的物理性的布局。如该图所示，各对被分散配置在随机的位置。由此，将数据的存储部位和其排列方式隐藏。图5A是表示存储部的结构例的方框图。该图的存储部2由非易失性存储元件1和触发器(以下，简略为FF)1a构成。FF1a保持来自非易失性存储元件1的数据，从而使信号电平提高。此外，通过写入控制部7的控制，还可将保持于FF1a中的数据写入非易失性存储元件1。图5B表示一例存储部2的电路结构。该图的存储部2由反相器1001a、1001b、晶体管1002a、1002b、1003a、1003b、强电介质电容器1004a、1004b构成。两个反相器1001a、1001b构成的锁存电路构成FF，由控制信号SAE来控制其输出。该FF的一端与位线BL1连接，FF的其他端与反转位线BL2连接。晶体管1002a、1002b通过时钟信号CL1、时钟信号CLK而分别被导通/截止。晶体管1003a、1003b通过控制信号SS分别被导通/截止。强电介质电容器1004a、1004b的一端分别连接到晶体管1002a、1002b，其他端与控制信号线CP连接。图5C是图5B所示的存储部2的动作时序图。在该图中分成未进行存取的通常动作(Normal)、在强电介质电容器1004a、1004b中写入数据的动作(Write)、电源关闭时(PowerOff)读取动作(Read)。在通常动作(Normal)，SS信号为低电平，因而晶体管1003a、1003b截止，FF作为普通的D触发器而起作用。即，FF与时钟信号CLK同步而将D输入端子的数据锁存，与时钟信号CL1同步而从“Q杠”(Q的反转输出)输出端子输出。写入动作(Write)由写入控制部7的控制，通过使时钟信号CLK为低电平、时钟信号CL1为高电平，从而使晶体管1002b截止、晶体管1002a导通。此时，FF保持从写入控制部7输入到“Q杠”端子的数据、或已经保持的数据，通过晶体管1003a、1003b(由SS信号导通)而将FF两端的电压施加在强电介质电容器1004a、1004b上，进而CP信号成为低电平，从而在强电介质电容器1004a、1004b中写入数据。在电源关闭时(PowerOff)，强电介质电容器1004a、1004b变成被写入的数据。在读取动作(Read)，通过使时钟信号CLK和时钟信号CL1同时为低电平，SS信号、CP信号为高电平，将保持于强电介质电容器1004a、1004b中的数据(分极造成的电位差)输入到FF的两端，数据被保持在FF中。在时钟信号CL1变为高电平时，FF的数据(BL2)从“Q杠”输出。图6是表示存储部的其他电路结构例的方框图。该图的存储部与图5B相比，主要的不同点在于追加了连接到D3、D4端子的两个强电介质电容器，以及在Dout端子上连接了反相器电路。下面以不同点为中心进行说明。连接于D3、D4端子的两个强电介质电容器不包括与连接到D1、D2端子的两个强电介质电容器并联的非易失性存储元件，具有作为对于连接到D1、D2端子的两个强电介质电容器的负载电容的功能。作为该负载电容的强电介质电容器的分极，在读取前后形成为不反转的方向。即，读取后的两个负载电容的分极朝向不同的方向。由此，连接到D1、D2端子的两个强电介质电容器即使因盖印(imprint)(分极的烧接)而产生分极滞后的应力，负载电容的分极滞后的应力也一样，可进行稳定的读取。而连接到Dout端子的反相器电路用于将数据输出不是以负逻辑而是以正逻辑方式来输出。对于以上那样构成的本发明实施方式的半导体器件，说明具体的应用例。图7是将逻辑电路块应用于加密处理的情况下的方框图。在该图的加密处理电路块6a中，多个存储部2a～2n将密钥信息分散来存储。图中的密钥1～密钥n表示n比特的密钥信息的各比特。多个运算部3a～3n形成加密或解密电路。图中的运算1～运算n是将加密处理中的比特运算分散后的运算。输入输出部4a通过进行从输入部5输入的非加密文或加密文的比特切换、来自各运算部的运算结果的比特切换等而生成并输出加密文或非加密文。这样，密钥信息被分散并存储在随机分散配置的多个存储部中，输入输出部4a仅输出对输入的数据的处理结果，从而隐藏密钥信息。这种情况下，由于密钥信息被预先存储在加密处理电路块中，不需要从外部输入，而密钥信息本身不输出到外部，所以在加密处理电路的输入输出部中不呈现密钥信息。因此可保护信息，避免以监视输出单元来盗取密钥信息的方法来获得信息。图8是将逻辑电路块应用在认证处理的情况下的方框图。在该图的认证处理电路块6b中，多个存储部2a～2n将认证信息分散来存储。图中的认1～认n表示n比特的认证信息的各比特。多个运算部3a～3n形成认证电路。图中的运算1～运算n是将认证处理中的比特比较进行分散后的运算，例如是“异或”。输入输出部4a将从输入部5输入的被认证数据分散并输出到各运算部，如果各运算部的比较结果全部一致，则输出被认证数据为合法的情况。这样，认证信息也与密钥信息同样，由于不被输出到外部，所以在输入输出部中不呈现认证信息。因此可保护信息，避免以监视输出单元来盗取密钥信息的方法来获得信息。(实施方式2)图9是表示本发明实施方式2的半导体器件的结构的方框图。该图的半导体器件100包括运算元件(以下，成为PE阵列，运算元件称为PE)101；输入缓冲器102；输出缓冲器103；地址缓冲器104；行解码器105；列解码器106；读写用放大器(以下，称为RW放大器)108；移位寄存器109；控制电路110。该半导体器件100是通过编程而可变更其功能的FPGA(FieldProgrammableGateArray)。如图10所示，PE101由行列上规则排列的多个PE11组成。对PE阵列101的编程如下进行。来自外部的写入装置200的构造形式数据通过移位寄存器109被输出到RW放大器108。来自写入装置200的地址与该构造形式数据同时通过地址缓冲器104被输出到行解码器105、列解码器106。通过这些解码器选择的PE阵列101内部的PE被编程。在该编程时，写入装置200从PE阵列101的排列中选择具有随机位置关系的PE组成PE组，对选择出的PE组进行电路功能编程。在该电路功能中，有数据保持的功能和算术逻辑运算的功能的组合，例如，有加密或解密处理功能、认证处理功能等。这样，随机选择出的PE组成的PE组中形成电路功能的结果，通过数据的所在部位被分散配置，因探针的功能而非法解读数据的危险性降低。对PE阵列101的来自外部的存取如下进行。例如，PE阵列101作为加密电路被编程的情况下，来自外部的微处理器等存取装置的非加密文通过输入缓冲器102被输入到PE阵列101。PE阵列101对非加密文实施加密处理，将加密文通过输出缓冲器103输出。PE阵列101作为解密电路被编程的情况下，来自外部的微处理器等的存取装置的加密文通过输入缓冲器102被输入到PE阵列101。PE阵列101对加密文实施解密处理，并将非加密文通过输出缓冲器103输出。而在PE阵列101作为认证电路被编程的情况下，来自外部的微处理器等存取装置的认证数据通过输入缓冲器102被输入到PE阵列101。PE阵列101对认证数据的合法性进行验证，将表示是否合法的认证结果通过输出缓冲器103输出。此外，控制电路110每隔一定期间(从数秒至数分钟)，或每隔接受了一定次数(从数次至数百次)的存取，进行再编程，以将对具有随机位置关系的PE组成的PE组(将被编程的当前PE组称为第1PE组)编程的电路功能移动到具有与第1PE组不同的随机位置关系的PE组成的第2PE组中。图11A、图11B是表示控制电路110的电路功能的移动例的图。在图11A中，PEa1、PEb1、PEc1是变成密钥信息中的K1比特、K2比特、K3比特的PE，属于第1PE组。在控制电路110产生的移动后，如图11B所示，密钥信息中的K1比特、K2比特、K3比特被保持在PEa2、PEb2、PEc2中。PEa2、PEb2、PEc2属于上述第2PE组。图12A、图12B是表示电路位置的其他移动例的图。在图12A中，PEd1、PEe1、PEf1是形成电路功能中的OR电路、AND电路、NOT电路的PE，属于第1PE组。控制电路110产生的移动后，如图12B所示，OR电路、AND电路、NOT电路被形成在PEd2、PEe2、PEf2中。PEd2、PEe2、PEf2属于上述第2PE组。这样，控制电路110动态地变更数据的存储位置。例如，在非法的数据解读作业的中途，这样变更数据的存储位置时，可以飞跃式地提高数据的隐藏性。图13A是表示PE11的具体结构例的方框图。图14是示意地表示图13A的PE的配置图像的图。在图13A、图14中，PE具有路由开关电路12、查表(lookuptable)(以下，称为LUT)13、D触发器(以下，称为DFF)14、多路转换器(以下，称为MUX)15、非易失性存储元件12a～15a。路由开关电路12是与其他PE连接的电路。与其他PE的连接关系由保持于非易失性存储元件12a中的数据确定，是可编程的。LUT13将来自其他PE的通过路由开关电路12输入的数据作为列表数据来输入，输出与列表数据对应的数据。LUT13的内容由保持于非易失性存储元件13a中的数据确定，是可编程的。DFF14将LUT13的输出数据与时钟信号同步来保持。DFF14可将进行时钟同步的通常的FF动作和保持非易失性存储元件14a的数据的动作进行切换。MUX15根据非易失性存储元件15a中保持的数据来选择LUT13的输出数据和DFF14的输出数据的其中一个。选择出的数据通过路由开关电路12被输出到其他PE。图13B是表示PE的其他结构例的方框图。在图13B中，取代图13A的LUT13、DFF14、MUX15、非易失性存储元件13a～15a，包括ALU16和非易失性存储元件16a。ALU16通过路由开关电路12对从其他PE输入的数据进行算术逻辑运算，通过路由开关电路12输出到其他PE。ALU16产生的运算类别通过非易失性存储元件16a被编程。图15是表示图13A所示的PE的具体的电路结构的图。在该图中，LUT13形成为4输入1输出。与用路由开关电路12连接的其他PE的连接关系由设置在各布线的交叉点上的开关SW1确定。图16是表示开关SW1的概略结构的方框图。在两条布线的交叉点上设置晶体管开关Tr1，通过保持于非易失性存储元件12a中的数据来决定其导通还是截止。图16所示的非易失性存储元件12a的“具体的电路例也可以是已经说明的图5B”。图5B也是其他非易失性存储元件13a、15a、16a的电路例。此外，图5B还是FF14和非易失性存储元件14a的电路例。在图16所示的开关晶体管Tr1的栅极上，直接连接图5B的D端子或“Q杠”端子。图17是表示控制电路110进行的移动处理的流程图。如该图所示，控制电路110始终进行是否经过了一定时间的判定(S91)、以及从外部对半导体器件100的存取次数是否超过阈值N的判定(S92)。这里，一定时间比假设为探测的非法的数据解读所需要的时间足够小就可以，从数秒至数分钟就可以。而阈值N也比假设为上述时间内的存取次数足够小就可以，从数次至数百次就可以。再有，S91的判定中使用的时间和S92的判定中使用的次数，也可以构成为能够在处理的中途变更。此外，不进行S91的处理，仅用存取次数进行判定的结构，或不进行S92的处理，仅用是否经过了一定时间来判定也可以。在判定为经过了一定时间的情况下，或在判定为超过了存取次数的情况下，控制电路110禁止来自外部的存取(S93)，确定PE阵列101的当前的构造形式(S94)，根据确定的当前的构造形式来决定下一个构造形式(S95)，变更PE阵列101的构造形式数据(S96)，在变更后将禁止存取解除(S97)。当前的构造形式的确定，例如在一部分PE或控制电路110内部的非易失性存储元件中写入构造形式号，由此进行确定就可以。而下一个构造形式数据，可以是将与当前的构造形式数据的差分作为移动数据存储在一部分PE或控制电路110内部的非易失性存储元件中。图18是表示写入装置200进行的编程处理的流程图。该图的流程表示通过在图9所示的半导体器件100中写入新的构造形式数据来进行编程的处理。写入装置200首先在PE阵列101中的PE中随机地选择需要的N个PE的配置(S111)，生成用于选择出的N个PE的第1构造形式数据(S112)，进而生成用于使电路功能移动到不同配置的N个PE的移动数据(S113)，将第1构造形式数据和移动数据写入PE阵列101(S114)。这里，移动数据可以是用于不同配置的N个PE的第2构造形式数据，也可以是第1构造形式数据和第2构造形式数据的差分。这种情况下，将第1构造形式和第2构造形式交替重构。此外，移动数据也可以是多个构造形式数据。(其他变形例)再有，根据上述实施方式说明了本发明，但本发明当然不限于上述实施方式。以下情况也包含在本发明中。(1)作为非易失性存储元件的例子，说明了使用强电介质的强电介质存储器，但也可以是可电擦除的可编程存储器(EEPROMelectricallyerasableprogrammableROM)、磁阻存储器(MRAMmagneto-resistiverandom-accessmemory)、相变存储器(OUMOvonicUnifiedMemory)、电阻变化存储器(RRAMresistanceRAM)等其他非易失性存储器。(2)作为半导体器件，说明了进行特定的处理的逻辑电路，但也可以如微计算机和FPGA那样，是可用软件来变更处理内容的电路。尽管以参照附图的实例方式完整地说明了本发明，但应该指出，本领域技术人员可进行各种变更和改进。因此，只要这些变更和改进不脱离本发明的范围，它们都应该包括在本发明内。权利要求1.一种半导体器件，其特征在于，作为一个功能块，包括存储数据的非易失性的存储单元、采用所述存储单元中存储的数据和从外部输入的数据进行运算的运算单元、以及输出所述运算单元的运算结果的输出单元；所述存储单元的输出线仅连接到所述运算单元。2.如权利要求1所述的半导体器件，其特征在于，将一个所述存储单元和一个所述运算单元形成对，包括多个对，所述输出单元输出基于多个运算单元的运算结果的输出信号。3.如权利要求2所述的半导体器件，其特征在于，所述多个对在功能块内被随机地配置。4.如权利要求3所述的半导体器件，其特征在于，所述存储单元具有用于存储数据的非易失性存储元件、以及保持该数据的触发电路。5.如权利要求3所述的半导体器件，其特征在于，所述运算单元具有顺序电路、组合电路、顺序电路和组合电路的组合。6.如权利要求3所述的半导体器件，其特征在于，属于所述多个对的多个存储单元存储密钥信息，属于所述多个对的多个运算单元形成加密或解密电路。7.如权利要求3所述的半导体器件，其特征在于，属于所述多个对的多个存储单元存储认证信息，属于所述多个对的多个运算单元形成认证电路。8.如权利要求3所述的半导体器件，其特征在于，属于所述多个对的多个运算单元形成比较电路，属于所述多个对的多个存储单元存储作为比较基准的基准信息，所述输出单元输出比较电路的比较结果。9.如权利要求3所述的半导体器件，其特征在于，所述存储单元包含强电介质电容器。10.如权利要求3所述的半导体器件，其特征在于，所述存储单元是磁调制型存储器、相变化型存储器、电阻变化存储器和使用浮置栅电极的可电改写的存储器的其中之一。11.一种半导体器件，是可重构的半导体器件，其特征在于，它包括规则排列的可编程的多个运算元件；以及控制电路，可进行再编程，以便将在所述多个运算元件中具有随机位置关系的运算元件组成的第1运算元件组中被编程的电路功能，移动到至少一部分运算元件具有与第1运算元件组不同的随机位置关系的运算元件组成的第2运算元件组中。12.如权利要求11所述的半导体器件，其特征在于，所述控制电路在每个预定期间将具有当前电路功能的运算元件组作为第1运算元件组，而重构第2运算元件组。13.如权利要求12所述的半导体器件，其特征在于，所述预定期间是一定时间、及所述半导体器件接受一定次数的存取的期间之一。14.如权利要求12所述的半导体器件，其特征在于，所述各运算元件具有可编程的运算电路；将其他运算元件可编程地连接的连接电路；以及保持用于对运算元件进行编程的构成数据的非易失性存储元件组；所述控制电路对属于第1和第2运算元件组的运算元件的构成数据进行更新。15.如权利要求14所述的半导体器件，其特征在于，所述构成数据包含用于指定运算电路的运算的运算数据、以及指定基于连接电路的连接的连接数据。16.如权利要求15所述的半导体器件，其特征在于，所述非易失性存储元件是强电介质电容元件。17.一种重构成方法，被用于具有运算元件的排列的可重构的半导体器件，所述运算元件具有非易失性存储元件，其特征在于，所述半导体器件具有规则排列的可编程的多个运算元件，所述重构成方法具有以下步骤在控制电路中，确定由具有排列中的随机位置关系的运算元件组成的第1运算元件组构成的电路功能的步骤；以及在控制电路中，将确定的电路功能，移动到由至少一部分运算元件具有与第1运算元件组不同的随机位置关系的运算元件组成的第2运算元件组的步骤。18.如权利要求17所述的重构成方法，其特征在于，还包括在所述控制电路中，每经过一定时间，将具有当前的电路功能的运算元件组作为第1运算元件组，而重构第2运算元件组的步骤。19.如权利要求17所述的重构成方法，其特征在于，还包括在所述控制电路中，每当所述半导体器件接受一定次数的存取就将具有当前的电路功能的运算元件组作为第1运算元件组，而重构第2运算元件组的步骤。20.一种编程方法，用于对包括了运算元件的排列的可重构的半导体器件进行编程，所述运算元件具有非易失性存储元件，其特征在于，该方法包括从运算元件的排列中选择由具有随机位置关系的运算元件组成的运算元件组的选择步骤；以及在被选择出的运算元件组中对电路功能进行编程的步骤。全文摘要本发明的半导体器件包括存储数据的非易失性的存储单元；采用所述存储单元中存储的数据和从外部输入的数据进行运算的运算单元；以及输出所述运算单元的运算结果的输出单元，所述存储单元的输出线仅连接到所述运算单元。文档编号G11C16/22GK1758380SQ200510099488公开日2006年4月12日申请日期2005年9月5日优先权日2004年9月3日发明者山田隆善,香山信三,加藤刚久,岛田恭博申请人:松下电器产业株式会社