用自调整最大程序循环对非易失性存储器进行编程的制作方法

专利名称：用自调整最大程序循环对非易失性存储器进行编程的制作方法
技术领域：
本发明涉及对非易失性存储器进行编程。 背景技水半导体存储器已变得愈加普遍用于各种电子装置中。举例来说，非易失件半导体存 储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置以及 其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器属于最普遍的非易 失性半导体存储器。与传统的全功能EEPROM相比，利用快闪存储器(也是一类 EEPROM)，整个存储器阵列或存储器的一部分的内容可在一个步骤中擦除。传统的EEPROM和快闪存储器两者均利用半导体衬底中定位于沟道区上方且与其 绝缘的浮动栅极。浮动栅极定位于源极区与漏极区之间。控制栅极提供在浮动栅极上方 且与其绝缘。如此形成的晶体管的阈值电压由保持在浮动栅极上的电荷量控制。也就是说，在晶体管接通之前必须施加于控制栅极以允许其源极与漏极之间的传导的最小电压 量由浮动栅极上的电荷电平控制。当对EEPROM或快闪存储器装置(例如NAND快闪存储器装置)进行编程时，通 常将编程电压施加于控制栅极且将位线接地，从而促使将来自单元或存储器元件(例如， 存储元件)的沟道的电子被注入到浮动栅极中。当电子在浮动栅极中聚集时，浮动栅极 变为带负电，且存储器元件的阈值电压升高，使得存储器元件处于经编程状态。关于这 种编程的更多信息可查阅题为"Source Side Self Boosting Technique For Non-Volatile Memory"的第6,859,397号美国专利以及2003年7月29日申请的题为"Detecting Over Programmed Memory"的第2005/0024939号美国专利申请公开案；以上两个文献全文以 引用的方式并入本文中。一些EEPROM和快闪存储器装置具有用于存储两个电荷范围的浮动栅极，且因此 存储器元件可在两个状态(例如，经擦除状态和经编程状态)之间被编程/擦除。这种快 闪存储器装置有时称为二元快闪存储器装置，因为每个存储器元件可存储一个数据位。通过识别多个相异的允许/有效编程阈值电压范围来实施多状态(也称为多电平)快 闪存储器装置。每个相异的阈值电压范围对应于存储器装置中编码的数据位集合的预定 值。举例来说，每个存储器元件可在所述元件可处于对应于四个相异阈值电压范围的四个离散电荷带之一中时存储两个数据位。通常，在编程操作期间施加于控制栅极的编程电压是作为一系列脉冲而施加的。在 --种可能的方法中，脉冲的量值随着每个连续脉冲增加预定步长，例如0.2-0.4 V。图l 展示可施加于快闪存储器元件的控制栅极(或在一些情况下，导引栅极)的编程电压信 号Vpgm。 Vpgm包含量值随着时间增加的一系列脉冲。在编程脉冲之间的时期中，实施检 验操作。也就是说，在连续的编程脉冲之间读取正在并行编程的一组元件中的每个元件 的编程电平，以确定其是等于还是大于所述元件要被编程到的检验电平。对于多状态快 闪存储器元件的阵列，可针对元件的每个状态执行检验步骤以允许确定元件是否己达到 其数据相关检验电平。举例来说，能够在四个状态中存储数据的多状态存储器元件可能 需要针对三个比较点执行检验操作。如果在给定数目的脉冲(常规上是固定的)之后元件没有达到所需编程电平，那么宣告错误状态。编程电压Vpgm的量值的选择，包含选择初始值、电压步长(如果适用)以及在宣告错误状态之前应施加的最大脉冲数目，涉及各种因素之间的折衷。特定来说， 如果初始值或步长太大，那么一些存储器元件可能被过编程，从而导致不准确的阈值电 压，而如果初始值或步长太小将导致较长的编程时间。通常，非易失性存储器的用户期 望存储器快速编程。此外，将不同存储器元件编程到所需状态所需要的脉冲数目可能不 同。较慢的存储器元件将需要较多的脉冲，而较快的存储器元件将需要较少的脉冲。为了具有充足的裕限或缓冲以使得芯片分选良率(die-sort yield)可接受，通常允许相对较 大数目的Vpgm脉冲。举例来说，在90nm装置中，尽管多状态存储器元件装置中的大多 数上部页可在18个脉冲内编程，但最大允许脉冲数目可设定为例如24，以提供6个脉 冲的裕限。然而，如果存储器元件的一个正常页具有若干慢元件或具有一个不良列，那 么整个页将保持编程，直到最大数目的脉冲发生为止。因此，沿着与所述慢元件或不良列相同的字线的一些元件可能被干扰。而且，此情 形对于已经历许多编程循环的循环装置比对于未显著被使用的新装置更严重，因为循环 装置由于电荷俘获的缘故而比新装置快。特定来说，在非易失性存储器装置经历许多编 程循环时，电荷变为俘获在浮动栅极与沟道区之间的绝缘体或电介质中。此电荷俘获将 阈值电压移位到较高电平，其允许存储器元件较快地编程，同时也使得较难擦除元件中 的电荷。如果编程信号的量值设定得太高，那么即使其不导致对新装置的过编程，在所 述装置变为较大程度被使用时，所述装置也可能经历过编程。因此，新装置将使其编程 电压设定得足够低以避免在装置变旧时发生过编程。这种对编程电压量值的降低将减小 新装置对数据进行编程的速度。因此，可将过量数目的编程脉冲施加于循环装置中的正常元件。循环装置比新装置 具有更多的不良列的事实使问题加剧。尽管有可能降低在宣告错误状态(如所提及)之 前使用的Vpgm脉冲的数目，但这降低了良率。举例来说，如果最大编程脉冲数目从24 减少到22，那么芯片分选良率减少约5%，这通常认为是不可接受的。发明内容本发明通过提供一种用于调整施加于非易失性存储器中的元件的编程电压脉冲数 目而不增加错误元件发生率的方法来解决上述和其它问题，所述错误元件即在最大可允 许脉冲数目内没有达到所需电压电平的元件。为了实现这个结果，调整所允许电压脉冲 的数目以使得其对于相对于新存储器装置的循环存储器装置而改变。在一个实施例中， 一种用于对非易失性存储装置进行编程的方法包含使用-系列 电压脉冲对至少一第一非易失性存储元件进行编程以达到第一检验电平，以及检测何时 所述至少一第一非易失性存储元件己达到所述第一检验电平。所述方法进一步包含响应 于所述检测而实施将在对至少一第二非易失性存储元件进行编程以达到第二检验电平 的过程中使用的最大可允许额外电压脉冲数目。第一和第二检验电平可以相同或不同， 且可进一步为中间或最终检验电平。在另一实施例中， 一种用于对非易失性存储装置进行编程的方法包含针对非易失 性存储元件集合执行一个或一个以上初始编程循环，直到非易失性存储元件的第一子集 已达到第一检验电平为止；以及在非易失性存储元件的第一子集达到第一检验电平之后 针对非易失性存储元件的集合执行一个或一个以上额外的编程循环，所述一个或一个以 上额外编程循环不超过预定的最大额外编程循环数目。在另一实施例中， 一种用于对非易失性存储装置进行编程的方法包含检测非易失 性存储元件集合中的至少一第一非易失性存储元件在电压脉冲已施加于其上之后何时 已达到第一检验电平，以及响应于所述检测而实施将施加于至少一第二非易失性存储元 件以促使所述至少一第二非易失性存储元件达到第二检验电平的最大可允许电压脉冲 数目。


图1描绘可施加于快闪存储器装置的一个或一个以上控制栅极的编程电压的一个实例。图2是NAND串的俯视图。图3是图2的NAND串的等效电路图。图4是图2的NAND串的横截面图。 图5是非易失性存储器系统的框图。 图6是非易失性存储器阵列的框图。图7描绘多状态装置中关于从经擦除状态到经编程状态的直接编程的阈值电压分布 的示范性集合。图8描绘多状态装置中关于从经擦除状态到经编程状态的双通过编程的阈值电压分 布的示范性集合。图9A-9C展示各种阈值电压分布并描述用于对非易失性存储器进行编程的过程。 图IO是描述编程性能的表格。图11是描述在自适应地调节在存储器元件被宣告为错误之前可施加于存储器元件 的最大可允许编程脉冲数目的同时对非易失性存储装置进行编程的过程的流程图。图12描绘阈值电压(Vth)与时间以及位线电压(Vbl)与时间的曲线图。图13描绘施加于新存储器装置的编程脉冲。图14描绘施加于循环存储器装置的编程脉冲。
具体实施方式
适合于实施本发明的非易失性存储器系统的一个实例使用NAND快闪存储器结构， 其包含在两个选择栅极之间串联布置多个晶体管。串联的晶体管和选择栅极称为NAND 串。图2是展示一个NAND串的俯视图。图3是其等效电路。图2和3中描绘的NAND 串包含四个晶体管100、 102、 104和106，其串联且夹在第一选择栅极120与第二选择 栅极122之间。选择栅极120将NAND串连接到位线接点126。选择栅极122将NAND 串连接到源极线接点128。通过向控制栅极120CG施加适当电压来控制选择栅极120。 通过向控制栅极122CG施加适当电压来控制选择栅极122。晶体管100、 102、 104和106 中的每一者具有控制栅极和浮动栅极。晶体管100具有控制栅极100CG和浮动栅极 IOOFG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极 104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制 栅极IOOCG、 102CG、 104CG和106CG分别连接到字线WL3、 WL2、 WL1和WLO。在 一种可能的设计中，晶体管IOO、 102、 104和106每一者是存储器单元或元件。在其它 设计中，存储器元件可包含多个晶体管，或者可不同于图2和3中描绘的那些晶体管。 选择栅极120连接到选择线SGD，而选择栅极122连接到选择线SGS。图4提供上述NAND串的横截面图。NAND串的晶体管形成于p阱区140中。每个晶体管包含堆叠栅极结构，其包含控制栅极(100CG、 102CG、 104CG和106CG)和 浮动栅极(IOOFG、 102FG、 104FG和106FG)。浮动栅极形成于氧化物或其它介电膜顶 部上的p阱的表面上。控制栅极在浮动栅极上方，其中多晶硅间介电层将控制栅极与浮 动栅极分离。存储器元件(100、 102、 104和106)的控制栅极形成字线。N+掺杂层130、 132、 134、 136和138在相邻元件之间被共享，借此元件彼此串联连接以形成NAND串。 这些N+掺杂层形成每一元件的源极和漏极。举例来说，N+掺杂层130用作晶体管122 的漏极和晶体管106的源极，N+掺杂层132用作晶体管106的漏极和晶体管104的源极， N+掺杂层134用作晶体管104的漏极和晶体管102的源极，N+掺杂层136用作晶体管 102的漏极和晶体管IOO的源极，且N+掺杂层138用作晶体管IOO的漏极和晶体管120 的源极。N+掺杂层126连接到NAND串的位线，而N+掺杂层128连接到多个NAND 串的共用源极线。请注意，尽管图2-4展示NAND串中的四个存储器元件，但四个晶体管的使用仅作 为实例而提供。用于本文所描述的技术的NAND串可具有四个以下存储器元件或四个以 上存储器元件。举例来说， 一些NAND串将包含8个、16个、32个、64个或更多存储 器元件。本文的论述不限于NAND串中的任何特定数目的存储器元件。每个存储器元件可存储以模拟或数字形式表示的数据。当存储一个数字数据位时， 存储器元件的可能阈值电压的范围被划分为两个范围，其被指派逻辑数据"1"和"0"。 在NAND型快闪存储器的一个实例中，在存储器元件被擦除之后电压阈值为负，其可界 定为逻辑"1"状态。在编程操作之后阈值电压为正，其可界定为逻辑"0"状态。当阈 值电压为负且通过向控制栅极施加OV来尝试读取时，存储器元件将接通以指示正在存 储逻辑l。当阈值电压为正且通过向控制栅极施加0 V而尝试读取操作时，存储器元件 将不接通，其指示存储逻辑O。存储器元件也可存储多个状态，借此存储多个数字数据位。在存储多个数据状态的 情况下，阈值电压窗被划分为状态的数目。举例来说，如果使用四个状态，那么将有四 个阈值电压范围被指派给数据值"11"、 "10"、 "01"和"00"。在NAND型存储器的一 个实例中，在擦除操作之后的阈值电压为负且界定为"11"。正阙值电压用于状态"10"、 "01"和"00"。在一些实施方案中，使用Gray码指派将数据值(例如，逻辑状态)指 派给阈值范围，使得如果浮动栅极的阈值电压错误地移位到其相邻物理状态，那么只有 一个位将受到影响。编程到存储器元件中的数据与元件的阈值电压范围之间的具体关系 取决于对存储器元件采用的数据编码方案。举例来说，第6,222,762号美国专利和2003 年6月13日申请且在2004年12月16日作为第2004/0255090号美国专利申请公开案公开的题为"Tracking Cells For A Memory System"的第10/461,244号美国专利申请案(以 上两者全文以引用的方式并入本文中)描述了用于多状态快闪存储器元件的各种数据编 码方案。以下美国专利中提供了 NAND型快闪存储器及其操作的相关实例，所述美国专利中 的每一者全文以引用的方式并入本文中第5,386,422、 5,570,315、 5，774，397、 6,046,935、 6,456,528和6,522,580号美国专利。除NAND快闪存储器以外的其它类型的非易失性存 储器也可用于本发明。在快闪EEPROM系统中有用的另一类型的存储器元件是电荷俘获元件，其利用非 传导介电材料代替传导浮动栅极来以非易失性方式存储电荷。在Chan等人的论文"A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device" (IEEE Electron Device Letters，第EDL-8巻，第3期，1987年3月，93-95页)中描述了此种元件。由氧化硅、氮 化硅和氧化硅("ONO")形成的三层电介质夹在传导控制栅极与存储器元件沟道上方的 半传导衬底的表面之间。通过将电子从元件沟道注入到氮化物中来对元件进行编程，在 氮化物处电子被俘获并存储在限制区中。此存储的电荷接着以可检测的方式改变元件沟 道的一部分的阈值电压。通过将热空穴注入到氮化物中来擦除元件。还参见Nozaki等 人的"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application" (IEEE Journal of Solid-State Circuits,第26巻，第4期，1991年4月，497-501页)，其描述 了处于分裂栅极配置中的类似元件，其中掺杂的多晶硅栅极在存储器元件沟道的一部分 上延伸以形成单独的选择晶体管。上述两篇论文全文以引用的方式并入本文中。在以引 用的方式并入本文中的"Nonvolatile Semiconductor Memory Technology"(由William D. Brown和Joe E. Brewer编写，IEEE Press, 1998)的1.2章中提到的编程技术在所述章中 还描述为可应用于介电电荷俘获装置。本段中描述的存储器元件也可用于本发明。因此， 本文描述的技术也适用于不同存储器元件的介电区之间的耦合。Eitan等人的"NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" (IEEE Electron Device Letters,第21巻，第11期，2000年11月，543-545页)已描述在每个 元件中存储两个位的另一方法，其描述了在源极与漏极扩散之间的沟道上延伸的ONO 介电层。用于一个数据位的电荷局限在邻近于漏极的介电层中，且用于另一数据位的电 荷局限在邻近于源极的介电层中。通过单独读取电介质内的空间上分隔的电荷存储区的 二元状态而获得多状态数据存储。本段中描述的存储器元件也可用于本发明。图5是可用于实施本发明的快闪存储器系统的一种设计的框图。在此系统中，存储 器元件阵列202由列控制电路204、行控制电路206、 c源极控制电路210以及p阱控制电路208控制。列控制电路204连接到存储器元件阵列202的位线以用于读取存储在存 储器元件中的数据、用于确定编程操作期间存储器元件的状态，以及用于控制位线(BL) 的电位电平以促进或抑制编程。行控制电路206连接到字线以选择字线中的一者、施加 读取电压、施加编程电压以及施加擦除电压。举例来说，在EPROM和快闪存储器电路 中使用的编程电压电平高于存储器电路中通常使用的电压。其常常高于供应到电路的电 压。这些较高电压可通过行控制电路206中(或其它地方)的电荷泵来产生，所述电荷 泵在一个实例中基本上将电荷转储到电容性字线中以将其充电到较高电压。电荷泵接收 处于电压Vi。的输入，并通过在一系列电压乘法器级中逐渐升高输入电压来提供处于较 高电压V。u,的输出。将电压输出供应到负载，例如EPROM存储器电路的字线。在一些 实施方案中，存在从负载到电荷泵的反馈信号。常规的现有技术泵响应于指示负载已达 到预定电压的信号而关闭。或者，使用分路来防止一旦负载达到预定电压就发生过充电。 然而，这消耗较多功率且在低功率应用中是不合需要的。关于电荷泵的更多信息可查阅 全文以引用的方式并入本文中的第6,734,718号美国专利。c源极控制电路210控制连接到存储器元件的共用源极线(图6中标记为"C源极")。 p阱控制电路208控制p阱电压。存储在存储器元件中的数据由列控制电路204读出并经由数据输入/输出缓冲器212 输出到外部I/O线。将待存储在存储器元件中的编程数据经由外部I/O线输入到数据输 入/输出缓冲器212，并传送到列控制电路204。外部1/0线连接到控制器218。用于控制快闪存储器装置的命令数据输入到控制器218。命令数据通知快闪存储器 请求何种操作。输入命令传送到状态机216，其控制列控制电路204、行控制电路206、 c源极控制210、 p阱控制电路208以及数据输入/输出缓冲器212。状态机216还可输出 快闪存储器的状态数据，例如就绪/忙(READY/BUSY)或通过/失败(PASS/FAIL)。在 一些设计中，状态机216负责管理编程过程，包含下文所述的流程图中描绘的过程。控制器218与或可与例如个人计算机、数码相机、个人数字助理等主机系统连接。 控制器218与主机通信以便从主机接收命令和数据，并向主机提供数据和状态信息。控 制器218将来自主机的命令转换为可由与状态机216通信的命令电路214解译和执行的 命令信号。控制器218通常含有缓冲存储器以用于将用户数据写入到存储器阵列或从存 储器阵列读取用户数据。在一些设计中，可由控制器管理编程过程。一个示范性存储器系统包括一个包含控制器218的集成电路，以及一个或一个以上 含有存储器阵列和相关联的控制、输入/输出以及状态机电路的集成电路芯片。趋势是将 系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上。存储器系统可内嵌作为主机系统的一部分，或可包含在以可移除方式插入到主机系统中的存储器 卡(或其它封装)中。此种可移除卡可包含整个存储器系统(例如，包含控制器)或仅 包含存储器阵列和相关联的外围电路(其中控制器内嵌在主机中)。因此，控制器(或 控制能力)可内嵌在主机中或包含在可移除存储器系统内。在一些实施方案中，图5的一些组件可进行组合。在各种设计中，图5中除存储器 元件阵列202以外的组件中的一者或一者以上可视为管理电路。举例来说， 一个或一个 以上管理电路可包含以下各项中的任一者或其组合命令电路、状态机、行控制电路、 列控制电路、阱控制电路、源极控制电路或数据1/0电路。图6提供存储器元件阵列202的示范性结构。作为一个实例，描述NAND快闪 EEPROM，其分割为1024个区块。在擦除操作中，存储在每个区块中的数据同时被擦 除。在一种设计中，区块是同时被擦除的元件的最小单位。在此实例中，在每个区块中， 存在划分为偶列和奇列的8512个列。位线也划分为偶位线(BLe)和奇位线(BLo)。 图6展示串联连接以形成NAND串的四个存储器元件。尽管展示每个NAND串中包含 四个元件，但可使用四个以上或四个以下存储器元件。NAND串的一个端子经由选择晶 体管SGD连接到相应的位线，且另一端子经由第二选择晶体管SGS连接到c源极线。在读取和编程操作的一种配置中，同时选择4256个存储器元件。选定的存储器元 件具有相同的字线和相同种类的位线(即，偶位线或奇位线)。因此，可同时读取或编 程形成一逻辑页的532字节的数据，且存储器的一个区块可存储至少8个逻辑页(4个 字线，每一字线具有奇页和偶页)。对于多状态存储器元件，当每个存储器元件存储两 个数据位，其中这两个位中的每一位存储在不同页中时， 一个区块存储16个逻辑页。 其它大小的区块和页也可用于本发明。另外，除了图5和6的那些结构以外的结构也可 用于实施本发明。举例来说，在一种设计中，位线不划分为奇位线和偶位线，使得可同 时(或不同时)编程和读取所有位线。可通过将p阱升高到擦除电压(例如，20 V)并将选定区块的字线接地来擦除存储 器元件。源极线和位线是浮动的。可对整个存储器阵列、单独区块、或作为存储器装置 的一部分的另一存储器元件单位执行擦除。在一种可能的方法中，电子从浮动栅极转移 到p阱区，使得阈值电压变为负。在读取和检验操作中，选择栅极(SGD和SGS)和未选择的字线(例如，当WL1 是选定字线时，为WL0、 WL2和WL3)被升高到读取通过电压(例如，4.5 V)以使晶 体管作为通过栅极而操作。选定字线WL1连接到一电压，所述电压的电平是针对每一 读取和检验操作规定的，以便确定相关存储器元件的阈值电压是高于还是低于这个电平。举例来说，在双层级存储器元件的读取操作中，可将选定字线WL1接地，使得检 测到闽值电压是否高于OV。在双层级存储器元件的检验操作中，选定字线WL1连接到 例如0.8V，使得检验出阈值电压是否已达到至少0.8 V。源极和p阱处于OV。选定位 线(假定为偶位线(BLe))预充电到例如0.7V的电平。如果阈值电压高于字线上的读 取或检验电平，那么与所关注元件相关联的位线(BLe)的电位电平由于非传导存储器 元件的缘故而维持高电平。另一方面，如果阈值电压低于读取或检验电平，那么相关位 线(BLe)的电位电平减小到例如小于0.5 V的低电平，因为传导存储器元件对位线进 行放电。因此可通过连接到位线的电压比较器读出放大器来检测存储器元件的状态。上述擦除、读取和检验操作是根据此项技术中已知的方法执行的。因此，所属领域 的技术人员可改变所解释的许多细节。也可使用此项技术中已知的其它擦除、读取和检 验方法。如上所述，每个区块可划分为若干页。在一种方法中，页是编程单位。在一些实施 方案中，个别页可划分为区段且区段可含有作为基本编程操作一次写入的最少数目的元 件。 一个或一个以上数据页通常存储在一行存储器元件中。 一页可存储一个或一个以上 扇区。扇区包含用户数据和额外开销数据，例如已依据扇区的用户数据计算的错误校正 码(ECC)。控制器的一部分在数据正被编程到阵列中时计算ECC，且还在从阵列读取 数据时使用ECC检查数据。或者，ECC和/或其它额外开销数据与其所属的用户数据存 储在不同的页中或甚至不同的区块中。在其它设计中，存储器装置的其它部分(例如状 态机)可计算ECC。用户数据扇区通常是512个字节，对应于磁盘驱动器中的扇区的大小。额外开销数 据通常是额外的16-20个字节。大量的页形成一区块，其包含来自8个页的任何地方， 例如多达32、 64或更多页。图7说明当每个存储器元件存储两个数据位时存储器元件阵列的阈值电压分布。E 描绘经擦除存储器元件的第一阈值电压分布。A、 B和C描绘经编程存储器元件的三个 闽值电压分布。在一种设计中，E分布中的阈值电压为负，且A、 B和C分布中的阈值 电压为正。图7的每个相异阈值电压范围对应于数据位集合的预定值。编程到存储器元件中的 数据与元件的阈值电压电平之间的具体关系取决于针对元件采用的数据编码方案。 一个 实例将"11"指派给阈值电压范围E (状态E)，将"10"指派给阈值电压范围A (状态 A),将"00"指派给阈值电压范围B (状态B),且将"01"指派给阈值电压范围C (状 态C)。然而，在其它设计中，使用其它方案。图7还展示用于从存储器元件读取数据的三个读取参考电压Vra、 Vrb和Vrc。通过 测试给定存储器元件的阈值电压是高于还是低于Vra、 Vrb和Vrc，系统可确定存储器元 件的状态。图7还展示三个检验参考电压Vva、 Vvb和Vvc。当将存储器元件编程到状 态A、 B或C时，系统将测试那些存储器元件是否分别具有大于或等于Vva、 Vvb或Vvc的阈值电压。在一种称为全序列编程的方法中，存储器元件可从擦除状态E被直接编程到经编程 状态A、 B或C中的任一者(如弯曲箭头所描绘)。举例来说，待编程的一个存储器元 件总体可首先经擦除以使得总体中的所有存储器元件处于经擦除状态E。在一些存储器 元件正从状态E被编程到状态A时，其它存储器元件正从状态E被编程到状态B和/或 从状态E被编程到状态C。图8说明对存储两个不同页(下部页和上部页)的数据的多状态存储器元件进行编 程的双通过技术的实例。描绘四个状态状态E (11)、状态A (10)、状态B (00)和 状态C (01)。对于状态E，两个页均存储"1"。对于状态A，下部页存储"0"且上部 页存储"1"。对于状态B，两个页均存储"0"。对于状态C，下部页存储"1"且上部页 存储"0"。请注意，尽管具体的位型式已指派给所述状态的每一者，但也可指派不同的 位型式。在第一编程通过中，根据待编程到下部逻辑页中的位设定元件的阈值电压电平。 如果所述位是逻辑"l",那么阔值电压不改变，因为其由于早先已经擦除而处于适当的 状态。然而如果待编程的位是逻辑"O"，那么元件的阈值电平增加到状态A，如箭头230 所示。这样第一编程通过结束。在第二编程通过中，根据正编程到上部逻辑页中的位来设定元件的阈值电压电平。 如果上部逻辑页位将存储逻辑"1"，那么不发生编程，因为元件依据下部页位的编程而 处于状态E或A中的一者，所述两个状态均承载上部页位"l"。如果上部页位将是逻辑 "0"，那么阈值电压移位。如果第一通过导致元件保持在经擦除状态E，那么在第二阶 段，元件经编程以使得阈值电压增加到状态C内，如箭头234所描绘。如果元件由于第 一编程通过的缘故已被编程到状态A，那么存储器元件在第二通过中进一步编程以使得 阈值电压增加到状态B内，如箭头232所描绘。第二通过的结果是将元件编程到指定为 针对上部页存储逻辑"0"而不改变下部页的数据的状态。在一种方法中，如果写入足够的数据以填满整个页，那么可设定系统以执行全序列 写入。如果没有为全页写入足够的数据，那么编程过程可用所接收的数据对下部页进行 编程。当接收后续数据时，系统接着将对上部页进行编程。在又一方法中，系统可在对 下部页进行编程的模式中开始写入，并且如果随后接收足够的数据以填满字线的存储器元件的全部或大部分，那么转换到全序列编程模式。发明人SergyAnatolievichGorobets 和Yan Li在2004年12月14日申请的题为"Pipelined Programming of Non-Volatile Memories Using Early Data"的第11/013,125号美国专利申请案中揭示了此方法的更多细 节，所述专利申请案全文以引用的方式并入本文中。图9A-9C揭示用于对非易失性存储器进行编程的另一过程，其通过对于任何特定的 存储器元件，在针对先前页对邻近存储器元件进行写入之后相对于特定页对所述特定存 储器元件进行写入，来减少浮动栅极到浮动栅极的耦合。在一种示范性实施方案中，每 个非易失性存储器元件使用四个数据状态存储两个数据位。举例来说，假定状态E是经 擦除状态且状态A、 B和C是经编程状态。状态E存储数据ll,状态A存储数据Ol， 状态B存储数据10且状态C存储数据00。这是非Gray编码的实例，因为两个位均在 邻近状态A与B之间改变。也可使用其它的对物理数据状态的数据编码。每个存储器元 件存储来自两个数据页的位。出于参考的目的，这些数据页将称为上部页和下部页；然 而其可被给定其它标记。对于图9A-9C的过程，参看状态A，上部页存储位0且下部页 存储位l。参看状态B，上部页存储位l且下部页存储位0。参看状态C，两个页均存储 位数据0。图9A-9C的编程过程是两步过程。在第一步骤中，对下部页进行编程。如果 下部页将保留数据1，那么存储器元件状态保持在状态E。如果数据将被编程到0，那么 存储器元件的阈值电压VTH升高以使得存储器元件被编程到状态B'。图9A因此展示存 储器元件从状态E到状态B'的编程。图9A中描绘的状态B'表示中间状态B;因此，将 检验点描绘为Vvb'，其低于图9C中描绘的Vvb。在一种设计中，在存储器元件从状态E被编程到状态B'之后，其在邻近字线上的相 邻存储器元件接着将相对于其下部页而被编程。在对相邻存储器元件进行编程之后，浮 动栅极到浮动栅极的耦合作用将升高处于状态B'的所考虑的存储器元件的表观阈值电 压。这将具有将状态B，的阈值电压分布加宽到描绘为图9B的阈值电压分布250的阈值 电压分布的作用。这种阈值电压分布的表观加宽将在对上部页进行编程时得到补救。图9C描绘对上部页进行编程的过程。如果存储器元件处于经擦除状态E且上部页 将保持在l，那么存储器元件将保持在状态E。如果存储器元件处于状态E且其上部页 数据将被编程到0,那么存储器元件的阈值电压将升高以使得存储器元件处于状态A。 如果存储器元件处于状态B'，其中中间阈值电压分布250和上部页数据将保持在1，那 么存储器元件将被编程到最终状态B。如果存储器元件处于状态B'，其中中间阈值电压 分布250和上部页数据将变为数据0,那么存储器元件的闳值电压将升高以使得存储器 元件处于状态C。图9A-9C所描绘的过程减少了浮动栅极到浮动栅极的耦合的作用，因为仅相邻存储器元件的上部页编程将对给定存储器元件的表观阈值电压产生影响。替代 的状态编码的实例是在上部页数据为1时从分布250移动到状态C，且在上部页数据为 0时移动到状态B。尽管图9A-9C提供相对于四个数据状态和两个数据页的实例，但所 教示的概念可应用于具有四个以上或四个以下状态和并非两个页的其它实施方案。关于 各种编程方案和浮动栅极到浮动栅极的耦合的更多细节可査阅2005年4月5日申请的 题为"Compensating For Coupling During Read Operations Of Non-Volatile Memory"的第 11/099,133号美国专利申请案。图IO提供描述非易失性存储器的编程期间的性能的实例的表。针对新的(未使用)装置和已执行ioooo个编程循环的装置提供数据。在一种方法中，编程循环包含编程和擦除(或擦除然后编程)的动作。在其它方法中，编程循环可包含编程而没有擦除。所述表展示如何根据上文相对于图8描述的方法使用许多电压编程脉冲(Vpgm)将数据编 程到下部页和上部页中。还存在关于根据相对于图7描述的方法执行全序列编程的数据。 在两种情况下，初始脉冲的量值是16.0V,且步长是0.3V。如图10中所描绘，针对新 的和使用过的装置的平均编程时间分别是800 psec和650 psec。新装置比循环装置大约 多需要三个编程脉冲。另外，新装置在软编程过程(下文描述)期间需要较多编程脉冲。为了避免对循环装置中的正常单元或元件施加过量数目的编程脉冲，而不增加降低 芯片分选良率的风险，建议自适应地调节在存储器元件被宣告为错误之前可施加于存储 器元件的编程脉冲的最大可允许数目。以此方式，可在装置循环时随着时间逐渐调节编 程脉冲的最大可允许数目。图11是描述在自适应地调节在存储器元件被宣告为错误之前可施加于存储器元件 的编程脉冲的最大可允许数目的同时对非易失性存储装置进行编程的过程的流程图。所 述过程可响应于接收到对数据进行编程的请求(步骤400)而起始。在步骤402中，系 统选择存储器的适当部分进行编程。这可能包含选择区块和/或页和/或扇区进行写入。 视需要，可递增循环计数，其为编程循环的数目的计数。循环计数可存储在快闪存储器 阵列、状态机、控制器或另一位置中。在一种方法中，循环计数存储在与状态机相关联 的寄存器中。在步骤404处，视需要对存储器的选定部分进行预编程，其提供对存储器 的均匀磨损。选定扇区或页中的所有存储器元件被编程到相同的阈值电压范围。在步骤 406处，接着擦除待编程的所有存储器元件。举例来说，步骤406可包含将所有存储器 元件移动到状态E (见图7-9)。在擦除过程期间，有可能一些存储器元件的阔值电压降 低到分布E以下的值(见图7-9)。在步骤408处，系统例如通过向存储器元件施加与图 1中所示类似的编程电压脉冲以使得其阈值电压将增加到阈值电压分布E内，来执行软编程过程。视需要，系统可存取指示初始编程脉冲的量值的旗标。参看图10,例如，Vpgm的初 始值可为16.0 V。可通过对电荷泵适当编程来设定Vpgm的初始值。在步骤410处，将所 施加的电压脉冲的总数的计数或编程计数PC初始设定为0，并针对每次通过进行结算。 在步骤412处，进行检查以确定是否已超过固定脉冲限值(FPL)。关于FPL还参见图1。 举例来说，可使用例如24个脉冲的FPL。除了下文描述的自适应脉冲限值(APL)(其 通常较低)以外，视需要还对所施加脉冲的数目维持此限值。在步骤414中，将编程脉 冲Vpgm施加到适当的字线。在步骤416中，检验所述字线上的存储器元件以查看存储器 元件中的任一者是否已达到相关联的目标阈值电压电平。也就是说，可确定存储器元件 的子集(其包含一个或一个以上存储器元件)是否已经检验。检验电平可以是例如非易 失性存储元件将被编程到的最终电压电平，或在最终电压电平之前的中间电压电平。此 外，检验电平无需对于所有存储器元件是相同的。更多细节请参见图12。如果存储器元件均未经检验，那么在步骤418处增加Vpgm,且在步骤410处在施加 下一编程脉冲时开始额外的通过或编程循环，只要没有超过固定脉冲限值即可。重复所述过程，直到存储器元件中的至少一者已经检验为止。请注意，Vpgm的量值可递增固定或变化的步长(例如，0.3 V)，或在使用具有相等量值的脉冲时不需要递增。 一旦在步 骤416处第一存储器元件(一或多个)已经检验为满足规定的阈值电压电平，就在步骤 424处开始对额外电压脉冲的计数。可施加规定数目"A"的额外脉冲以允许剩余存储 器元件达到检验电平，借此自适应地设定施加于元件的脉冲的总数。在一个实施例中，"A"可等于非易失性存储元件的页或其它群组的自然阈值电压分布除以步进式电压脉 冲的步长。在其它实施例中，可通过装置特征化或其它方式来确定额外脉冲的数目。此外，不必对为使第一存储器元件达到检验电平所需的脉冲数目进行计数，因为一 旦检测到第一存储器元件的检验就可对所施加的额外脉冲的数目进行计数。举例来说， 第一存储器元件可在8个脉冲之后达到检验电平，且所允许的额外脉冲的数目"A"可 为6个脉冲。在此实例中，作为可施加的脉冲总数的自适应脉冲限值(APL)因此限于 14，其低于24个脉冲的FPL。在此情况下，计数器仅需要计数到6来实施APL。此方 法提供使处理额外开销最少的流线式设计。因此，可通过以下操作来实施APL:在第一 存储器元件已经检验之后开始单独的计数器，以确定何时已将最大可允许数目("A") 的额外脉冲施加于剩余存储器元件以允许其同样达到所需的检验电平。在另一方法中， 当第一存储器元件经检验时的脉冲计数(PC1)可被记录并与最大可允许的额外脉冲数目("A")求和以通过公式APL-PC1+A来获得自适应脉冲限值(APL)。接着可使用跟踪脉冲总数的单个计数器来确定何时达到APL。这些值之间的关系的额外解释请参见图 13和14以及下文的进一步相关论述。在步骤426处，进行检査以确定是否已超过自适应脉冲限值(APL)。如果已超过限 值，那么在本实例中在所有元件已经检验之前已施加所有6个额外脉冲。在此情况下， 编程过程失败，且在步骤420处设定失败状态。另外，在步骤422处针对特定的失败存 储器元件宣告错误。如果在步骤426处没有超过自适应限值，那么在步骤428处检査所 有存储器元件是否已经检验为已达到其目标阈值电压电平。如果所有元件已经检验，那 么编程过程成功完成，如步骤430中的"状态=通过"所指示。如果在步骤428处不是所有元件已经检验，那么在步骤410处增加Vpgm且开始额外循环。因此，重复所描述的过程，直到超过APL、所有存储器元件经检验或超过FPL (无论哪种情况首先出现)为 止。请注意，已达到其目标阈值电压的存储器元件被阻止在当前编程循环的剩余部分中 进行编程。当接收到对例如数据的额外区块、页或扇区的额外数据进行编程的后续请求 时，可重复图11的整个过程。可以若干方法修改图11的过程。举例来说，可针对存储器的其中数据正被编程的 不同部分(例如，区块或区段)维持单独的固定和自适应脉冲计数限值。通常，可针对 存储器的经受不同降级速率的不同部分维持单独的值。此外，有可能通过确定例如所有存储器元件的界定部分(例如，10%)的若干存储 器元件何时已经检验来修改步骤416。在此情况下，可获得例如脉冲计数值的平均值或 平均数的统计度量作为值PC1，其与对额外脉冲的限值"A"求和以获得APL。此值代 表存储器装置中的多个最快编程元件，而不是代表单个最快元件。增加了一些额外的复 杂性，因为需要适当的控制电路来记录和处理多个脉冲计数值。接着可在同一编程循环 中和/或在一个或一个以上后续编程循环中针对剩余元件实施APL。还可能针对每个经 检验元件确定脉冲计数，并导出代表性PC，在此情况下可在一个或一个以上后续编程 循环中实施所得的APL。另外，在若干编程循环上所取的PC1的移动平均值或平均数可 用于导出可在一个或一个以上后续编程循环中实施的APL。所使用的度量可进一步包含 加权，例如使得PC1的较新近值被给予较高权重。此外，可强加关于在每次计算APL时APL的最大变化的规则。举例来说，可强加 --个规则以使得在每次计算APL时APL不会改变一个以上脉冲计数。平滑APL的变化 可避免影响性能的突然变化。另外，可强加一个规则以使得仅在一个方向上(例如向下) 调整APL以避免异常结果。此外，尽管图11指示针对每个编程循环计算APL，但有可能仅在指定的编程循环中计算新的APL，并转移所述值以在后续循环中实施，直到再次计算所述值为止。特定 来说，期望用于第一元件检验所需的编程脉冲的数目、PC1以及相应的APL将在数百个 或数千个编程循环之后随着时间逐渐呈向下趋势。因此，在每n个编程循环之后计算 APL可能已足够，其中(例如)11=50或100。或者，可在指定数目的编程循环之后，例 如500、 1000、 1250、 1500个编程循环等等之后，计算APL。此外，递增量可以是固定 的或可变的。举例来说，实验或理论数据可用于获得用以对存储器元件进行编程所需的 平均编程脉冲数目相对于编程循环数目的减少的曲线图。可相应地选择用于计算APL 的时间，因此在期望所需编程脉冲数目将较快改变时较频繁地计算APL。关于"A"，即用于适应不同存储器元件的不同编程性能特性的最大额外脉冲数目， 此值应设定得足够大以使得在施加"A"个额外脉冲之后保持未经检验的元件的数目不 过量，而所述值应足够小以使得总编程时间以及存储器中使用的总脉冲数目不过量。在 一种方法中，可使用大约6个脉冲的值。此外，"A"可以是固定或可变的值。举例来说， "A"可作为例如用于一个或一个以上存储器元件编程所需的脉冲数目(PC1)的参数 的函数而变化。在此情况下，当PC1较大时使用较大的"A"值，且当PC1较小时使用 较小的值。可构建一个表，其中不同的PC1范围与不同的"A"值相关。举例来说，对 于PC1 = 1-10， "A" =5;对于PC1 = 11-15， "A"-6;对于PCl = 16-20， "A"=7且对于PCl=21-24, "A"=8。或者，"A"可以计算为PCI的一部分，例如分数或百分数(例如50%)，并舍 入到最接近的整数。可使用向上舍入到下一最高整数。举例来说，对于PC1 = 15， "A" =8。在另一方法中，可基于存储器元件的使用来设定"A",存储器元件的使用例如由存 储器已经历的编程循环的数目(N)来决定。举例来说，对于N=l-1，000, "A"-8;对于 N=l,001-5，000, "A"=7且对于N=5，001-10,000, "A"=6。也可基于PCI与编程循环的数目 两者来设定"A"。在任一情况下，"A"在PC1和/或编程循环的数目随着时间减小时减 小。请注意，可针对存储器的不同部分(例如，存储来自上部页和下部页的数据的存储 器元件)维持单独的"A"值，与上文论述的可维持的单独APL值一致。还可基于所使 用的编程的类型，例如页模式编程与全序列编程，来设定值FPL、 APL和"A"。图12描绘阈值电压(VTH)与时间以及位线电压(VBL)与时间的曲线图。如上文 结合图ll所提及(步骤416)，编程过程包含检验存储器元件是否己达到相关联的目标 阈值电压电平，其中检验电平可为例如非易失性存储元件将被编程到的最终电压电平， 或在最终电压电平之前的中间电压电平。图12的过程表示粗略/精细编程过程。将编程电压Vpgm施加到待编程的存储器元件的控制栅极。在编程脉冲之间执行检验操作。在一个实施例中，界定第一中间检验电平 Vven和第二最终检验电平Vver2。如所提及，对于不同的存储器元件或存储器元件群组， 检验电平可以不同。此外，可能对于同一存储器元件或存储器元件群组具有两个以上检 验电平。如果正被编程的存储器元件的阈值电压Vth小于Vverl，那么对于所述元件来说 编程以粗略模式继续，其中位线电压保持为低(例如，0 V)。当(例如在时间t3) VTH达到Vven但小于Vver2时，那么施加中间位线电压(例如，1 V)。由于所述中间位线电 压的，沟道电压将增加(例如，1 V)且所述存储器元件的编程将减慢，借此转变到精 细编程模式，因为由于每个后续编程脉冲引起的Vth的移位将減小。位线将保持在中间 位线电压持续若干脉冲，直到(例如在时间t5时)VTH达到最终目标检验电平Vve「2为 止，在此时间之后将例如通过将位线电压升高到Vinhibit (其例如可为Vdd)而使位线升 高以抑制进一步编程。通过此方法，可相对于使用单个检验电平的情况实现较窄的编程阈值电压分布，因 为一旦阈值电压接近于目标值(例如，在阈值电压高于Vven且低于Vver2时)，每阈值电 压脉冲的移位就会减小。然而，中间位线偏置减慢了存储器单元的编程，使得总编程时 间可能增加。可能需要多个额外脉冲(例如，通常为两到三个脉冲)来完成编程过程。图13描绘施加于新存储器装置的编程脉冲，而图14描绘施加于循环存储器装置的 编程脉冲。如所提及，由于非易失性存储器装置经历许多编程循环，因此电荷变为俘获 在浮动栅极与沟道区之间的绝缘物中。此电荷俘获将阈值电压移位到较高电平，其允许 存储器元件较快地编程以使得元件需要较少的电压脉冲来达到所需的电压电平。将图13 与图14进行比较可见，在第一元件经检验之前施加于存储器的Vpgm脉冲的数目(PC1)对于循环存储器来说减少。此外，在所示的实例中，最大可允许的额外编程脉冲数目"A" 对于新存储器装置和循环存储器装置两者来说是相同的。因此，自适应脉冲限值(APL)对于循环装置来说也减小。已出于说明和描述的目的呈现了本发明的以上具体实施方式
。其不希望是详尽的或 将本发明限于所揭示的精确形式。根据以上教示，许多修改和变化是可能的。选择所描 述的实施例是为了最佳地解释本发明的原理及其实际应用，借此使所属领域的其他技术 人员能够在各种实施例中并以适合所预期的特定用途的各种修改来最佳地利用本发明。 希望本发明的范围由所附权利要求书界定。
权利要求
1.一种用于对非易失性存储装置进行编程的方法，其包括使用一系列电压脉冲对至少一第一非易失性存储元件进行编程以达到第一检验电平；检测何时所述至少一第一非易失性存储元件已达到所述第一检验电平；以及响应于所述检测实施将在对至少一第二非易失性存储元件进行编程以达到第二检验电平的过程中使用的最大可允许额外电压脉冲数目。
2. 根据权利要求l所述的方法，其中基于以下各项的和实施所述最大可允许额外电压脉冲数目(a)所述至少一第一 非易失性存储元件达到所述第一检验电平所需的所述电压脉冲的数目，和(b)所 述最大可允许额外电压脉冲数目。
3. 根据权利要求1所述的方法，其中所述最大可允许额外电压脉冲数目可根据所述至少一第一非易失性存储元件达 到所述检验电平所需的所述电压脉冲的数目而变化。
4. 根据权利要求1所述的方法，其中所述最大可允许额外电压脉冲数目是固定的。
5. 根据权利要求l所述的方法，其中所述最大可允许额外电压脉冲数目是可变的。
6. 根据权利要求1所述的方法，其进一步包括跟踪所述至少一第一非易失性存储元件随着时间的使用；其中所述最大可允许额外电压脉冲数目可根据所述使用而变化。
7. 根据权利要求6所述的方法，其中对所述使用的所述跟踪包括维持编程循环的计数。
8. 根据权利要求1所述的方法，其中所述至少一第一非易失性存储元件包括使用所述系列的电压脉冲经编程以达到所述第一检验电平的多个非易失性存储元件，所述方法进一步包括确定所述多个非易失性存储元件中的每一者达到所述第一检验电平所需的电压脉冲数目；以及基于所述多个非易失性存储元件中的每一者达到所述第一检验电平所需的所述 电压脉冲数目实施将在对所述至少一第二非易失性存储元件进行编程以达到所述第二检验电平的过程中使用的所述最大可允许额外电压脉冲数目。
9. 根据权利要求8所述的方法，其中基于从所述多个非易失性存储元件中的每一者达到所述第一检验电平所需的所 述电压脉冲数目中导出的统计度量来实施在对所述至少一第二非易失性存储元件 进行编程以达到所述第二检验电平的过程中使用的所述最大可允许额外电压脉冲 数目。
10. 根据权利要求l所述的方法，其中在共同编程循环中对所述至少一第一非易失性存储元件和所述至少一第二非易 失性存储元件进行编程。
11. 根据权利要求l所述的方法，其中在其中对所述至少一第一非易失性存储元件进行编程的编程循环之后的编程循 环中对所述至少一第二非易失性存储元件进行编程。
12. 根据权利要求l所述的方法，其中所述最大可允许额外电压脉冲数目基于至少所述第一非易失性存储元件的阈值 电压分布除以所述电压脉冲的步长。
13. 根据权利要求1所述的方法，其中在共同区块和共同区段中的至少一者中提供所述至少一第一非易失性存储元件 和所述至少一第二非易失性存储元件。
14. 根据权利要求1所述的方法，其中用来自共同页的数据对所述至少一第一非易失性存储元件和所述至少一第二非 易失性存储元件进行编程。
15. 根据权利要求l所述的方法，其中所述第一和第二检验电平中的至少一者是最终电压电平之前的中间电压电平。
16.根据权利要求1所述的方法，其中所述第一和第二检验电平中的至少一者是最终电压电平。
17.—种非易失性存储系统，其包括至少一第一非易失性存储元件，和至少一第二非易失性存储元件；以及 -一个或一个以上管理电路，其与所述至少一第一非易失性存储元件以及与所述至 少一第二非易失性存储元件通信，所述一个或一个以上管理电路接收对数据进行编 程的请求，并响应于所述请求使用一系列电压脉冲对所述至少一第一非易失性存储 元件进行编程以达到第一检验电平，检测何时所述至少一第一非易失性存储元件已达到所述第一检验电平，且响应于所述检测实施将在对至少一第二非易失性存储元 件进行编程以达到第二检验电平的过程中使用的最大可允许额外电压脉冲数目。
18. 根据权利要求17所述的非易失性存储系统，其中一个或一个以上管理电路基于以下各项的和实施所述最大可允许额外电压脉冲 数目(a)所述至少一第一非易失性存储元件达到所述第一检验电平所需的所述电 压脉冲的数目，和(b)所述最大可允许额外电压脉冲数目。
19. 根据权利要求17所述的非易失性存储系统，其中所述额外电压脉冲数目可根据所述至少一第一非易失性存储元件达到所述第一 检验电平所需的所述电压脉冲的数目而变化。
20. 根据权利要求n所述的非易失性存储系统，其中所述最大额外电压脉冲数目是固定的。
21. 根据权利要求n所述的非易失性存储系统，其中所述最大额外电压脉冲数目是可变的。
22. 根据权利要求n所述的非易失性存储系统，其中所述一个或一个以上管理电路响应于所述请求使用所述系列的电压脉冲对多个 非易失性存储元件进行编程以达到所述第一检验电平，确定所述多个非易失性存储 元件中的每一者达到所述第一检验电平所需的电压脉冲的数目，并基于所述多个非易失性存储元件中的每一者达到所述第一检验电平所需的所述电压脉冲数目实施 将在对所述至少一第二非易失性存储元件进行编程以达到所述第二检验电平的过 程中使用的所述最大可允许额外电压脉冲数目。
23. 根据权利要求n所述的非易失性存储系统，其中所述至少一第一非易失性存储元件和所述至少一第二非易失性存储元件在共同 编程循环中被编程。
24. 根据权利要求n所述的非易失性存储系统，其中所述至少一第二非易失性存储元件在其中所述至少一第一非易失性存储元件被 编程的编程循环之后的编程循环中被编程。
25. 根据权利要求n所述的非易失性存储系统，其中所述至少一第一非易失性存储元件和所述至少一第二非易失性存储元件被提供 在共同区块和共同区段中的至少一者中。
26. 根据权利要求n所述的非易失性存储系统，其中所述至少一第一非易失性存储元件和所述至少一第二非易失性存储元件是用来自共同页的数据编程的。
27. 根据权利要求17所述的非易失性存储系统，其中所述第一和第二检验电平中的至少一者是最终电压电平之前的中间电压电平。
28. 根据权利要求17所述的非易失性存储系统，其中所述第一和第二检验电平中的至少一者是最终电压电平。
全文摘要
调整用以对非易失性存储器装置的存储器元件进行编程的最大可允许电压编程脉冲数目以考虑所述存储器元件中随着时间而发生的改变。施加编程脉冲，直到一个或一个以上存储器元件的阈值电压达到某一检验电平为止，在此之后可将界定的最大数目的额外脉冲施加于其它存储器元件以允许其同样达到相关联的目标阈值电压电平。所述技术实施在存储器循环时可随着时间改变的最大可允许编程脉冲数目。
文档编号G11C11/56GK101268519SQ200680034677
公开日2008年9月17日 申请日期2006年7月26日 优先权日2005年8月1日
发明者钧 万, 杰弗里·W·卢策 申请人:桑迪士克股份有限公司