专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，特别涉及一种动态随机存取存储器(以下简称为DRAM)。
技术背景利用电容器储存数据的DRAM单元已经广泛地作为半导体存储器 件。在DRAM中，在读或写数据之前，进行预充电操作将每个位线的 电位电平设定为预定电平。通常将半VDD预充电方法用作预充电方法。采用半VDD预充电 的方法，每个位线的电位电平被设定到电源电位VDD的一半电位左右。 当电源电压VDD变得较低，在目前情况下由预充电方法设定的电平也 变得较低。因此，在上述半VDD预充电方法中，由于预充龟的电平接 近读出放大器的阈值电平，所以读出放大器很难高精度地放大位线电 位之间的电位差。为了解决上述的问题，最近流行采用将预充电电平设定为接地电 位GND的技术。在日本未审专利申请No.2004 - 265533中公开了对位 线预充电到GND电平的该项技术。图8示出执行GND预充电操作的DRAM单元的电路图。图8示 出成对位线BT和BN。在图8示出的电路中，存储单元(以下简称为 主单元)CELLt和基准単元(以下简称为基准-单元)CELLRef分别与 位线对BT、 BN中的每一个连接。主单元CELLT存储真实数据。基准-单元CELL^f输出基准电压。预充电电路PRE和读出放大器SA连接在 位线对BT、 BN之间。参考图9，解释图8中示出的电路的操作。在读出操作前，将位线对BT、 BN预充电至接地电位GND。当将字线WL、 WR升高至预定电位时，主单元CELLt和基准-単元CELL Kef开始将存储的电荷放电到位线BT、 BN。此时，基准-单元CELLRef输出与从主单元CELLT输 出的H电平电压相对应的电压电平的一半左右的电压。即使在主单元 CELLT中存储L电平，也能执行正常读出操作。紧接着，由读出放大器驱动信号SE激活读出放大器SA。读出放 大器SA放大位线对的电压差以执行读出操作等。在读出操作等之后， 又将位线对预充电至GND。由预充电电路PRE执行所述GND预充电 操作。当将预充电信号PDL升高到预定电位时，预充电电路PRE开始 执行GND预充电操作。在此预充电操作期间，将字线WRP电位升高 至高于电源电位的电位。基准-单元CELLRef经由在基准-单元CELLRef 内部形成的晶体管与电源电路输出1/2 VDD的电压相连接。注意，与 基准单元连接的电源不同于为位线BT、 BN提供的电源。由于该操作的结果，即使在读出操作期间由读出放大器SA将位 线设定为H电平并且基准-单元为H电平存储了足够的电荷，存储在基 准-单元CELLRef电荷的一半左右被放电。这样，作为在预充电操作期 间将基准-单元CELUef同1/2 VDD连接的结果，在读出操作期间基准-单元CELL^f输出一半电压左右对抗从主单元CELLt瑜出的H电平电 压。在根据上述GND预充电方法的DRAM单元中，在每次读或写的 操作时要求升高三条字线WL、 WR、和WRP中的每一个的电位。当 将存储单元充电或放电到电源电压H电平时，需要施加比对抗存储单 元的晶体管的栅极的电源电压的更高的电压。所以，需要激活用于升 高三条字线的电位电平的升压电路，从而增加电流消耗量。还需要基准-单元CELL&f输出从主单元CELLT输出H电平电压的 一半左右的电压，以便使读出放大器可操作。但是，由于主単元CELLt 和基准-单元CELL^f的电容公差，所以有从基准-单元CELLf^f输出的 电压不够读出放大器高稳定性地操作的情况。在利用GND预充电方法的情况下，增加电流消耗量，并且因为在 电路元件之间的公差所以很难使读出放大器可高稳定性地操作。发明内容在一个实施例中，半导体存储器器件包括多个位线对，每一个 所述对包括第一位线、第二位线；与所述第一位线耦合的存储单元； 根据第一位线和第二位线之间的电位差测定存储在存储单元的逻辑值 的读出放大器；基准电压生成电路以及将基准电压生成电路的输出耦 合到第二位线的基准电压源开关。作为减少了许多用于将升压输入到栅极的晶体管的结果，可以抑 制在升压电路中电流消耗的增加并且使读出放大器可高稳定性地操 作。
结合附图，根据下列某些优选实施例的描述，本发明上述及其它 的目的、优点、及特点将更清晰，在附图中图1是示出第一实施例的半导体存储电路的电路图； 图2是示出第一实施例的电路操作的时序图；图3是具有虚拟晶体管的第一实施例的半导体存储电路的电路图；图4A到4C是示出DRAM的存储单元的布局风格的视图； 图5是示出第二实施例的半导体存储电路的电路图； 图6是示出第二实施例的半导体存储电路的电路图； 图7是示出第二实施例的半导体存储电路的电路图；图8是示出相关的半导体存储电路的电路图；以及图9是示出相关的半导体存储电路的操作的时序图。
具体实施方式
现在在此将参考示例性实施例描述本发明。本领域技术人员将认 识到可以利用本发明的教导完成许多可替换的实施例以及本发明不局 限于出于说明目的而示出的实施例。第一实施例下面参考附图解释本发明的第一实施例。图1是示出本实施例的DRAM的位线对之一的电路的图。如图1所示，本实施例的DRAM包 括位线BT、 BN，存储单元CELLt、用于供应基准电压(基准电压源开 关)TRRef的晶体管、预充电电路PRE、读出放大器SA，以及基准电 压生成电路REF。注意存储单元CELLT记忆数据并且以下称为主单元。主单元CELLt由n-mos (n型金属氧化物半导体)晶体管TRt和 电容器C组成。主单元CELLT的晶体管TRT的栅极连接到字线WL。 主单元CELLT的源极或漏极之一连接到位线BT并且另一极连接到电 容器C。主单元CELLT通过在电容器C中存储电荷来记忆H或L的逻 辑值。当读出存储在电容器C中的电荷时，位线BT设定为与H电平 相对应的电压(第一电压)或与L电平相对应的电压(第二电压)。晶体管TRj^是由ii-mos晶体管组成的开关。晶体管TRRef的栅极 连接到字线WR，晶体管TRRef的源极连接到位线BN，并且晶体管TRRef 的漏极连接到基准电压Vref。基准电压Vref为由基准电压生成电路 REF生成的预定电压。基准电压Vref为当主单元CELLT输出H电平时 预先根据输出到位线BT的电压计算的电压。基准电压Vref设定为从主单元CELL t瑜出的H电平电压的一半 左右。例如，如果主单元CELLT存储H电平，则在本实施例中在读出数据时段位线BT的电压变为0.2 V左右。在该情况下参考电位Vref 设为O.l V。可以提前从电源电压VDD、主单元CELLT的电容器C的 放电特征、以及晶体管TRT的特征等等计算出与主单元CELLT的H电 平相对应的输出电压。当晶体管TRaef变成导电状态时，将基准电压Vref供应给位线BN 并且输入到读出放大器SA。预充电电路PRE由三个晶体管TR1、 TR2和TR3组成。晶体管 TR1连接在位线BT和BN之间。晶体管TR2连接在位线BT和接地电 位(GND电平)之间。晶体管TR3连接在位线BN和接地电位之间。 晶体管TR1到TR3的栅极连接到预充电线PDL。通过设定预充电线 PDLH电平，晶体管TR1到TR3导通，并且将位线BT、 BN预充电到 GND电平。读出放大器SA连接在位线BT和BN之间。读出放大器SA是具 有两个串联的反相器的公知的读出放大器。当读出使能信号SE设置为 H电平时，读出放大器SA放大位线BT和BN之间的电位差。根据从 读出放大器SA的输出来测定存储在主单元CELLT中的逻辑值。基准电压生成电路REF为生成基准电压的电源电路。基准电压生 成电路REF由恒压源组成并且n-mos晶体管恒定地处于ON状态。注 意，在图1中示出的基准电压生成电路REF的结构只是一个实例。在 本实例中，由恒压源测定基准电压。即，通过对n-mos晶体管的栅极 施加电源电压VDD，在恒压源中生成的电压穿过n-mos晶体管。基准电压生成电路REF的结构不局限于在图1中所示的实例。可 以使通过n-mos晶体管在恒压源中所生成的电压最小化。在这种情况 下，可以通过对n-mos晶体管的栅极施加比电源电压VDD更低的电压 来供应低于在恒压源中实际生成的电压的基准电压。也可以通过使逻辑信号输入到基准电压生成电路REF的栅极来控制n-mos晶体管对应 于模式的ON/OFF。注意逻辑信号等于用于控制字线的逻辑信号。图2是用于示出本实施例的存储电路的操作的时序图。下面将参 考图2解释存储电路的操作。在将位线预充电到接地电位的状态下，为了读出存储在主单元 CELLt中的数据，将连接到主单元CELLT的字线WL的电位升高至高 于电源电压的电压VPP处，并且将连接到用于供应基准电平的晶体管 TRRef的字线WR的电位升高到电源电压电平VDD处。此时，为了输入/输出电源电压VDD电平的电压，需要升高字线 WL的电位电平至升压VPP。注意，字线WL与主单元CELLT相对应。 另一方面，基准电压Vref(在本实施例中为0.1 V)穿过基准单元CELLref。所以，作为施加于基准电压源晶体管TRRef的栅极的电压，电源电压VDD是足够的。然后，连接到晶体管TR m的字线WR的电位电平低至接地电位 左右并且读出放大器SA的操作通过升高读出使能信号SE而开始。读 出放大器SA放大位线BT和BN之间的电位差并且测定在主单元 CELLT中存储的数据。然后连接到主单元CELLT的字线WR的电位电平下降，并且将预 充电信号线PDL的电位电平升高到VDD电平。在升高预充电信号PDL 后，晶体管TR1、 TR2、和TR3变成ON状态，并且将位线BT、 BN 预充电到GND接地电位。从读出操作到预充电操作，可以限制许多要升高电位至电压高于 电源电压的字线。换言之，在本实施例中，仅有一条字线的电位升高 到电压高于电源电压。因此，在升压电路中实现抑制电流消耗的增加。本实施例的存储电路的结构不包括与主单元CELLT具有相同结构 的基准-单元。因此，即使位线对的一条位线连接到主单元CELLT，也 不需要将基准-单元与形成位线对的另一条位线连接。可以在读出放大 器开始操作前，没有受到在基准-单元中生成的电容量公差的影响下， 设定位线BN的电平。在读出放大器放大位线对的电位差时，可以稳定 当时在位线对中的电位差(在图2中的AV)。从而，稳定读出放大器 SA的操作。在常规的使用基准-单元的存储单元中，需要在基准-单元内部制造 两个晶体管。因此，很难形成晶体管，用于将基准-单元的电容与位线 BN相连接，从而具有与主単元CELLt相同的形状。在本实施例中，连 接到位线BN的晶体管只要求能够供应基准电平电压。不必形成与在主 单元CELLt中形成的晶体管TRt具有相同形状的晶体管，从而容易形 成DRAM器件。此外，采取上述方法使用基准-单元在预充电时段将基准-单元连接 到输出电源电压的一半1/2 VDD电压的电源电路。此时，对电源电路施加高于电源电压的一半1/2 VDD电压的电压 (电源电压VDD)或低于电源电压的一半1/2 VDD电压的电压。在电源电路配置有常规的运算放大器(operational amplifier)的情 况下，需要提供死区(dead band)以便对应于在预充电操作期间生成 的正或负电流。在电源电路中提供死区的情况下，从电源电路输出的 1/2VDD电压中生成波动。作为波动的结果，在读出放大器SA开始操 作时，改变当时位线对的电位差(AV)，从而干扰读出放大器SA的 稳定操作。与上述情况相比，在本实施例中电源电路刚好能够稳定地生成基准电压Vref并且对位线对的电容充电。因此，电源电路能够稳定地操 作，位线对的电位差(AV)是稳定的，所以读出放大器SA能够稳定 地操作。在晶体管TR Ref连接到位线BN的情况下，有可能在读出操作期 间将由晶体管TR^f的寄生电容导致的噪音施加到位线BN，如在本实 施例中一样。为了处理该问题，可以如图3所示在位线BT侧提供虚拟晶体管TRdummy。虚拟晶体管TRd^my的栅极连接到字线WR，虚拟晶 体管TRdummy的源极或漏极之一连接到位线BT，以及另一极设定为浮动(高阻抗)。采用与晶体管TR^f相同的工艺形成虚拟晶体管TRdummy。虚拟晶 体管TRdu目y基本上具有与晶体管TRRef相同的规格(size)。因此，虚 拟晶体管TRdummy的寄生电容设定为与晶体管TRRef的寄生电容相等。当提供虚拟晶体管TRdu自y时，能在转换字线WR的电位电平时 导致在位线BT中与在位线BN中相同的效果，从而不需要考虑晶体管TRKef的寄生电容的效果。第二实施例下面参考附图，解释本发明的第二实施例。在实际的DRAM中， 多个存储单元连接到一个读出放大器。图4A和4B各个示出将多个存 储单元连接到一个读出放大器的示例性布局。注意，因为图4A和4B 是用于解释示例性布局的视图，所以在图4A和4B中省略了预充电电 路及其它的元件。图4A示出在读出放大器一侧处布置位线对的折叠式位线布置 (folded bit arrangement)的布局。如图4A所示，在右侧处的位线对 BT1和BN1和左侧处的位线对BT2和BN2之中共用读出放大器SA。 注意，在前面所看见附图的假定条件下，使用指示方向的字。图4B示出开放位线布置(open bit arrangement)的布局，其中通 过在读出放大器的左侧处布置位线BT及在读出放大器的右侧处布置 位线BN而形成位线对。图5示出本发明的第二实施例DRAM的位线对的一部分。图5示 出的电路是如图4A所示的折叠式位线布置的电路布局。与图l和4中 相同的组件由同一附图标记表示并且省略过度的解释。第一实施例和第二实施例之间的区别在于在读出放大器SA中 形成的晶体管用作基准电压源晶体管，以便对位线BT或BN施加基准 电平，而不是利用存储单元部的晶体管当做基准电压源晶体管。因为在本实施例中采用折叠式位线布置，所以在读出放大器SA 两侧处的位线对共用读出放大器SA。因此，提供用于将图5示出的上 侧和下侧位线对与读出放大器SA连接的晶体管(位线对连接开关)TR4 到TR7。这一点也与第一个实施例不同。如图5所示，在位线BT和基准电压源电路REF之间连接晶体管 TRRefl。晶体管TRKen供应基准电压给位线BT。晶体管TRRefl的栅极 连接到字线WR1。当字线WR1设置为"H(高)"状态时，晶体管TRRefl 供应基准电压Vref给位线BT1。在位线BN和基准电压源电路REF之间连接晶体管TRRef2。晶体 管TR^n供应基准电压给位线BN。晶体管TRRef2的栅极连接到字线 WR2。当字线WR2设置为"H"状态时，晶体管TRR^供应基准电压 Vref给位线BN1。晶体管TR4到TR7中的每一个连接在每一组位线对BT1、 BN1 或BT2、 BN2和读出放大器SA之间。晶体管TR4到TR7将读出放大器SA与位线对连接。用于选择位线对BT1、 BN1的信号TGI输入到 晶体管TR4和TR5的栅极。用于选择位线对BT2、 BN2的信号TG2 输入到晶体管TR6和TR7的栅极。本实施例的存储电路的操作不同于第一实施例，即预先根据位线 对选择信号TGI或TG2将位线对之一与读出放大器SA连接。即，字 线WR1和WR2如第一实施例中图2所解释的与字线WR在相同的时 刻升高电位。操作波形是与第一实施例的操作波形相同，所以省略过 度的解释。在本实施例中，用于供应基准电压的晶体管(基准电压源晶体管) 形成在读出放大器部SA内部并且基准电压由在读出放大器部SA的一部分内形成的晶体管供应。通常，读出放大器部内部的晶体管的规格 大于单元阵列部内部的规格。艮口，通过利用比在单元阵列部内形成的晶体管更大的晶体管提供 基准电压，可以实现在短时间内供应更稳定的基准电压。如果读出放 大器在两组位线对中共用，则不需要提供用于给读出放大器的两侧的每 一个位线对(如在图5中的每一个上和下位线对，每个BT1和BN1， 或每一个BT2和BN2)供应基准电压的晶体管。与为上及下位线对提供较小的晶体管作为基准电压源晶体管的情 况相比较，即使读出放大器部的较大的晶体管用作基准电压源晶体管， 也能抑制电路面积的增加。即，由读出放大器部的仅仅两个基准电压 源晶体管实现将位线BT1、 BN1、 BT2、和BN2设定为基准电压。图6是如图4B所示具有采用开放式位线布置的电路图。在开放式 位线布置中，图4B (图6中的上及下位线)示出的左右位线用作一组 位线对。因此，用于给位线BT供应基准电平的晶体管TRRen连接在图 6上侧的位线BT和基准电压之间。用于给位线BN供应基准电压的晶13体管TR^n连接在图6下侧的位线BT和基准电压之间。在开放式位线布置中，用于供应基准电压的晶体管的栅极的每一 个连接到字线WR1或WR2。如在折叠式位线布置中所解释的，通过升 高字线的电位而给位线供应基准电压。因为在开放式位线布置中读出 放大器的上部和下部处一组位线对配置有位线，所以这里省略了用于 位线选择晶体管TR4到TR7的结构。要注意，通过在开放式位线布置中读出放大器内部提供基准电压 源晶体管，可以仅将位线BT与主单元连接。当从读出放大器部供应基准电压时，不要求读出放大器SA放大 位线BT的电平和基准电压，所述基准电压是由如第一实施例一样通过 基准电压源晶体管向位线BN提供的或者通过连接到位线BN并形成位 线对之一的虚拟单元来供应的。这是因为读出放大器SA仅放大从读出放大器部的晶体管TRRen 供应的电压和位线BT之间的电位差。在该情况下，能采用如图4C的 开放式位线布置。第三实施例图7是示出本发明第三实施例的存储单元的位线对的电路图。与 图1和5中相同的组件由同一附图标记表示并且省略过度的解释。本 实施例的存储器采用如图4A所示的折叠式位线布置。图5的电路和图7的电路之间的差异在于可以输入信号到位线 对选择晶体管TR4到TR7，该位线对选择晶体管TR4到TR7用于单独 地控制晶体管TR4到TR7中每一个的导电状态的。由于采用本结构的结果，在存取主单元CELLt中只有TG1被设置为H电平并且只有晶体管TR4被设置为导电，所述主单元CELLt例如 如图7所示连接到位线BT。其它的控制信号TG2到TG4被设置为L 电平并且维持非导电状态。在上述情况下，当如图2中一样字线WR2和读出使能SE的电位 升高时，不是所有的位线对BN1被设置为基准电压Vref。 g卩，基准电 压电平只供应给连接到读出放大器SA内部的位线BN1的一部分(看图 7中Q部分)。如果将稳定电压施加到读出放大器的一个输入端，则读出放大器 可以稳定地操作。在读出使能升高电位后，可以检测存储在主单元中 的数据。通过采用这些结构，在读出放大器开始操作之前，不要求将所有 位线设定为基准电压Vref的电平，从而可以在施加基准电压的情况下 排除位线电容的效应。很显然本发明不局限于上述实施例，但是在没有脱离本发明的保 护范围和精神的情况下可以进行修改和变化。
权利要求
1.一种半导体存储器件，该半导体存储器件包括多个位线对，每一所述对包括第一位线；第二位线；存储单元，该存储单元耦合到所述第一位线；读出放大器，该读出放大器根据所述第一位线和所述第二位线之间的电位差测定存储在所述存储单元中的逻辑值；基准电压生成电路；以及基准电压源开关，该基准电压源开关使所述基准电压生成电路的输出耦合到所述第二位线。
2. 根据权利要求l所述的半导体存储器件，其中，所述基准电压 源开关是连接在所述第二位线和所述基准电压生成电路之间的开关。
3. 根据权利要求l所述的半导体存储器件，其中 所述存储单元包括连接到所述第一位线的晶体管，并且 施加到所述晶体管的控制端的电压高于用于所述基准电压源开关的驱动电压。
4. 根据权利要求l所述的半导体存储器件，其中 所述基准电压源开关是通过所述晶体管形成的，并且 虚拟晶体管连接到所述第一位线，所述虚拟晶体管基本上具有与所述基准电压源开关的所述晶体管相同的规格。
5. 根据权利要求l所述的半导体存储器件，其中 所述基准电压源开关通过所述晶体管形成，所述晶体管基本上具有与形成所述读出放大器的晶体管相同的规格。
6. 根据权利要求l所述的半导体存储器件，进一步包括 位线对连接开关，该位线对连接开关连接具有所述第一位线和所述第二位线的所述读出放大器，其中 所述基准电压源开关包括第一端子，该第一端子连接到所述读出放大器的输入和所述位线 对连接开关之间的节点；以及第二端子，该第二端子连接到所述基准电压源电路。
7. 根据权利要求6所述的半导体存储器件，其中所述位线对连接开关包括第一开关，该第一开关将所述第一位线与所述读出放大器连接；以及第二开关，该第二开关将所述第二位线与所述读出放大器连接，其中根据不同的控制信号来控制所述第一开关和所述第二开关中每一 个的导电状态。
8. 根据权利要求6所述的半导体存储器件，其中，所述半导体存 储器件为具有折叠式位线布置的DRAM。
9. 根据权利要求l所述的半导体存储器件，其中，分别通过第一 电压和高于第一电压的第二电压来选择所述存储单元和所述开关。
10. 根据权利要求1所述的半导体存储器件，其中，分别通过第 一时段和短于第一时段的第二时段来选择所述存储单元和所述开关。
11. 根据权利要求1所述的半导体存储器件，其中，将所述第一 位线和所述第二位线预充电到接地电位或电源电位。
全文摘要
本发明涉及一种半导体存储器件。在一个实施例中，半导体存储器件包括多个位线对，每一个所述对包括第一位线、第二位线；与所述第一位线耦合的存储单元；根据第一位线和第二位线之间的电位差测定存储在存储单元的逻辑值的读出放大器；基准电压生成电路以及使基准电压生成电路的输出与第二位线耦合的基准电压源开关。
文档编号G11C7/12GK101261876SQ200810083720
公开日2008年9月10日 申请日期2008年3月7日 优先权日2007年3月7日
发明者中川敦, 高桥弘行 申请人:恩益禧电子股份有限公司