专利名称：具有宽松时序约束的nand闪速存储器访问的制作方法
技术领域：
本发明总的涉及数据处理，并且更具体地涉及使用闪速存储器来保存信息的数据处理。
背景技术：
传统的NAND闪速存储器技术以相对低的成本来提供高的数据存储密度。NAND闪 速存储器通常用在多种类型的数据处理应用中，例如移动数据处理应用和移动数据存储应 用。得益于使用NAND闪速存储器的特定的应用例子包括数字音频/视频播放器、蜂窝电话、 闪存卡、USB闪速驱动器和用于替代硬盘驱动器(HDD)的固态驱动器(SSD)。图1示意性示出传统NAND闪速存储器设备。在图1中，NAND闪速存储器单元阵列 10包括η个块(未明确示出)，每个块包含m个页面，图中示出其中一个。一些传统NAND闪 速存储器装置包含两个这样的阵列。对于读出和编程操作，基于页面来访问每个阵列(也 称之为存储面(plane))。每个页面包括含有j个字节的数据字段和含有k个字节的空闲字 段，总计每页面j+k个字节。在图1中所示的存储面中，j = 4096(即4KB)并且k = 128， 总计每页面4224字节。在一些传统阵列中，m = 128并且η = 2048。在页面读出操作期间，所选择的数据页面载入图1的页面缓存器13中，并且随后 经由一字节宽的信号路径17按字节(byte-wise)顺序传送到一字节宽的I/O缓存器15中。 在页面编程操作期间，经由信号路径17，将页面数据按字节顺序从I/O缓存器15传送到页 面缓存器13中。(在图1中已经略去传统位于页面缓存器13和I/O缓存器15之间的信号 路径17中的读取放大器和写驱动器电路，以避免不必要的复杂性)。图2和3分别示出编程(当信号W/R#为高电平时)和读出(W/R#为低电平时)操 作的时序的传统例子。图2和3示出所谓的双数据速率(DDR)操作，其中一字节(Din或者 Dout)的页面数据在时序信号(图2和3中标为CLK)的每个上升沿和下降沿上被传送(到 页面缓存器13或从页面缓存器13被传送过来)。另一方面，在传统的单数据速率(SDR)方 法中，页面数据以每CLK周期一个字节的速率传送，实现图2和3的DDR方法的一半的传送 吞吐量。一些传统的方法使用不同版本的CLK作为时序信号，用于读出和编程操作。在一 些传统布置中(对于SDR或者DDR接口)，写使能信号用作对于编程操作的时序信号，而读 使能信号用作对于读出操作的时序信号。继续DDR操作的例子，在图2的编程操作期间输入数据字节在CLK的每半个周期 是有效的，这意味着从I/O缓存器15传送输入字节到页面缓存器13 (还参见图1)的总时 间应该低于半个周期的时间，以满足内在时序要求。对于图3中的读出操作而言同样是这 样，即从页面缓存器13到I/O缓存器15进行数据读取和传送的总时间应该低于半个周期 的时间。随着时序信号(图2和3中的CLK)的频率的增加，对应的该时序信号的周期时间 减少。随着这样的频率增加，数据通过从I/O缓存器15到页面缓存器13的数据输入路径 (用于编程操作)所需的时间和数据通过从页面缓存器13到I/O缓存器15的数据输出路径(用于读出操作)所需的时间会成为瓶颈，这是因为很难轻易地降低通过数据输入路径 或者数据输出路径所需的总时间(时序预算timing budget)，除非采用诸如引入高性能晶 体管的方法，而引入高性能晶体管的不利之处在于增加了成本，包括芯片成本。此外，由于存储器容量的增加典型通过页面缓存器13和I/O缓存器15之间的物 理距离上的相应增加来实现，因而随着存储器容量的增加，数据输入和输出路径就会成为 时序瓶颈。从而，期望提供对于在NAND闪速存储器设备中页面缓存器和I/O缓存器之间的数 据接口传送所需时序预算的宽松约束。
发明内容
根据本发明的一个方面，提供包括NAND闪速存储器和缓存器的存储器设备，该缓 存器提供对NAND闪速存储器的外部访问并且限定和外部访问相关的位宽。第一和第二数 据路径将NAND闪速存储器耦合到缓存器，并且第一和第二数据路径的每一个适应该位宽。 转换电路耦合到NAND闪速存储器和缓存器。第一和第二数据路径经过转换电路，并且该转 换电路配置为以交替顺序选择第一和第二数据路径。根据本发明的另一个方面，提供包括NAND闪速存储器和缓存器的存储器设备，该 缓存器提供对NAND闪速存储器的外部访问并且限定和外部访问相关的位宽。多个数据路 径将NAND闪速存储器耦合到缓存器，并且每个数据路径适应该位宽。根据本发明的又一方面，提供包括数据处理器和耦合到数据处理器的存储器设备 的数据处理系统。该存储器设备包括NAND闪速存储器和缓存器，该缓存器允许数据处理器 访问存储器设备并且限定和访问相关的位宽。多个数据路径将NAND闪速存储器耦合到缓 存器，并且每个数据路径适应该位宽。根据本发明的又一个方面，提供在NAND闪速存储器和缓存器之间传送数据单元 的方法，该缓存器提供对NAND闪速存储器的外部访问并且限定数据单元的位宽。该方法包 括提供数据单元序列。该方法还包括将序列中相邻的数据单元路由到在NAND闪速存储器 和缓存器之间提供的各自不同数据路径上。每个数据路径适应该位宽。
图1示图示出现有技术的NAND闪速存储器设备。图2和3分别图示出现有技术存储器编程操作和存储器读出操作的时序。图4图示出根据本发明的示例实施例的数据处理系统。图5和6分别图示出可以由图4的系统执行的存储器编程操作和存储器读出操作。图7图示出根据本发明的示例实施例的图4的一部分。图8和9示出可以由图7的实施例执行的操作。图10图示出根据本发明另一个示例实施例的数据处理系统。图11和12分别图示出可以由图10的系统执行的存储器编程操作和存储器读出 操作。图13图示出根据本发明另一个示例实施例的数据处理系统。
图14图示出根据本发明另一个示例实施例的数据处理系统。
具体实施例方式图4图示出根据本发明的示例实施例的数据处理系统。该数据处理系统包括耦合 到数据处理资源42的NAND闪速存储器设备41。在一些实施例中，存储器设备41放宽和 图1的传统设备中页面缓存器13和I/O缓存器15之间的数据传送相关的前面所提及的时 序约束。在一些实施例中，这通过将图1的页面缓存器13分为诸如图4的页面缓存器部分 13A和13B的多个页面缓存器部分来实现。在一些实施例中，页面缓存器部分13A和13B实 现为物理上不同的缓存器，其限定整个复合页面缓存器的各组成部分。在一些实施例中，页 面缓存器部分13A和13B是作为单个物理缓存器的整个复合页面缓存器的简单组成部分。在图4的示例存储器设备41中，页面缓存器部分13A和13B的每一个表示整个页 面缓存器的一半。因此每个页面缓存器部分具有j/2字节的数据字段和k/2字节的空闲 字段。页面缓存器部分13A和13B耦合到NAND闪速存储面中各自对应的部分(例如二等 分)40和47，诸如图1的传统NAND闪速存储面10。仅出于说明的目的，NAND闪速存储面10自此假设为对应于前述传统例子的8G比 特存储面，该传统例子中j = 4096，k = m = 128，并且η = 2048。如果页面缓存器部分13Α 和13Β的每一个表示图1的整个页面缓存器13的一半，则每个页面缓存器部分13Α和13Β 具有2048个字节(即2KB)的数据字段和64字节的空闲字段。如果存储面部分40和47 的每一个组成存储面10的一半，则NAND闪速存储面部分40和47的每一个是8G比特的存 储面10中的4G比特NAND闪速单元阵列。页面缓存器部分13Α和13Β已经与用于在其相关的页面缓存器部分和I/O缓存 器15之间传送数据(或者诸如程序代码/指令的其它信息)的各自对应的信号路径43和 44(在图4中还分别标为数据路径0和数据路径1)相关联。每个信号路径是八位(一字 节)宽，从而匹配I/O缓存器15的传统位宽(同样参见图1)。该信号路径43和44包括各 自的读取放大器和写驱动器的组48和49 (在图4中分别标为全局S/A和写驱动器0以及 全局S/A和写驱动器1)。图4的存储器设备41因此包含两个八位宽的读取放大器和写驱 动器的组，而图1的传统设备仅包含一个这样的读取放大器和写驱动器的组(图1中未明 确示出)。总的在45处标注的转换电路(SW)将八位宽信号路径43和44连接到八位的 (DQ0-DQ7) I/O缓存器15，使得对于存储器读出操作和存储器编程操作而言信号路径43和 44对数据处理资源42都可用。数据处理资源42提供总的在46处标注的控制信令来控制 读出和编程操作。标为46的控制信令包括用于控制上面结合图1-3描述的传统存储器读 出和编程操作的控制信号，以及附加的控制信令用于控制转换电路45的操作。数据处理资 源42在存储器编程操作期间还在I/O缓存器15的DQ0-DQ7端子处(以传统方式)提供输 入数据字节的序列，并且在存储器读出操作期间(以传统方式)接收来自DQ0-DQ7端子的 输出数据字节的序列。图5和6分别图示出根据本发明示例实施例的用于DDR编程和读出操作的数据传 送时序。在一些实施例中，图4的系统可以执行图5和6的编程和读出操作。对于图5中 所示的编程操作，图4的转换电路45进行操作，以使得由数据处理资源42提供的输入序列中的数据字节DinO、Dinl等在信号路径43和44 (数据路径0和数据路径1)上被交替路由 到存储面10的各自对应的存储器部分40和47。第一字节DinO在CLK的上升沿(TO)锁存 到I/O缓存器15中，用于经由信号路径43(数据路径0)传送到页面缓存器部分13A。第二 字节Dinl在CLK的下降沿(Tl)锁存，用于经由信号路径44 (数据路径1)传送到页面缓存 器部分13B。第三字节Din2在CLK的下一个上升沿(T2)锁存，用于经由信号路径43传送 到页面缓存器部分13A。第四字节Din3在CLK的下一个下降沿(T3)锁存，用于经由信号路 径44传送到页面缓存器部分13B，以此类推。通过对信号路径43和44的交替(或交错)选择，用于从I/O缓存器15到页面缓 存器部分13A和13B的传送的时序预算相对于图1的从I/O缓存器15到页面缓存器部分 13的传送的时序预算(图2中所示)有所放宽。在图5中，尽管与图2相同在CLK的每个 边沿上锁存一字节数据，但是从I/O缓存器15到页面缓存器部分13A和13B的传送的总的 时序预算是CLK的一个完整周期，而不是和图1和2的现有方法相关的半个CLK周期的时 序预算。例如，如果考虑编程序列DinO、Dinl、Din2，由于对信号路径43和44的交错选择， 当Dinl在Tl时锁存到I/O缓存器15时，无需完成通过信号路径43将DinO传送到页面缓 存器部分13A的操作。而是，信号路径43仅需要在Din2在T2被锁存到I/O缓存器15中 时有效。图6图示出用于存储器读出操作的时序预算同样被放宽。在CLK上升沿TO处，第 一字节DoutO从页面缓存器部分13A输出到信号路径43 (数据路径0)用于传送到I/O缓 存器15。响应于CLK上升沿T2，字节DoutO在I/O缓存器15是有效的。该一个CLK周期 的等待时间对应于用于从页面缓存器部分13A传送到I/O缓存器15所需的时间。类似地， 在CLK的下降沿Tl，下一个字节Doutl从页面缓存器部分13B输出到信号路径44 (数据路 径1)，用于传送到I/O缓存器15。响应于CLK的下降沿T3，字节Doutl在I/O缓存器15中 是有效的。在一些实施例中，转换电路45实现在读出操作期间将来自信号路径43和44的数 据字节多路复用到I/O缓存器15的多路复用功能，和在编程操作期间将来自I/O缓存器15 的数据字节解多路复用到信号路径43和44的解多路复用功能。图7-9示出这样的转换电 路的例子。更具体地，图7-9示出将I/O缓存器15的第η位位置的GIOn解多路复用到信号 路径43和44用于存储器编程(图8中示出)，和将来自页面缓存器13Α和13Β的多个位多 路复用到第η位位置的GIOn中，用于存储器读出(图9中所示)。在图7中，来自图4的附 图标记示以具有后缀‘η’，以说明表示图4中所示的对应字节宽结构的第η位的结构。对
于图4中示出的字节宽的架构例子中，η取值0、1.....7。图7的转换控制信号I0_0DD和
I0_EVEN提供为用于图4的字节宽架构的全部八位(n = 0、1.....7)的全局信号。读出或者编程序列中的偶数的字节(DinO/DoutO，Din2/Dout2，Din4/Dout4和 Din6/Dout6)在信号路径43上传播，使得EGIOn和E⑶Ln对应于给定偶数字节的第η位。类 似地，读出或者编程序列中的奇数的字节(Dinl/Doutl，Din3/Dout3，Din5/Dout5和Din7/ Dout7)在信号路径44上传播，使得OGIOn和OGDLn对应于给定奇数字节的第η位。数据处 理资源42提供转换控制信号I0-0DD和I0_EVEN(还可参见图4中的46)。在参考图8和 9，转换控制信号I0-0DD和I0_EVEN适当地控制传输门71η和72η，来实现对于图8的读出操作的多路复用，和对于图9的编程操作的解多路复用。图10图示出根据本发明另一个示例实施例的数据处理系统。图10的系统总的类 似于图4的系统，包括耦合到数据处理资源42A的NAND闪速存储器设备41A。然而，在图 10中，提供四个八位宽的信号路径(数据路径0-数据路径3)来在I/O缓存器15和存储 器部分40和47之间传送数据字节。在图10中，图4的页面缓存器部分13A由一组两个页 面缓存器部分13C和13D代替，其每一个占页面缓存器部分13A的一半。还是在图10中， 图4的页面缓存器部分13B由一组两个页面缓存器部分13E和13F代替，其每个占页面缓 存器部分13B的一半。在一些实施例中，数据路径0到数据路径3的信号路径的每一个大 体上具有和图4的信号路径43和44相同的结构和功能特征。转换电路45A将四个信号路径连接到I/O缓存器15。数据处理资源42A在编程操 作期间提供数据字节的输入序列，并且在读出操作期间接收数据字节的输出序列，并且提 供大体上类似于图4的控制信令46的控制信令46A，但包括使得转换电路45A适于将四个 信号路径连接到I/O缓存器15的控制信号。图11和12分别图示出根据本发明示例实施例的用于DDR编程和读出操作的数据 传送时序。在一些实施例中，图10的系统可以执行图11和12的编程和读出操作。图11 中，如同在图5中，数据字节在CLK的每个边沿载入I/O缓存器15中。控制信令46A (还参 考图10)使得转换电路45A交错选择四个信号路径，用来对输入序列的数据字节进行如下 路由DinO经由数据路径0到页面缓存器部分13C ；Dinl经由数据路径1到页面缓存器部 分13E ；Din2经由数据路径2到页面缓存器部分13D ；以及Din3经由数据路径3到页面缓 存器部分13F。这表示四个信号路径即数据路径0到数据路径3的四路交错选择。和参考图4-6上面描述的两路交错的信号路径选择相比，图10-12的四路交错进 一步放宽I/O缓存器15和页面缓存器部分之间的传送的时序预算。例如，如图11中所示， DinO在TO时锁存到I/O缓存器15中，并且路由到数据路径0上，但是直到在T4时锁存了 Din4，数据路径0才对于另一个数据传送可用。因此，两个完整的CLK周期可用于将数据字 节从I/O缓存器15传送到页面缓存器部分13C-13F的任一个，但是新的字节仍在CLK的每 个边沿上锁存到I/O缓存器15中。同样，图12示出在存储器读出操作期间也可实现同样 的两个CLK周期的时序预算，同时仍旧在CLK的每个边沿从页面缓存器部分13C-13F的其 中一个输出数据字节。对于本领域内的普通技术人员明显的是(并且如一些实施例中所实现的)，图7的 传输门结构和控制信号容易扩展以实现图11和12所示的相应的编程和读出操作。图13图示出根据本发明另一个示例实施例的数据处理系统。图13的该数据处理 系统可以看作是图4的数据处理系统的扩展，包括两个存储面10。更具体地，该系统包括 具有两个NAND闪速存储面10的存储器设备41B，也标示为存储面0和存储面1。以与参考 图4-6上述的同样方式，每个存储面经由两个页面缓存器部分(13A和13B)和两个各自对 应的信号路径(对于存储面0是数据路径0和数据路径1，和对于存储面1是数据路径2和 数据路径3)连接到I/O缓存器15。存储面0和存储面1具有与其相关的转换电路45的第 一和第二各自对应的实例(还参考图4-6)，其将与其相关的信号路径以参考图4-6描述的 相同方式连接到I/O缓存器15。提供转换电路45的第三实例来将第一和第二转换电路45 连接到I/O缓存器15。
数据处理资源42B提供控制信令46B到存储器设备41B，其包括以参考图4_6描述 的相同方式来控制转换电路45的第一和第二实例的信号。46B的另一控制信令控制转换电 路45的第三实例，使得对存储面0和存储面1的(读出和编程)访问根据任一期望时序互 相交错。图14图示出根据本发明另一个示例实施例的数据处理系统。图14的该数据处理 系统可以看作是对图10的数据处理系统的扩展以包括两个存储面10(包括在存储器设备 41C中)，其总的与图13的数据处理系统扩展图4的数据处理系统来包括两个存储面的方 式相同。数据处理资源42C提供控制信令46C到存储器设备41C，该信令包括用于以参考图 10-12描述的相同方式控制转换电路45A(参见图10-12)的第一和第二实例的信号。46C 处的另一控制信令控制转换电路45的实例(参考图4-6)，使得存储面0和存储面1的(读 出和编程)访问根据任一期望时序互相交错。上述数据处理系统的多个实施例展示了诸如以下未详尽列出实例的特征(1)数 据处理系统提供作为单个集成电路；(2)存储器设备和数据处理资源各自提供在两个单独 的集成电路上；(3)存储器设备和数据处理资源的其中一个提供在单个集成电路上，而存 储器设备和数据处理资源的另一个在多个集成电路上分布；(4)存储器设备分布在多个集 成电路上，数据处理资源分布在多个集成电路上；(5)读出和编程操作是根据CLK的不同版 本来时序控制的；(6)编程操作是根据写使能信号(而不是CLK)来时序控制的，而读出操 作是根据读使能信号(而不是CLK)来时序控制的；和(7)数据处理系统的架构是可缩放 的，用于传送具有不同于八位的位宽的数据单元。尽管图13和14中所示的NAND闪速存储器设备包含两个存储面，但在其他实施例 中NAND闪速存储器设备包含多于两个的存储面。在一些实施例中，NAND闪速存储器设备 包括多个存储面，其个数大于2并且不是2的乘幂。例如，在多个实施例中，NAND闪速存储 器设备包括三个存储面，其内容根据类似于参考图13和14所描述的交错选择序列连接到 单个I/O缓存器。在一些实施例中，上述多个数据处理系统实现了移动数据处理应用或者移动数据 存储应用。在多个实例中，上述数据处理系统构成以下任一个例如数字音频/视频播放 器、蜂窝电话、闪存卡、USB闪速驱动器和用于替代硬盘驱动器(HDD)的固态驱动器(SSD)。尽管本发明的示例实施例在上面详细进行了描述，但是这并不限制本发明的保护 范围，本发明可以以多种实施例来实现。
权利要求
一种存储器设备，包括NAND闪速存储器；缓存器，所述缓存器提供对所述NAND闪速存储器的外部访问并且限定和所述外部访问相关的位宽；将所述NAND闪速存储器耦合到所述缓存器的第一和第二数据路径，并且所述第一和第二数据路径的每一个适应所述位宽；和耦合到所述NAND闪速存储器和所述缓存器的转换电路，所述第一和第二数据路径经过所述转换电路，并且所述转换电路配置为以交替顺序选择所述第一和第二数据路径。
2.一种存储器设备，包括NAND闪速存储器；缓存器，该缓存器提供对所述NAND闪速存储器的外部访问并且限定和所述外部访问 相关的位宽；和将所述NAND闪速存储器耦合到所述缓存器的多个数据路径，并且每个所述数据路径 适应所述位宽。
3.权利要求2的设备，包括具有多个组成缓存器部分的复合缓存器，该多个组成缓存 器部分耦合到所述NAND闪速存储器的相关部分并且还耦合到各自对应的所述数据路径。
4.权利要求3的设备，其中，所述NAND闪速存储器的所述部分包含在所述NAND闪速存 储器的单个存储面内。
5.权利要求3的设备，其中，所述NAND闪速存储器的所述部分被提供在所述NAND闪速 存储器的多个存储面上。
6.权利要求2的设备，包括耦合到所述NAND闪速存储器和所述缓存器的转换电路，所 述数据路径经过所述转换电路，并且所述转换电路配置为根据选择序列来选择所述数据路 径。
7.权利要求6的设备，包括分别耦合到所述NAND闪速存储器的第一和第二部分的第一 和第二组的所述数据路径。
8.权利要求7的设备，其中，所述NAND闪速存储器的所述第一和第二部分包含在所述 NAND闪速存储器的单个存储面内。
9.权利要求7的设备，其中，所述NAND闪速存储器的所述第一和第二部分提供在所述 NAND闪速存储器的各自不同的存储面内。
10.权利要求9的设备，其中，所述NAND闪速存储器包括多个所述存储面，其个数是2 的乘幂。
11.权利要求7的设备，其中，所述选择序列使得对所述第一组中的所述数据路径的选 择和对所述第二组中的所述数据路径的选择在时间上交错。
12.权利要求2到11的任一项的设备，包括分别耦合到所述NAND闪速存储器的第一、 第二、第三和第四部分的第一、第二、第三和第四组的所述数据路径。
13.权利要求12的设备，其中，所述NAND闪速存储器的第一、第二、第三和第四部分被 提供在所述NAND闪速存储器的多个存储面上。
14.权利要求13的设备，其中，所述多个存储面包括其个数为2的乘幂的多个所述存储
15.权利要求12的设备，其中，所述选择序列包括使得对所述第一组中的所述数据路 径的选择和对所述第二组中的所述数据路径的选择在时间上交错的第一交错，并且还包括 使得对所述第三组中的所述数据路径的选择和对所述第四组中的所述数据路径的选择在 时间上交错的第二交错。
16.权利要求15的设备，其中，所述选择序列还包括使得对所述第一交错的选择和对 所述第二交错的选择在时间上交错的第三交错。
17.权利要求6或者7的设备，其中，在所述选择序列中对所述数据路径的选择在时间 上交错。
18.权利要求6到11的任一项的设备，其中，所述转换电路在所述NAND闪速存储器的 读出访问期间将来自所述数据路径的信息多路复用到所述缓存器中，并且在所述NAND闪 速存储器的写访问期间将来自所述缓存器的信息解多路复用到所述数据路径上。
19.权利要求2的设备，其中，第一和第二所述数据路径的每一个被配置为承载信息， 而所述第一和第二数据路径中的另一个数据路径也承载信息。
20.一种数据处理系统，包括数据处理器；和耦合到所述数据处理器的存储器设备，所述存储器设备包括NAND闪速存储器；缓存 器，该缓存器允许所述数据处理器访问所述存储器设备并且限定和所述访问相关的位宽； 以及将所述NAND闪速存储器耦合到所述缓存器的多个数据路径，每个所述数据路径适应 所述位宽。
21.权利要求20的系统，其中，第一和第二所述数据路径中的每一个被配置为承载信 息，而所述第一和第二数据路径另一个也承载信息。
22.权利要求20或者21的系统，其中，所述存储器设备包括耦合到所述NAND闪速存储 器和所述缓存器的转换电路，所述数据路径经过所述转换电路，并且所述转换电路配置为 根据选择序列来选择所述数据路径。
23.权利要求22的系统，其中，所述存储器设备包括分别耦合到所述NAND闪速存储器 的第一和第二部分的第一和第二组的所述数据路径。
24.权利要求23的系统，其中，所述选择序列使得对所述第一组中的所述数据路径的 选择和对所述第二组中的所述数据路径的选择在时间上交错。
25.权利要求22到24的任一项的系统，其中，所述存储器设备包括分别耦合到所述 NAND闪速存储器的第一、第二、第三和第四部分的第一、第二、第三和第四组的所述数据路 径。
26.权利要求25的系统，其中，所述选择序列包括使得对所述第一组中的所述数据路 径的选择和对所述第二组中的所述数据路径的选择在时间上交错的第一交错，并且还包括 使得对所述第三组中的所述数据路径的选择和对所述第四组中的所述数据路径的选择在 时间上交错的第二交错。
27.权利要求26的系统，其中，所述选择序列还包括使得对所述第一交错的选择和对 所述第二交错的选择在时间上交错的第三交错。
28.权利要求22的系统，其中，在所述选择序列中对所述数据路径的选择在时间上交错。
29.权利要求22到25的任一项的系统，其中，所述转换电路在所述NAND闪速存储器的 读出访问期间将来自所述数据路径的信息多路复用到所述缓存器中，并且在所述NAND闪 速存储器的写访问期间将来自所述缓存器的信息解多路复用到所述数据路径上。
30.权利要求20的系统，其中，所述存储器设备包括具有多个组成缓存器部分的复合 缓存器，该多个组成缓存器部分耦合到所述NAND闪速存储器的相关部分并且还耦合到各 自对应的所述数据路径。
31.权利要求30的系统，其中，所述组成缓存器部分是互相物理上区分的相应的缓存ο
32.权利要求20到31的任一项的系统，其被提供作为移动数据处理系统。
33.权利要求20到31的任一项的系统，其被提供作为数字音频播放器、数字视频播放 器、蜂窝电话、闪存卡、USB闪速驱动器和用于替代硬盘驱动器的固态驱动器中的一个。
34.权利要求20到31的任一项的系统，其中，所述位宽为八位。
35.一种在NAND闪速存储器和缓存器之间传送数据单元的方法，该缓存器提供对所述 NAND闪速存储器的外部访问并且限定数据单元的位宽，该方法包括提供所述数据单元的序列；和将序列中相邻的数据单元路由到在NAND闪速存储器和缓存器之间提供的各自不同的 数据路径上，其中每个数据路径适应所述位宽。
全文摘要
通过提供将NAND闪速存储器耦合到提供对存储器的外部访问的缓存器的多个数据路径，可以放宽在访问NAND闪速存储器期间对数据传送的时序约束。该缓存器限定和外部访问相关的位宽，并且每个数据路径适应该位宽。
文档编号G11C16/06GK101911208SQ200880123171
公开日2010年12月8日 申请日期2008年12月15日 优先权日2008年1月22日
发明者金镇祺 申请人:莫塞德技术公司