具有单端读出放大器的半导体器件的制作方法

专利名称：具有单端读出放大器的半导体器件的制作方法
技术领域：
本发明涉及一种用于半导体器件中的读出放大器，更具体来说， 涉及一种具有可变电阻存储单元的半导体器件中的合适的读出放大器
以及一种数据处理系统。
背景技术：
公知的是，传统的存储单元基于晶体管的"导通(on)"电流或 电阻值的大小来存储信息。该类型的存储单元甚至在低存储状态下都 具有从lOkQ至几百千欧的相对较高的电阻值，由此通常利用高灵敏度 的差分电流读出放大器来进行读出放大(参见第2004-39231号日本专 利申请特开)。

发明内容
然而，传统的差分电流读出放大器具有较大的专用的表面积，并 且具有以下的缺陷，即当对所有的位线提供该类型的读出放大器时，
芯片面积显著增大。
因此，根据上述缺陷来开发本发明，本发明的目的在于提供一种 读出放大器和数据处理系统，由此通过单个MOS晶体管来放大信号电 压，由此防止了芯片面积的增大。
用于克服上述缺陷的本发明包括下述方面。
(1)本发明提供了一种半导体器件，该半导体器件包括存储单
元，其用于基于输入/输出端和电源端之间的电阻值或者与输入/输出端
连接的单元晶体管的导通电流值来存储信息；位线，其连接到输入/输出端，用于将信息输入到存储单元或者从存储单元输出信息；第一场 效应晶体管，其用作具有与位线连接的栅极的单端读出放大器，用于 放大位线上的数据信号；第二场效应晶体管，其连接到位线，用于将 位线的电势控制成第一预定电势；第三场效应晶体管，其用于向全局 位线提供第一场效应晶体管的输出信号；以及全局位线读出放大器， 其连接到全局位线，用于检测全局位线上的信号，其中，位线的第一 预定电势根据流经存储单元的电流而变化，并且第一场效应晶体管根 据位线的变化电势来使电流流动。
(2) 本发明还提供了一种半导体器件，该半导体器件包括存储 单元，其用于基于输入/输出端和电源端之间的电阻值，或者与输入/输
出端连接的单元晶体管的导通电流值来存储信息；位线，其连接到输 入/输出端，用于将信息输入到存储单元或者从存储单元输出信息；第 一场效应晶体管，其用作具有与位线连接的栅极的单端读出放大器， 用于放大位线上的数据信号；第二场效应晶体管，其连接到位线，用 于将位线的电势控制成第一预定电势；第三场效应晶体管，其用于向 全局位线提供第一场效应晶体管的输出信号；以及全局位线读出放大 器，其连接到全局位线，用于检测全局位线上的信号，其中，使第二 场效应晶体管成为导通状态，以便于在对存储单元进行存取之前将位 线设置成第一预定电势，并且在对存储单元进行存取之后，位线的第 一预定电势根据流经存储单元的电流而变化，第一场效应晶体管根据 位线的变化电势来使电流流动。
(3) 本发明还提供了一种半导体器件，该半导体器件包括存储 单元，其用于基于输入/输出端和电源端之间的电阻值，或者与输入/输 出端连接的竿-元晶体管的导通电流值来存储信息；位线，其连接到输 入/输出端，用于将信息输入到存储单元或者从存储单元输出信息；第 一场效应晶体管，其用作具有与位线连接的栅极的单端读出放大器， 用于放大位线上的数据信号；第二场效应晶体管，其连接到位线，用 于将位线的电势控制成第一预定电势；第三场效应晶体管，其用于向全局位线提供第一场效应晶体管的输出信号；以及全局位线读出放大 器，其连接到全局位线，用于检测全局位线上的信号，其中，位线的 第一预定电势根据流经存储单元的电流和流经第二场效应晶体管的电 流而变化，并且第一场效应晶体管根据位线的变化电势来使电流流动。
通过本发明，采用的构造使得当从存储单元读取信号时，位线电 容减小，并且因此即使通过具有高电阻的可变电阻存储单元也可以进
行快速地充电和放电。由此，信号被单个MOS晶体管放大，并且读出
放大器的表面积能够因此显著地减小。
由于通过利用分级位线结构，读出放大器可以应用到所有的位线，
因此基于开页(page-open)策略提供了与DRAM兼容的存储器。
另外，通过利用在其中多个读出放大器连接到全局位线的分级位 线结构，并且通过全局读出放大器来进行信息读取和写入控制，在防 止了芯片面积和电流损耗增大的同时可以保持与DRAM的兼容。


结合附图，从下面对特定优选实施例的描述中，本发明的以上特 征和优点将更清楚，其中
图1是示出了根据实施例1的可变电阻存储单元和读出放大器的 结构的图示；
图2是示出了根据实施例1的读出放大器中的操作波形的图示； 图3是示出了根据实施例2的可变电阻存储单元和读出放大器的 结构的图示；
图4是示出了根据实施例2的读出放大器中的操作波形的图示； 图5是示出了根据实施例3的可变电阻存储单元和读出放大器的 结构的图示；
图6是示出了根据实施例3的读出放大器中的操作波形的图示； 图7是示出了根据实施例4的可变电阻存储单元和读出放大器的结构的图示；
图8是示出了根据实施例4的读出放大器中的操作波形的图示； 图9是示出了根据修改1的读出放大器和存储单元的结构的图示; 图10是示出了根据修改2的读出放大器和存储单元的结构的图
示；
图11是示出了根据修改3的读出放大器和存储单元的结构的图
示；
图12是示出了根据修改4的读出放大器和存储单元的结构的图示。
具体实施例方式
下文中，将参照附图来详细描述本发明的实施例。
在此描述的实施例中的组成元件可以用现有的组成元件等来替 代，并且包括与其它现有的组成元件的组合的各种变化也是可以的。 因此，所描述的本发明的范围不受在此描述的实施例的限制。
<实施例1>
将利用图1以及图2来描述本发明的实施例1。在本实施例中，将 描述作为半导体器件的具有分级位线结构的存储阵列的示例。在分级 位线结构的情况下，可以缩短作为与多个存储单元连接的局部位线的 位线的长度，山此减小位线电容，并且可以增大从存储单元读取的信 号的幅值。因此，分级位线结构是优选的示例，但是本发明不限于该 示例。
本实施例的结构是与单端读出放大器相关的技术，在该单端读出 放大器中，输入单个信号，只有一个信号被放大，并且输出被放大的 信号。普通的差分读出放大器比单端读出放大器具有更高的增益，抗 噪性也更强。差分读出放大器的高增益还縮短了用于变化放大的输出 信号的时间。另一方面，单端读出放大器对噪声及其敏感，为了产生放大的输出，需要更高的输入信号。与位线相连的上述读出放大器是 单端读出放大器。
另外，只要晶体管是场效应晶体管(FET)就足够了，除了 MOS (金属氧化物半导体)之外，本发明也可以应用于MIS (金属-绝缘体 半导体)晶体管和各种其它的FET。 NMOS晶体管是第一导电类型晶 体管的典型示例，PMOS晶体管是第二导电类型晶体管的典型示例。
此外，在本发明中，通过用于驱动存储单元的公共内部电压(例 如，从外部电源降压而得的内部电源电压)、VSS电源或其它电压来 控制位线电压。例如，本实施例的特性特征在于不管存储单元信息 是"1"还是"0"，在对存储单元进行存取之后的位线电压从内部电 源电压或VSS的预定电势沿着(VSS或内部电源电压的) 一个方向转 变。在半导体器件的外部电源和内部电源的电压降低到接近IV (接近 CMOS型读出放大器操作的操作点的极限的电压)的半导体器件中， 位线的控制电压与利用单端读出放大器的读出方案相结合，以在更高 速度和稳定性与由于制造条件的变化导致的电路稳定性之间产生增强 的协同效应。
<存储单元和读出放大器的结构〉
图1是示出了根据本实施例的包括与可变电阻存储单元相对应的 读出放大器的可变电阻存储单元的一部分的电路的图示。
图1示出了字线WL、位线BL、存储单元10、读出放大器20、 全局位线GBL以及全局位线读出和写入电路30，其中，存储单元10 设置在字线WL和位线BL的交叉点。
在该布置中，位线BL连接到构成读出放大器的nMOS晶体管Q1 的栅极，读取到位线的信号电压被读出/放大并转换为漏电流。将预充 电信号PC输入到位线预充电nMOS晶体管Q2的栅极，并且当PC处于高状态时，位线BL被预充电至接地电势VSS。
通过读出放大器读取选择nMOS晶体管Q3的栅极来接收选择信 号RE，并且将全局位线GBL和作为读出放大器的输出节点的nMOS 晶体管Ql的漏极选择性地连接。通过读出放大器写入选择nMOS晶体 管Q4的栅极来接收选择信号WE，并且将位线BL和全局位线GBL选 择性地连接。
只要nMOS晶体管Q3和nMOS晶体管Ql串联连接就足够了，它 们的连续顺序不必受限。理想地，由于大量的nMOS晶体管Q3连接到 全局位线GBL，因此如图l所示，当强调全局位线GBL的低噪声效应 时，nMOS晶体管Q3应该连接到全局位线GBL这一侧。
多个位线BL和多个存储单元通过附图中未示出的多个其它读出 放大器而连接到全局位线GBL，并且在读取操作时，nM0S晶体管Q3 仅将所选择的存储单元属于的读出反大器连接到全局位线GBL。结果， nMOS晶体管Ql根据读取到位线BL的信号来驱动全局位线GBL，并 且全局位线读出和写入电路30锁存传输到全局位线GBL的信号，并 输出到外部电路(未示出)。
"通过局部位线，用于首先放大作为数据信号的存储单元10的信 息的单端读出放大器(读出放大器20)"连接到分级位线结构。读出 放大器20包括放大器Q1，其是单端读出放大器；选择晶体管Q3， 其用于读取，并将放大器的输出连接到全局位线。
选择晶体管Q3是用于连接全局位线和放大器的输出的控制信号， 但是控制信号还可以包括用于选择多个局部位线和单个全局位线的地 址信号或其它选择信息。通常，由于多个存储单元和读出放大器20连 接到局部位线BL来形成存储阵列，因此局部位线BL的布线间距等于 或小于全局位线GBL的布线间距。在写入操作时，nMOS晶体管Q4仅将所选择的存储单元属于的读 出放大器连接到全局位线GBL。当全局位线读出和写入电路30从附图 未示出的外部电路接收写入数据，并驱动全局位线GBL时，位线BL 由nMOS晶体管Q4驱动，这导致数据被写入到存储单元。
存储单元10由选择nMOS晶体管Q5和电阻器元件Rs组成，用 于基于电阻值的大小来存储数据。nMOS晶体管Q5的栅极连接到字线 WL，漏极连接到位线BL，源极连接到电阻器元件Rs的一端。电阻器 元件Rs的另一端连接到电源电势.VDD。
附图中未示出的多个存储单元连接到位线BL，结果，例如，在本 实施例中，位线BL的寄生电容Cb是10ff。虽然没有具体地限定，但 是本实施例的电阻器元件Rs中的高阻状态的电阻分布的下限Rs[H]min 是IOOMQ，并且低阻状态的电阻分布的上限Rs[L]max是IOOKQ。结
果，由电阻器元件Rs和位线寄生电容Cb组成的系统的时间常数t当 电阻器元件处于高阻状态时是lps或更高，并且当电阻器元件处于低阻 状态时是1纳秒或更低。
使电流流向存储单元是第一电源(VDD)的自然产生的结果，其 中，第一电源是存储单元10的电源并与作为iiMOS晶体管Q2的电源 的第三电源(VSS)具有不同的电压值，并且关于与前述时间常数的差 一致的位线电压，其中，所述时间常数的差至少是根据存储单元信息 的差，可以将由nMOS晶体管Ql供给的每个电流之间的差调节成与位 线电压相对应。具体来说，当高阻状态的电阻分布的下限Rs[H]min是 IOMH时，通过略微增大第一电源(VDD)，可以保持nMOS晶体管 Ql供给的电流。例如，这可以通过改变第一电源(VDD)和第三电源 (VSS)之间的差分电压的值(相对值)来做到，并且其具有以下效果， 即，使得可以提供与存储单元供给的电流值波动一致的最佳读出，其 中，该存储单元供给的电流值波动是由于存储单元的写入特性等而导致的。此外，下文描述的与nMOS晶体管Ql连接的第二电源(VSS) 和与nMOS晶体管Q6连接的第四电源(VDD)之间的电压值的差具 有与前述相同的效果。第三电源和第四电源之间的电压值的差也具有 相同的效果。另一方面，使第三电源和第四电源具有相同的电压值， 使得可以在由多个存储单元组成的存储阵列中共享布置成网(mesh) 的两个电源的电源布线。
因此，在读取的过程中，由于在nMOS晶体管Q5导通且位线BL 开始充电和放电之后几纳秒，由电阻器元件的电阻值的大小来产生位 线BL的电势中足够的差，因此通过将读出时间段设置在该几纳秒内， 可以具有裕度地由nMOS,晶体管Ql执行读出放大操作。根据上述的操 作原则，可以将与位线BL连接的存储单元的数量设置为不同的数，从 而获得根据存储单元的电阻值而计算的寄生电容和读出时间段的计划 维持时间。
全局位线预充电pMOS晶体管Q6在其栅极接收预充电信号PC的 反相信号/PC，并且当/PC处于低状态时，全局位线GBL被预充电至电 源电势VDD。全局位线的寄生电容被表示为Cgb。
<在读取过程中的读出放大器的操作波形>
图2是示出了在读取过程中读出放大器的操作波形的图示。横轴 表示时间，竖轴表示电压。图2A示出了读取存储单元的低阻状态的情 况，图2B示出了读取高阻状态的情况。
首先，在读取低阻状态的情况下，在预充电释放时间段内PC为低 且/PC为高，nMOS晶体管Q2和pMOS晶体管Q6均截止(变为不导 通)，位线BL和全局位线GBL在分别被预充电至VSS和VDD的状 态下而悬浮。换言之，在信息从存储单元输出到位线之前，nMOS晶体 管Q2将位线控制成第一预定电势(VSS)。该操作至少具有以下效果， 即，清除前面的周期内读取的不同存储单元的历史信息。随后，当单元选择时间段出现时，在字线WL己经变为高(nMOS 晶体管已经变为导通)时，以对应于存储单元IO的低阻状态的时间常 数，信号电压被读取到位线BL，并且当选择信号RE变为高(nMOS 晶体管Q3变为导通)时，读出时间段开始，当RE变为低(nMOS晶 体管Q3变为不导通)时，读出时间段结束。
在读出时间段内，由于位线的电势高于nMOS晶体管Ql的阈值 电压Vt的分布的上限，因此nMOS晶体管Ql的漏电流较大，并且由 全局位线GBL的寄生电容Cgb充入的电荷被快速抽出。由此，全局位 线GBL的电势快速从VDD放电至VSS。
换言之，在对存储单元进行存取之后，nMOS晶体管Q3在预定的 时间处于导通状态，nMOS晶体管Q1根据位线电压的转变来供给电流，
并且全局位线的电势发生转变。
使导通状态保持预定时间的原因在于，至少位线的电势以根据存 储单元信息的不同时间常数而发生转变，并且在非常长的时间之后， 对于所有的信息，位线电压达到VDD。换言之，必须在将时间常数的 差表示为位线电压的差的时间之内，执行与存储单元信息对应的到全 局位线的信号传输操作。在预定时间使nMOS晶体管Q3导通，其表示 仅仅在最佳位线电压状态(通过单个读出放大器nMOS晶体管Ql供给 电流的状态)的时间内，将作为存储单元信息的电压施加到全部位线， 并具有防止在全局位线上的读出放大器误操作的效果。
在读出时间段的末端，全局位线GBL的电势是VSS，该电势被全 局位线读出和写入电路30检测为低，并被读取为低数据。nMOS晶体 管Ql的阈值电压Vt的分布表示由于诸如在制造时的空间变化、栅极 绝缘膜厚度的变化和沟道杂质分布的波动的因素而导致的阈值电压的 变化范围。在读取高阻状态的情况下，在预充电释放时间段内，PC首先为低 且/PC为高，nMOS晶体管Q2和pMOS晶体管Q6均截止，位线BL 和全局位线GBL在分别被预充电至VSS和VDD的状态下悬浮。
随后，当单元选择时间段出现时，在字线WL已经变为高时，以 对应于存储单元10的高阻状态的时间常数，信号电压被读取到位线 BL，并且当选择信号RE变为高时，读出时间段开始，当RE变为低时， 读出时间段结束。
在读出时间段内，由于位线的电势保持低于nMOS晶体管Ql的 阈值电压Vt的分布的下限，因此nMOS晶体管Ql的漏电流较小，并 且由全局位线GBL的寄生电容Cgb充入的电荷几乎没有被抽出。由于 读出时间段的末端的全局位线GBL的电势基本上保持为VDD，因此电 势被全局位线读出和写入电路30检测为高并被读取为高数据。
通过预充电信号PC使nMOS晶体管Q2为导通状态的时间段可能 与存储单元的导通时间段重叠。这使得在单端读出放大器中提供稳定 的读取特性。具体来说，根据存储单元供给的电流和nMOS晶体管Q2 供给的电流，位线的第一预定电势受到转变，并且nMOS晶体管Ql 根据位线的转变电压来供给电流，由此可以消除前述的悬浮时间段， 并可以进行抗噪声读出。另外，通过预充电信号PC的反相信号/PC使 pMOS晶体管Q6为导通状态的时间段可以与nMOS晶体管Ql的导通 状态的时间段重叠。该重叠的效果与前述的效果相同。
<实施例2>
将利用图3以及图4来描述本发明的实施例2。
图3示出了根据本实施例的包括与可变电阻存储单元对应的读出 放大器的可变电阻存储单元的一部分的电路的图示。所示的基本结构与实施例l的相同，下面仅将描述不同的组件。 <存储单元和读出放大器的结构>
预充电信号PC的反相信号/PC被输入到位线预充电pMOS晶体管
Q2的栅极，并且当/PC处于低状态时，位线BL被预充电至电源电势 VDD。
存储单元11由选择nMOS晶体管Q5和电阻器元件Rs组成，用 于基于电阻值的大小来存储数据。nMOS晶体管Q5的栅极连接到字线 WL，漏极连接到位线BL，源极连接到电阻器元件Rs的一端。电阻器 元件Rs的另一端连接到接地电势VSS。
<在读取过程中的读出放大器的操作波形〉
图4是示出了在读取过程中的读出放大器的操作波形的图示。由 于基本操作与实施例1的相同，因此下面只将描述不同的部分。
首先，在读取低阻状态的情况下，在预充电释放时间段内，/PC 变为高，pMOS晶体管Q2和pMOS晶体管Q6均截止，位线BL和全 局位线GBL在被预充电至VDD的状态下悬浮。
随后，当单元选择时间段出现时，在字线WL已经变为高时，以 对应于存储单元11的低阻状态的时间常数，信号电压被读取到位线 BL。当随后选择信号RE变为高时，读出时间段开始，并且当RE变为 低时，读出时间段结束。
在读出时间段内，由于位线的电势低于nMOS晶体管Ql的阈值 电压Vt的分布的下限，因此nMOS晶体管Ql的漏电流较小，并且由 全局位线GBL的寄生电容Cgb充入的电荷几乎没有被抽出。
由于在读出时间段的末端，全局位线GBL的电势基本上保持为VDD，因此电势被全局位线读出和写入电路30检测为高，被反相电路
(未示出)反相并被读取为低数据。
在读取高阻状态的情况下，在预充电释放时间段内，/PC首先变为 高，pMOS晶体管Q2和pMOS晶体管Q6均截止，位线BL和全局位 线GBL在被预充电至VDD的状态下悬浮。
随后，当单元选择时间段出现时，在字线WL己经变为高时，以 对应于存储单元11的高阻状态的时间常数，信号电压被读取到位线 BL。当随后选择信号RE变为高时，读出时间段开始，并且当RE变为 低时，读出时间段结束。
在读出时间段内，由于位线BL的电势保持高于nMOS晶体管Ql 的阈值电压Vt的分布的上限，因此nMOS晶体管Ql的漏电流较大， 并且由全局位线GBL的寄生电容Cgb充入的电荷被快速抽出。全局位 线GBL的电势由此快速放电至VSS。在读出时间段的末端的全局位线 GBL的电势为VSS，该电势被全局位线读出和写入电路30检测为低， 被反相电路(未示出)反相并被读取为高数据。
<实施例3>
将利用图5以及图6A和6B来描述本发明的实施例3。
图5示出了根据本实施例的包括与可变电阻存储单元相对应的读 出放大器的可变电阻存储单元的一部分的电路的图示。所示的基本结 构与实施例1的基本结构相同，下面仅将描述不同的组件。
<存储单元和读出放大器的结构>
位线BL连接到构成读出放大器的pMOS晶体管Ql的栅极，pMOS 晶体管Ql读出/放大读取到位线的信号电压，并将该信号电压转换成 漏电流。读出放大器读取选择pMOS晶体管Q3在其栅极接收选择信号的反相信号/RE，并且选择性地连接全局位线GBL和作为读出放大器 的输出节点的pMOS晶体管Ql的漏极。全局位线预充电nMOS晶体 管Q6在其栅极接收预充电信号PC，并且当PC处于高状态时，全局位 线GBL被预充电至接地电势VSS。
<在读取过程中的读出放大器的操作波形>
图6是示出了在读取过程中的读出放大器的操作波形的图示。由 于基本操作与实施例1的相同，因此下面只将描述不同的部分。
首先，在读取低阻状态的情况下，在预充电释放时间段内，PC变 为低，并且nMOS晶体管Q2和nMOS晶体管Q6均截止，位线BL和 全局位线GBL在被预充电至VSS的状态下悬浮。
随后，当单元选择时间段出现时，在字线WL已经变为高时，以 对应于存储单元12的低阻状态的时间常数，信号电压被读取到位线 BL。当随后选择信号RE的反相信号/RE变为低时，读出时间段开始， 并且当/RE变为高时，读出时间段结束。
在读出时间段内，由于位线BL的电势高于pMOS晶体管Q1的阈 值电压Vt的分布的上限，因此pMOS晶体管Ql的漏电流较小，并且 由全局位线GBL的寄生电容Cgb充入的电荷几乎没有被抽出。
由于在读出时间段的末端，全局位线GBL的电势基本上保持为 VSS，因此该电势被全局位线读出和写入电路30检测为低，并被读取 为低数据。
在读取高阻状态的情况下，在预充电释放时间段内，PC首先变为 低，并且nMOS晶体管Q2和nMOS晶体管Q6均截止，位线BL和全 局位线GBL在被预充电至VSS的状态下悬浮。随后，当单元选择时间段出现时，在字线WL已经变为高时，以 对应于存储单元12的高阻状态的时间常数，信号电压被读取到位线
BL。当随后选择信号RE的反相信号/RE变为低时，读出时间段开始， 当/RE变为高时，读出时间段结束。
在读出时间段内，由于位线BL的电势保持低于pMOS晶体管Ql 的阈值电压Vt的分布的下限，因此pMOS晶体管Q1的漏电流较大， 并且全局位线GBL的寄生电容Cgb被快速充电。全局位线GBL的电 势由此快速从VSS充电至VDD。在读出时间段的末端，全局位线GBL 的电势为VDD，该电势被全局位线读出和写入电路30检测为高，并被 读取为高数据。
<实施例4>
将利用图7以及图8A和8B来描述本发明的实施例4。
图7示出了报据本实施例的包括与可变电阻存储单元相对应的读 出放大器的可变电阻存储单元的一部分的电路的图示。所示的基本结 构与实施例1的基本结构相同，下面仅将描述不同的组件。
<存储单元和读出放大器的结构>
位线B L连接到构成读出放大器的pMO S晶体管Q1的栅极，pMO S 晶体管Ql读出/放大读取到位线的信号电压，并将该信号电压转换成 漏电流。预充电信号PC的反相信号/PC被输入到位线预充电pMOS晶 体管Q2的栅极，并且当/PC处于低状态时，位线BL被预充电至电源 电势VDD。
读出放大器读取选择pMOS晶体管Q3在其栅极接收选择信号RE 的反相信号/RE，并且选择性地连接全局位线GBL和作为读出放大器 的输出节点的pMOS晶体管Ql的漏极。存储单元13由选择nMOS晶体管Q5和电阻器元件Rs组成，用 于基于电阻值的大小来存储数据。nMOS晶体管Q5的栅极连接到字线 WL，漏极连接到位线BL,并且源极连接到电阻器元件Rs的一端。电 阻器元件Rs的另一端连接到接地电势VSS。
全局位线预充电nMOS晶体管Q6在其栅极接收预充电信号PC， 并且当PC处于高状态时，全局位线GBL被预充电至接地电势VSS。
<在读取过程中的读出放大器的操作波形>
图8是示出了在读取过程中的读出放大器的操作波形的图示。由 于基本操作与实施例1的相同，因此下面只将描述不同的部分。
首先，在读取低阻状态的情况下，在预充电释放时间段内，PC变 为低且/PC变为高，pMOS晶体管Q2和nMOS晶体管Q6均截止，并 且位线BL和全局位线GBL在分别被预充电至VDD和VSS的状态下悬浮。
随后，当单元选择时间段出现时，在字线WL已经变为高时，以 对应于存储单元13的低阻状态的时间常数，信号电压被读取到位线 BL。当随后选择信号的反相信号/RE变为低时，读出时间段开始，当/RE 变为高时，读出时间段结束。
在读出时间段期间，由于位线BL的电势保持低于pMOS晶体管 Q1的阈值电压V t的分布的下限，因此p M O S晶体管Q1的漏电流较大， 并且全局位线GBL的电势快速从VSS变为VDD。
在读出时间段的末端，全局位线GBL的电势为VDD，该电势被 全局位线读出和写入电路30检测为高，被反相电路(未示出)反相并 被读取为低数据。在读取高阻状态的情况下，在预充电释放时间段内，PC首先变为
低且/PC变为高，pMOS晶体管Q2和nMOS晶体管Q6均截止，并且 位线BL和全局位线GBL在分别被预充电至VDD和VSS的状态下悬 浮。
随后，当单元选择时间段出现时，在字线WL已经变为高时，以 对应于存储单元13的高阻状态的时间常数，信号电压被读取到位线 BL。当随后选择信号的反相信号/RE变为低时，读出时间段开始，并 且当/RE变为高时，读出时间段结束。
在读出时间段内，由于位线BL的电势保持高于pMOS晶体管Ql 的阈值电压Vt的分布的上限，因此pMOS晶体管Ql的漏电流较小， 并且全局位线GBL的寄生电容几乎没有被充电。由于在读出时间段的 末端，全局位线GBL的电势基本上保持为VSS，因此该电势被全局位 线读出和写入电路30检测为低，被反相电路(未示出)反相并被读取 为高数据。
根据上述的实施例，采用的构造使得当从存储单元读取信号时， 位线的电容减小，并且因此甚至通过具有高电阻的可变电阻存储单元 都可以进行快速地充电和放电。因此，信号被单个MOS晶体管放大， 并且读出放大器的表面积因此显著地降低。通过利用在其中多个读出 放大器连接到全局位线的分级位线结构，通过全局读出放大器来进行 信息读取和写入控制，在防止芯片面积和电流消耗增大的同时可以保 持与DRAM的兼容性。
<修改1>
图9示出了可变电阻存储单元的修改1。由于读出放大器部分的结 构与图l中的相同，因此该结构也可以应用于图3、图5和图7所示的 电路。本修改的存储单元14由选择nMOS晶体管Q5和电阻器元件Rs 组成，用于基于电阻值的大小来存储数据。nMOS晶体管Q5的栅极连 接到字线WL，漏极连接到电源电势VDD，并且源极连接到电阻器元 件Rs的一端。电阻器元件Rs的另一端连接到位线BL。当利用本修改 的存储单元14时的操作与图1中的基本上相同，并且当存储单元14 应用到图3、图5和图7中所示的电路时的操作与当利用图3、图5和 图7中所示的存储单元时的操作基本上相同。
<修改2>
图10示出了可变电阻存储单元的修改2。由于读出放大器部分的 结构与图l中的相同，因此该结构也可以应用于图3、图5和图7所示 的电路。
本修改的存储单元15由浮体(floating-body) nMOS晶体管Q5组 成，其中，nMOS晶体管Q5的栅极连接到字线WL，漏极连接到电源 电势VDD，并且源极连接到位线BL。
在nMOS晶体管Q5的浮体中累积空穴的状态下，nMOS晶体管 Q5的阈值电压Vt减小，并且"导通"(on)电阻减小。例如，此时 的"导通"电流的下限i (H)min为10pA。当在nMOS晶体管Q5的浮 体中没有累积空穴时，nMOS晶体管Q5的阈值电压Vt增大，并且"导 通"电阻增大。例如，此时的"导通"电流的上限i(L)max为10nA。 由于在图l、图3、图5和图7所示的存储单元的操作中流经电阻器元 件的电流与本修改中的nMOS晶体管Q5的"导通"电流基本上相等， 因此利用与图2A和2B、图4A和4B、图6 A和6B、以及图8A和 8 B所示的相同控制方法，可以进行利用本修改的操作。
<修改3>
图11示出了可变电阻存储单元的修改3。由于读出放大器部分的 结构与图l中的相同，因此该结构也可以应用于图3、图5和图7所示的电路。
本修改的存储单元16由nMOS晶体管Q5组成，在nMOS晶体管 Q5中，在栅极绝缘膜中设置了电荷捕获区，并且根据在其中电子累积 在nMOS晶体管Q5的电荷捕获区中的状态，以及在其中没有电子累积 在nMOS晶体管Q5的电荷捕获区中的状态来存储信息。nMOS晶体管 Q5的栅极连接到字线WL，漏极连接到电源电势VDD，并且源极连接 到位线BL。
在没有电子累积在nMOS晶体管Q5的电荷捕获区中的状态下， nMOS晶体管Q5的阈值电压Vt减小，并且"导通"电阻减小。例如， 此时的"导通"电流的下限i(H)min为10nA。当电子累积在nMOS晶 体管Q5的电荷捕获区中时，nMOS晶体管Q5的阈值电压Vt增大，并 且"导通"电阻增大。例如，此时的"导通"电流的上限i (L)max为 10nA。由于在图1、图3、图5和图7所示的存储单元的操作中流经电 阻器元件的电流与本修改中的nMOS晶体管Q5的"导通"电流基本上 相等，因此利用与图2A和2B、图4A和4B、图6A和6B、以及图8 A和8B所示的相同控制方法，可以进行利用本修改的操作。
<修改4>
图12示出了可变电阻存储单元的修改4。由于读出放大器部分的 结构与图l中的相同，因此该结构也可以应用于图3、图5和图7所示 的电路。
本修改的存储单元17由nMOS晶体管Q5组成，该nMOS晶体管 Q5具有在栅极绝缘膜中使用了铁电物质的结构，并且根据铁电膜的极 性的方向来存储信息。nMOS晶体管Q5的栅极连接到字线WL，漏极 连接到电源电势VDD，并且源极连接到位线BL。
当nMOS晶体管Q5的铁电膜的极化方向处于在其中沟道侧为正的状态时，nMOS晶体管Q5的阈值电压Vt减小，并且"导通"电阻 减小。例如，此时的"导通"电流的下限i(H)min为10pA。当nMOS 晶体管Q5的极化方向处于在其中沟道侧为负的状态时，nMOS晶体管 Q5的阈值电压Vt增大，并且"导通"电阻增大。例如，此时的"导 通"电流的上限i (L)max为10nA。由于在图1、图3、图5和图7所 示的存储单元的操作中流经电阻器元件的电流与本修改中的nMOS晶 体管Q5的"导通"电流基本上相等，因此利用与图2A和2B、图4A 和4B、图6A禾卩6B、以及图8 A和8B所示的相同控制方法，可以进 行利用本修改的操作。
根据上述的修改，当存储单元由电阻器和MOS晶体管组成、由浮 体MOS晶体管组成、由在其中电荷捕获区设置在栅极绝缘膜中的MOS 晶体管组成、或者由在其中在栅极绝缘膜中使用铁电物质的MOS晶体 管组成时，可以通过与实施例中的上述的单端读出放大器的控制方法 相同的控制方法来控制存储单元。
在根据如上所述的实施例的读出电路中，通过单个MOS晶体管来 放大信号电压，由此防止了芯片面积的增大。因此，读出电路还可以 用在具有高的集成度的数据处理系统等中。
虽然以上参照附图详细描述了本发明的实施例，但是本发明的具 体构造不受限于实施例，并且本发明还包含没有脱离本发明的预期范 围外的范围内的设计等。
例如，在当前的实施例中，如上述构造MOS晶体管的极性，但是 也可以形成在其中MOS晶体管的极性全部颠倒的电路。在这种情况下， 电源电势和地的关系被颠倒，控制信号的极性也被颠倒。
权利要求
1、一种半导体器件，包括存储单元，其用于基于输入/输出端和电源端之间的电阻值，或者与输入/输出端连接的单元晶体管的导通电流值来存储信息；位线，其连接到所述输入/输出端，用于将所述信息输入到所述存储单元或者从所述存储单元输出所述信息；第一场效应晶体管，其用作单端读出放大器，该第一场效应晶体管具有与所述位线连接的栅极，用于放大所述位线上的数据信号；第二场效应晶体管，其连接到所述位线，用于将所述位线的电势控制成第一预定电势；第三场效应晶体管，其用于向全局位线提供所述第一场效应晶体管的输出信号；以及全局位线读出放大器，其连接到所述全局位线，用于检测所述全局位线上的信号，其中，所述位线的所述第一预定电势根据流经所述存储单元的电流而变化，并且所述第一场效应晶体管根据所述位线的变化电势来使电流流动。
2. 如权利要求l所述的半导体器件，其中，在从所述存储单元到 所述位线输出信息之前，所述第二场效应晶体管将所述位线的电势控 制成所述第一预定电势。
3. 如权利要求l所述的半导体器件，其中，在对所述存储单元进 行存取之后，在预定时间使所述第三场效应晶体管处于导通状态，由 此，所述第一场效应晶体管根据所述位线的变化电势来使所述电流流 动。
4. 如权利要求l所述的半导体器件，其中， 所述位线和所述全局位线构成分级结构，所述存储单元具有与所述字线相连接的选择端， 所述电源端连接到第一电源，所述第一场效应晶体管具有与第二电源相连接的源极， 所述第二场效应晶体管具有与第一信号线相连接的栅极、与第三电源相连接的源极以及与所述位线相连接的漏极，所述第三场效应晶体管具有与第二信号线相连接的栅极、与所述第一场效应晶体管的漏极相连接的源极以及与所述全局位线相连接的漏极，以及所述第一电源和所述第三电源具有不同的电压值，由此，所述第 一预定电势被供给到所述位线，并且所述第一预定电势根据流经所述 存储单元的电流而变化。
5. 如权利要求l所述的半导体器件，其中，第一时间常数基于与 所述存储单元的第一信息对应的相对高的电阻值和所述位线的电容， 第二时间常数基于与所述存储单元的第二信息对应的相对低的电阻值 和所述位线的电容，所述第一时间常数大约是所述第二时间常数的IOOO倍或更多倍。
6. 如权利要求l所述的半导体器件，还包括第四场效应晶体管， 所述第四场效应晶体管连接在所述位线和所述全局位线之间，用于向 所述存储单元写入信息。
7. 如权利要求l所述的半导体器件，其中， 所述存储单元的所述电源端连接到第一电源， 所述第一场效应晶体管具有与第二电源相连接的源极和通过所述第三场效应晶体管与所述全局位线相耦合的漏极，以及所述第二场效应晶体管具有与第三电源相连接的源极和与所述位线相连接的漏极，所述半导体器件还包括第五场效应晶体管，所述第五场效应晶体管连接在所述全局位线和第四电源之间，用于将所述全局位线的电势控制为第二预定电势，其中，所述第一电源和所述第三电源具有不同的电压值，由此，所述第 一预定电势供给到所述位线，并且所述第一预定电势根据流经所述存 储单元的电流而变化，所述第二电源和所述第四电源具有不同的电压值，由此，所述第 二预定电势供给到所述全局位线，并且所述第二预定电势根据流经所 述第一场效应晶体管的电流而变化。
8. 如权利要求7所述的半导体器件，其中，所述第三电源和所述 第四电源具有不同的电压值。
9. 如权利要求7所述的半导体器件，其中，所述第三电源和所述 第四电源具有相同的电压值。
10. 如权利要求1所述的半导体器件，其中，所述存储单元包括 电阻器和场效应晶体管，其中，所述电阻器的电阻值根据所存储的信 息而不同。
11. 如权利要求1所述的半导体器件，其中，所述存储单元包括 浮体场效应晶体管、在栅极绝缘膜中设置有电荷捕获区的场效应晶体 管以及在栅极绝缘膜中具有铁电材料的场效应晶体管中的任意一种。
12. 一种半导体器件，包括存储单元，其用于基于输入/输出端和电源端之间的电阻值，或者 与输入/输出端连接的单元晶体管的导通电流值来存储信息；位线，其连接到所述输入/输出端，用于将所述信息输入到所述存储单元或者从所述存储单元输出所述信息；第一场效应晶体管，其用作单端读出放大器，该第一场效应晶体管具有与所述位线相连接的栅极，用于放大所述位线上的数据信号；第二场效应晶体管，其连接到所述位线，用于将所述位线的电势控制成第一预定电势；第三场效应晶体管，其用于向全局位线提供所述第一场效应晶体 管的输出信号；以及，全局位线读出放大器，其连接到所述全局位线，用于检测所述全 局位线上的信号，其中，在对所述存储单元进行存取之前，使所述第二场效应晶体管成为 导通状态，以便于将所述位线设置成所述第一预定电势，以及在对所述存储单元进行存取之后，所述位线的所述第一预定电势 根据流经所述存储单元的电流而变化，并且所述第一场效应晶体管根 据所述位线的变化电势来使电流流动。
13. 如权利要求12所述的半导体器件，其中，在对所述存储单元 进行存取之后，在预定时间使所述第三场效应晶体管处于导通状态， 由此，所述第一场效应晶体管根据所述位线的变化电势来使电流流动。
14. 如权利要求12所述的半导体器件，还包括第五场效应晶体管， 所述第五场效应晶体管连接在所述全局位线和第四电源之间，用于将 所述全局位线控制为第二预定电势，其中，在对所述存储单元进行存取之前，使所述第五场效应晶体管处于 导通状态，以将所述全局位线设置成所述第二预定电势，以及在对所述存储单元进行存取之后，所述全局位线的所述第二预定 电势根据流经所述第一场效应晶体管的电流而变化。
15. 如权利要求13所述的半导体器件，其中，当在所述预定吋间 使所述第三场效应晶体管处于导通状态之时，根据以与所述存储单元 的第 一 信息对应的相对高的电阻值流动的电流，所述位线的电压变得 低于所述第一场效应晶体管的阈值电压，并且，根据以与所述存储单 元的第二信息对应的相对低的电阻值流动的电流，所述位线的电压变 得高于所述第 一 场效应晶体管的阈值电压。
16. 一种半导体器件，包括存储单元，其用于基于输入/输出端和电源端之间的电阻值，或者与输入/输出端连接的单元晶体管的导通电流值来存储信息；位线，其连接到所述输入/输出端，用于将所述信息输入到所述存储单元或者从所述存储单元输出所述信息；第一场效应晶体管，其用作单端读出放大器，该所述第一场效应晶体管具有与所述位线相连接的栅极，用于放大所述位线上的数据信号，第二场效应晶体管，其连接到所述位线，用于将所述位线的电势 控制成第一预定电势；第三场效应晶体管，其用于向全局位线提供所述第一场效应晶体 管的输出信号；以及，全局位线读出放大器，其连接到所述全局位线，用于检测所述全 局位线上的信号，其中，所述位线的所述第一预定电势根据流经所述存储单元的电流和流 经所述第二场效应晶体管的电流而变化，并且所述第一场效应晶体管 根据所述位线的变化电势来使电路流动。
17. 如权利要求16所述的半导体器件，其中，在对所述存储单元 进行存取之后，在预定时间使所述第三场效应晶体管处于导通状态， 由此，所述第一场效应晶体管根据所述位线的变化电势来使电流流动。
18. 如权利要求16所述的半导体器件，还包括第五场效应晶体管， 所述第五场效应晶体管连接在所述全局位线和第四电源之间，用于将 所述全局位线控制为第二预定电势，其中，所述全局位线的所述第二预定电势根据流经所述第一场效应晶体 管的电路和流经所述第五场效应晶体管的电流而变化。
19. 如权利要求17所述的半导体器件，其中，当在预定时间使所 述第三场效应晶体管处于导通状态之时，根据以与所述存储单元的第一信息对应的相对高的电阻值而流动的电流，所述位线的电压变得低 于所述第一场效应晶体管的阈值电压，并且，根据以与所述存储单元 的第二信息对应的相对低的电阻值而流动的电流，所述位线的电压变 得高于所述第一场效应晶体管的阈值电压。
20.如权利要求16所述的半导体器件，还包括第四场效应晶体管，所述第四场效应晶体管连接在所述位线和所述全局位线之间，用于向 所述存储单元写入信息。
全文摘要
本发明涉及具有单端读出放大器的半导体器件。通过单个MOS晶体管放大信号电压，由此防止了芯片面积的增大。半导体存储器件中的读出放大器具有存储单元，存储单元用于基于信号输入/输出端和电源端之间的电阻值的大小来存储信息，半导体存储器件具有以下结构，在该结构中，在从存储单元读取信号的过程中位线电容减小，其中，放大器通过利用具有单端结构的单个MOS晶体管将从输入/输出端输出的信号放大。
文档编号G11C7/06GK101540189SQ20091012894
公开日2009年9月23日 申请日期2009年3月17日 优先权日2008年3月17日
发明者梶谷一彦 申请人:尔必达存储器株式会社