专利名称：半导体存储器件的制作方法
技术领域：
本发明的示例实施例涉及半导体设计技术，具体地说涉及具有开放位线结构的半导体存储器件。
背景技术：
一般而言，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)的半导体存储器件包括大量的存储单元。随着半导体存储器件的集成度以指数方式提高，存储单元的数目也在增加。这种存储单元有规则地排列以构成存储单元阵列，该存储单元阵列排列为形成存储单元模块。可以将半导体存储器件的存储单元结构主要分类为折叠位线结构和开放位线结构。下面描述折叠位线结构与开放位线结构之间的差别。具有折叠位线结构的半导体存储器件包括被配置为驱动数据的位线(下文称为驱动位线)和被配置为在放大操作期间作为参考线的位线(下文称为参考位线)，这两种位线都设置在相同的存储单元模块中，所述存储单元模块耦合到设置在所述半导体存储器件的核心区域中的位线读出放大器。因此，驱动位线和参考位线经受相互抵消的相同的噪声。 折叠位线结构的这种抵消保证了对噪声具有健壮性的稳定操作。另一方面，具有开放位线结构的半导体存储器件包括设置在不同的存储单元模块中的驱动位线和参考位线。因此， 发生在驱动位线中的噪声与发生在参考位线中的噪声不同，使得开放位线结构易受噪声影响。在折叠位线结构的情况下，单位存储单元结构具有8F2设计，而在开放位线结构的情况下，单位存储单元结构具有6F2设计。单位存储单元结构是影响半导体存储器件尺寸的一个因素。因此，假设数据储存容量相同，与具有折叠位线结构的半导体存储器件相比，具有开放位线结构的半导体存储器件可以在更小的空间中进行设计。图1是具有现有的折叠位线结构的半导体存储器件的电路图。参见图1，具有折叠位线结构的半导体存储器件包括第一存储单元模块110、第二存储单元模块120和读出放大器130。第一存储单元模块110和第二存储单元模块120每个都包括储存数据的多个存储单元阵列。第一存储单元模块Iio设置有第一位线BLTl和第一取反位线(bit-bar line) BLBl，第二存储单元模块120设置有第二位线BLT2和第二取反位线BLB2。读出放大器130响应于第一位线分离信号BISH和第二位线分离信号BISL来读出并放大第一位线BLTl以及第一取反位线BLBl的电压电平或第二位线BLT2以及第二取反位线BLB2的电压电平。读出放大器130包括多个晶体管，被配置为响应于第一位线分离信号BISH以及第二位线分离信号BISL而导通；和锁存型读出放大电路，被配置为执行读出放大操作。如上所述，具有折叠位线结构的半导体存储器件包括设置在相同的存储单元模块中的驱动位线和参考位线。例如，当第一位线分离信号BISH被激活为逻辑高电平并且第二位线分离信号BISL被去激活为逻辑低电平时，根据激活的字线WL，将数据传送至第一位线BLTl或第一取反位线BLBl。在此情况下，传送数据所使用的位线作为驱动位线，并且该位线的互补位线作为参考位线。读出放大器130的读出放大电路将通过第一位线BLTl或第一取反位线BLBl传送的数据读出，并将所读出的数据放大至与上拉电压RTO或下拉电压 SB相对应的电压电平，上拉电压RTO和下拉电压SB作为电源电压施加至读出放大电路。图2是具有现有的开放位线结构的半导体存储器件的电路图。参看图2，具有开放位线结构的半导体存储器件包括第一存储单元模块210、第二存储单元模块220和读出放大器230。第一存储单元模块210和第二存储单元模块220的每个包括储存数据的多个存储单元阵列。第一存储单元模块210设置有第一位线BLT1，第二存储单元模块220设置有第一取反位线BLB1。读出放大器230将第一位线BLTl和第一取反位线BLBl的电压电平读出并放大，并且具有与图1的读出放大电路基本相同的结构。如上所述，具有开放位线结构的半导体存储器件包括设置在一个存储单元模块中的驱动位线和设置在另一个存储单元模块中的参考位线。例如，在将数据驱动至第一位线BLTl时，设置在第二存储单元模块220中的第一取反位线BLBl作为参考位线。相反，在将数据驱动至第一取反位线BLBl时，设置在第一存储单元模块210中的第一位线BLTl作为参考位线。因此，具有开放位线结构的半导体存储器件不需要额外的晶体管来将读出放大器 230与第一存储单元模块210以及第二存储单元模块220分隔开。相应地，读出放大器230 只须根据激活的字线WL来读出并放大第一位线BLTl和第一取反位线BLBl的电压电平。图3表示了具有开放位线结构的半导体存储器件的一部分。参见图3，半导体存储器件包括第一存储单元模块310 ；多个驱动器320，被配置为将设置在第一存储单元模块310中的字线WL激活；第二存储单元模块330 ；多个第二驱动器340，被配置为将设置在第二存储单元模块330中的字线WL激活；以及设置在存储单元模块之间的第一组读出放大器350和第二组读出放大器360。尽管图3未图示，但在第二存储单元模块330之下设置有具有与第一存储单元模块310基本相同的结构的第三存储单元模块。如图3所示，第一存储单元模块310和第二存储单元模块330共享第一组读出放大器350。更具体地，属于第一组读出放大器350的每个读出放大器可以将通过第一存储单元模块310与第二存储单元模块330的位线以及取反位线传送的数据读出并放大。同样地，第二存储单元模块330和第三存储单元模块(未示出)共享第二组读出放大器360，第二组读出放大器360将通过相应的位线传送的数据读出并放大。为了方便起见，下面仅更详细地描述设置在第一存储单元模块310与第二存储单元模块330之间的第一组读出放大器350的操作。例如，当执行操作以向设置在第一存储单元模块310中并与属于第一组读出放大器350的读出放大器中的一个相连接的位线A传送数据时，设置在第二存储单元模块330 中并与属于第一组读出放大器350的相同的读出放大器相连接的位线B作为参考位线。在此情况下，控制第二存储单元模块330的字线WL的第二驱动器340将所有的相应的字线WL 去激活。因此，只有位线B自身的电容影响作为参考位线的位线B的电压电平。随后，属于第一组读出放大器350的读出放大器读出并放大通过位线A传送的数据并读出并放大位线 B的电压电平。当位线A作为参考位线时，以类似方式执行这种读出和放大操作。因此，期望设置在第一存储单元模块310中的位线A和设置在第二存储单元模块330中的位线B在它们作为参考位线时具有相同的电容。因此，两条位线的长度应彼此大致相等。与此同时，假设第一存储单元模块310设置在多个存储单元模块的边缘，则不使用第一存储单元模块310中存储单元的不与第一组读出放大器350相连接的位线。此外，随着存储单元阵列的尺寸的增加，第一存储单元模块310中未使用的位线的长度也增加。因此，这种未使用的位线导致半导体存储器件的裸片净损失的增加。
发明内容
本发明的示例实施例涉及一种能够通过使用参考单元电容器来增加影响参考位线的电容的半导体存储器件。根据本发明的实施例，一种具有开放位线结构的半导体存储器件包括正常存储单元模块，包括多个正常存储单元和与所述正常存储单元相连接的驱动位线；参考存储单元模块，包括与参考单元电容器相连接的参考位线；以及读出放大器，被配置为将所述驱动位线以及所述参考位线的电压电平读出并放大。根据本发明的另一个实施例，一种具有开放位线结构的半导体存储器件包括多个正常存储单元模块，所述多个正常存储单元模块的每个包括多个正常存储单元和与所述正常存储单元相连接的驱动位线；设置在所述多个正常存储单元模块的相对置的两侧的第一参考存储单元模块和第二参考存储单元模块，第一参考存储单元模块和第二参考存储单元模块串联耦合并且每个都包括与参考单元电容器相连接的参考位线；以及第一读出放大器和第二读出放大器，被配置为将所述驱动位线的电压电平和所述参考位线的电压电平读出并放大。根据本发明的又一个实施例，一种半导体存储器件包括多个正常存储单元模块， 具有开放位线结构并且包括多个存储单元和与所述存储单元相连接的位线以及取反位线； 参考存储单元模块，包括与多个参考存储单元相连接的参考位线；以及多个驱动器，被配置为向所述多个参考存储单元施加激活电压，使得包括在所述参考存储单元中的参考单元电容器的电容影响所述参考位线的电压电平。根据本发明的再一个实施例，一种半导体存储器件包括多个正常存储单元模块， 具有开放位线结构并且包括多个存储单元和与所述存储单元相连接的位线以及取反位线； 以及参考存储单元模块，包括与多个参考存储单元相连接的参考位线，其中，所述参考位线与包括在所述参考存储单元中的参考单元电容器物理连接。
图1是具有现有的折叠位线结构的半导体存储器件的电路图。图2是具有现有的开放位线结构的半导体存储器件的电路图。
图3表示具有开放位线结构的半导体存储器件的一部分。图4表示根据本发明的第一实施例的具有开放位线结构的半导体存储器件的一部分。图5是图4的参考存储单元的示例性结构的电路图。图6表示根据本发明的第二实施例的具有开放位线结构的半导体存储器件的一部分。图7是图4的参考存储单元的示例性结构的电路图。
具体实施例方式下面将参考附图更详细地描述本发明的示例实施例。然而，本发明可以不同形式实施而不应解释为限于本文所述的实施例。确切地说，提供这些实施例以使本发明的公开内容详尽和完整，并且向本领域技术人员充分传达本发明的范围。在本发明的公开内容中， 在本发明的各个附图及实施例中，相同附图标记指代相同部件。图4表示了根据本发明的第一实施例的具有开放位线结构的半导体存储器件的一部分。为了方便起见，仅表示了属于半导体器件的多个正常存储单元模块中的一个正常存储单元模块410。尽管图4未示出，但多个正常存储单元模块设置在第一参考存储单元模块420与第二参考存储单元模块430之间。更具体地，多个正常存储单元模块、第一参考存储单元模块420及第二参考存储单元模块430串联耦合，其中第一参考存储单元模块420 及第二参考存储单元模块430位于串联的存储单元模块的对置的两端。例如，在多个正常存储单元模块设置在平面中的情况下，第一参考存储单元模块420和第二参考存储单元模块430可以设置在所述平面的相对置的边缘。参见图4，半导体存储器件包括正常存储单元模块410、第一参考存储单元模块 420以及第二参考存储单元模块430、多个驱动器440和多个读出放大器450。多个正常存储单元以及与正常存储单元相连接的位线和取反位线设置在正常存储单元模块410中。此外，多个参考单元电容器以及与参考单元电容器相连接的参考位线设置在第一参考存储单元模块420以及第二参考存储单元模块430中。多个驱动器440被配置为将设置在正常存储单元模块410中的字线WL激活。多个读出放大器450设置在正常存储单元模块410与第一参考存储单元模块420之间，并且被配置为执行读出和放大操作。读出放大器450与设置在正常存储单元模块410中的位线以及设置在第一参考存储单元模块420中的参考位线相连接。更具体地，多个读出放大器450中的每个读出放大器与设置在第一参考存储单元模块420中的一个参考位线以及设置在正常存储单元模块410中的一个位线相连接。根据本发明的实施例的半导体存储器件的特征在于包括第一参考存储单元模块 420和第二参考存储单元模块430。参考位线设置在第一参考存储单元模块420和第二参考存储单元模块430中，并且参考单元电容器的电容以及参考位线自身的电容影响参考位线的电压电平。因此，即使参考位线的长度比设置在正常存储单元模块410中的位线的长度短，影响参考位线和设置在正常存储单元模块410中的位线的电压电平的也是相同的电容。换言之，设置在第一参考存储单元模块420中的参考位线与参考存储单元421相连接， 参考存储单元421包括参考单元电容器，所述参考单元电容器提供附加的电容以对参考位线的较短的长度进行补偿。
图5是表示图4的参考存储单元421的示例性结构的电路图。参见图5，参考存储单元421包括参考单元电容器C，被配置为将所述参考单元电容器C的电容附加到参考位线BL ；和参考单元晶体管TR，被配置为响应于施加于字线WL的激活电压而将参考单元电容器C电连接至参考位线BL。参考单元晶体管TR在参考位线BL 与参考单元电容器C之间形成源-漏路径并且具有连接至字线WL的栅。在根据本发明的实施例的半导体存储器件中，参考单元电容器C的电容可以影响参考位线BL的电压电平，因此，即使参考位线BL的长度缩短，仍可以充分确保影响参考位线BL的电压电平的电容。在图5中，当使参考单元晶体管TR导通时，参考单元电容器C的电容影响参考位线BL的电压电平。再次参见图4，根据本发明的实施例的半导体存储器件可以使用泵浦电压 (pumping voltage) (VPP)作为用于激活参考存储单元的激活电压，并且可以包括被配置为将泵浦电压施加至相应的参考存储单元的驱动器(未示出)。图6表示根据本发明的第二实施例的具有开放位线结构的半导体存储器件的一部分。与图4所示的第一实施例相比，第一参考存储单元模块和及第二参考存储单元模块的结构被修改。为了方便起见，将附图标记‘610’分配给在下文作为代表性实例加以描述的第一参考存储单元模块。参见图5及图6，半导体存储器件的第一参考存储单元模块610包括具有图5的结构的多个参考存储单元，并且所述多个参考存储单元由第一测试信号TMl以及第二测试信号TM2控制。提供被配置为产生第一测试信号TMl以及第二测试信号TM2的第一驱动器以及第二驱动器(未示出)以调整影响参考位线BL的电压电平的电容。第一驱动器可以驱动第一测试信号TMl以提供使相应的参考存储单元接通的激活电压。此外，第一驱动器可以被配置为将第一测试信号TMl施加于多个参考存储单元中的第一组参考存储单元611。 而第二驱动器可以驱动第二测试信号TM2以提供使相应的参考存储单元接通的激活电压。 此外，第二驱动器可以被配置为将第二测试信号TM2施加于多个参考存储单元中的第二组参考存储单元612。像本发明的第一实施例一样，根据本发明的第二实施例的半导体存储器件使用单元电容器C的电容来影响参考位线BL的电压电平。然而，本发明的第二实施例允许通过选择性地驱动第一测试信号TMl以及第二测试信号TM2以得到相应的参考存储单元的激活电压来调整影响参考位线BL的电压电平的电容。图7是表示图4的参考存储单元421的另一个示例性结构的电路图。如下所述， 图7示出的参考存储单元不需要用于供应激活电压的额外的驱动器。参见图7，参考存储单元421包括参考单元电容器C，被配置为将所述参考单元电容器C的电容附加于参考位线BL ；及连接至字线WL的参考单元晶体管TR。此外，参考位线BL与参考单元电容器C物理连接在一起。因此，参考单元电容器C的电容影响参考位线 BL。因此，即使如图7中所说明的那样来实施图4的参考存储单元421，也可以将参考单元电容器C的电容附加于参考位线BL。因此，可减小参考位线BL的长度。如上所述，即使参考位线比驱动位线短，根据本发明的实施例的半导体存储器件所具有的影响参考位线的电容也与影响与相同的读出放大器耦合的驱动位线的电容相同。 能够缩短参考位线意味着本发明的存储单元阵列的尺寸可以比现有的开放位线结构的尺寸小。因此，当采用本发明时，可以增加净裸片量(net die)。换言之，通过减小参考位线的长度，可以减少半导体存储器件的净裸片量损失。根据本发明的示例实施例，可通过减小参考位线的长度来减少半导体存储器件的净裸片量损失。虽然针对特定实施例描述了本发明，但在不脱离权利要求所限定的本发明的精神和范围的情况下进行各种改变及修改对于本领域技术人员来说是显而易见的。此外，可以根据输入信号的极性来修改上文所述的逻辑门以及晶体管的位置及类型。
权利要求
1.一种具有开放位线结构的半导体存储器件，包括正常存储单元模块，所述正常存储单元模块包括多个正常存储单元和与所述正常存储单元相连接的驱动位线；参考存储单元模块，所述参考存储单元模块包括与参考单元电容器相连接的参考位线；以及读出放大器，所述读出放大器被配置为将所述驱动位线以及所述参考位线的电压电平读出并放大。
2.如权利要求1所述的半导体存储器件，其中，所述参考位线的长度比所述驱动位线的长度短。
3.一种具有开放位线结构的半导体存储器件，包括多个正常存储单元模块，所述多个正常存储单元模块的每个包括多个正常存储单元和与所述正常存储单元相连接的驱动位线；第一参考存储单元模块和第二参考存储单元模块，所述第一参考存储单元模块和所述第二参考存储单元模块设置在所述多个正常存储单元模块的相对置的两端，所述第一参考存储单元模块和所述第二参考存储单元模块串联耦合，并且所述第一参考存储单元模块和所述第二参考存储单元模块的每个包括与参考单元电容器相连接的参考位线；以及第一读出放大器和第二读出放大器，所述第一读出放大器和所述第二读出放大器被配置为将所述驱动位线的电压电平和所述参考位线的电压电平读出并放大。
4.如权利要求3所述的半导体存储器件，其中，所述第一读出放大器设置在所述第一参考存储单元模块与所述多个正常存储单元模块的一端之间，所述第二读出放大器设置在所述第二参考存储单元模块与所述多个正常存储单元模块的对置的另一端之间。
5.如权利要求3所述的半导体存储器件，其中，所述参考位线的长度比所述驱动位线的长度短。
6.一种半导体存储器件，包括多个正常存储单元模块，所述多个正常存储单元模块具有开放位线结构并且包括多个存储单元和与所述存储单元相连接的位线以及取反位线；参考存储单元模块，所述参考存储单元模块包括与多个参考存储单元相连接的参考位线；以及多个驱动器，所述多个驱动器被配置为将激活电压施加于所述多个参考存储单元，使得包括在所述参考存储单元中的参考单元电容器的电容影响所述参考位线的电压电平。
7.如权利要求6所述的半导体存储器件，还包括读出放大器，所述读出放大器被配置为将所述位线中的一个和所述参考位线中的一个的电压电平读出并放大。
8.如权利要求6所述的半导体存储器件，其中，所述激活电压包括泵浦电压。
9.如权利要求6所述的半导体存储器件，其中，所述参考单元电容器的每个与所述参考位线中的一个由所述多个驱动器电连接在一起。
10.如权利要求6所述的半导体存储器件，其中，所述参考存储单元的每个包括参考单元电容器，所述参考单元电容器被配置为将所述参考单元电容器的电容附加于所述参考位线中的相应的参考位线；以及单元晶体管，所述单元晶体管被配置为在所述相应的参考位线与所述参考单元电容器之间形成源-漏路径，并在所述单元晶体管的栅处接收所述激活电压。
11.如权利要求6所述的半导体存储器件，其中，所述多个驱动器被配置为对影响所述参考位线的电容进行调整。
12.如权利要求6所述的半导体存储器件，其中，所述多个驱动器包括第一驱动器，所述第一驱动器被配置为向所述多个参考存储单元中的第一组参考存储单元施加所述激活电压；以及第二驱动器，所述第二驱动器被配置为向所述多个参考存储单元中的第二组参考存储单元施加所述激活电压。
13.如权利要求6所述的半导体存储器件，其中，所述参考位线的长度比所述位线的长度短。
14.一种半导体存储器件，包括多个正常存储单元模块，所述多个正常存储单元模块具有开放位线结构并且包括多个存储单元和与所述存储单元相连接的位线以及取反位线；以及参考存储单元模块，所述参考存储单元模块包括与多个参考存储单元相连接的参考位线，其中，所述参考位线与包括在所述参考存储单元中的参考单元电容器物理连接。
15.如权利要求14所述的半导体存储器件，其中，所述参考位线的长度比所述位线的长度短。
16.如权利要求14所述的半导体存储器件，还包括读出放大器，所述读出放大器被配置为将所述位线中的一个和所述参考位线中的一个的电压电平读出并放大。
全文摘要
本发明公开了一种具有开放位线结构的半导体存储器件，包括正常存储单元模块、参考存储单元模块和读出放大器。所述正常存储单元模块包含多个正常存储单元和与所述正常存储单元相连接的驱动位线。所述参考存储单元模块包括与参考单元电容器相连接的参考位线。所述读出放大器被配置为将所述驱动位线和所述参考位线的电压电平读出并放大。
文档编号G11C7/06GK102169712SQ20101025504
公开日2011年8月31日 申请日期2010年8月17日 优先权日2010年2月26日
发明者金昇鲁 申请人:海力士半导体有限公司