专利名称：一种适用于可编程存储器的递进式译码器的制作方法
技术领域：
本发明涉及可编程存储器技术领域，是一种适用于可编程存储器的递进式译码
O
背景技术：
嵌入式存储器由于可以增加系统的集成度、提高时钟频率、减少I/O管脚数量而成为系统芯片中的一个重要组成部分。近年来，嵌入式存储器在系统芯片中所占的比重越来越大，预计到2011年，存储器的面积将占到整个SOC芯片面积的90%。长期以来，存储器系统设计者主要强调性能、面积和功耗这些指标。然而市场和应用的需求逐渐表明，存储器可配置的灵活性和上述这些指标是同等重要的。对存储器编程配置灵活性的研究是目前嵌入式存储器研究的一个重要方向。本发明提出的嵌入式可编程存储器就是一种典型的可配置存储器，它可以通过编程配置实现不同的功能。与其它嵌入式存储器相比，嵌入式可编程存储器具有以下几个方面的特点(1)可通过编程配置实现不同的存储形式嵌入式可编程存储器通过编程配置可以实现RAM、R0M、Shift Register和FIFO等不同形式的存储功能以满足用户对不同形式存储器的需求。(2)可通过编程配置实现不同的工作模式嵌入式可编程存储器通过编程配置可以实现不同的工作模式，包括端口模式(单端口模式、双端口模式)和时钟模式(单时钟模式、读写时钟模式、输入输出时钟模式和独立时钟模式)。(3)可通过编程配置实现对输入输出信号的控制通过编程配置可实现对输入输出信号的控制，包括输入输出信号的寄存和清零实现；字节使能的实现；字宽的配置等。通过对输入输出信号的寄存和清零控制，例如将嵌入式可编程存储器配置成同步输出或异步输出的模式，可以提高嵌入式可编程存储器对输入输出寄存器控制的灵活性。嵌入式可编程存储器还能够实现不同字宽的配置，比如可将端口数据的字宽配置成1位、2位、4位、8位、16位和32位等，同时它还能通过字节使能实现对写入的数据进行部分屏蔽。字宽可配置是嵌入式可编程存储器编程配置灵活性的一个重要方面。在商用嵌入式可编程存储器中，一个最大字宽为32位的存储器，它的字宽通常可被配置成1、2、4、8、 16和32等几种模式。对于双端口存储器，它的两个端口还能被配置成不同的字宽，这称为混合字宽配置。这些字宽的可配置功能使嵌入式可编程存储器能够满足不同存储粒度的应用，从而极大提高了嵌入式可编程存储器的灵活性和利用率。传统的字宽可配置电路需根据字宽的配置模式来选择相应的译码器和字宽地址。 对应于最大字宽为32位的存储器。当其选择字宽为1时，就需要选择5位的地址线和5-32 的译码器，同理，当其选择字宽为2时，就需选择高4位的地址线和4-16的译码器，其他字宽可同理类推。因此，当有5种字宽配置时，传统的字宽配置电路需要5个不同的译码器来实现，不仅版图面积增加，而且互连线复杂，给后端的版图工作提出了更高的要求。
发明内容
本发明的目的是公开一种适用于可编程存储器的递进式译码器，充分利用每一级译码的输出，递进式译码器输出分级的译码结果，经过字宽配置模块输出到不同的开关控制单元，完成可编程的译码输出。本发明译码器的字宽配置模块，完成可配置字宽的译码功能，减少了版图面积和连线复杂度。为达到上述目的，本发明的技术解决方案是一种适用于可编程存储器的递进式译码器，包括译码模块、控制模块和配置模块； 其译码模块包括反相器，旁路反相器和串联与门；反相器为一普通反相器；旁路反相器有一个输入两个输出，其中一个输出为普通反相器的输出为D，另一个输出和输入相连为E ； 串联与门有三个输入两个输出，第一级与门的两个输入为两个地址输入，其输出为地址输出D，第二级与门的一个输入为第一级的地址输出，另一个输入为模式输入，其输出为控制输出E ；控制模块包括多个传输门两个输入一个输出，控制输入连接NMOS晶体管的栅极，同时连接一个普通反相器的输入，反相器的输出连接PMOS晶体管的栅极，信号输入连接NMOS晶体管和PMOS晶体管的源极，信号输出连接NMOS晶体管和PMOS晶体管的漏极；配置模块包括三级串联或门、两级串联或门、一级串联或门和普通反相器；三级串联或门有四个输入和四个输出，两个一级输入连接一级的两输入或门，其中一个一级输出连接到一级输出，一级两输入或门的输出连接二级两输入或门的一个输入同时连接到二级输出，另一个输入为二级输入，二级两输入或门的输出连接到三级两输入或门的一个输入端，同时连接到三级输出，另一个输入为三级输入，三级两输入或门的输出为四级输出；二级和一级串联或门的连接结构和三级串联或门连接结构相同；译码模块、配置模块和控制模块的连接如下译码模块的输出EO连接配置模块的EiO端口 ；译码模块的输出E1<1:0>连接配置模块的Eil<l :0>端口 ；译码模块的输出E2<3:0>连接配置模块的Ei2<3:0>端口 ；译码模块的输出E3<7 0>连接配置模块的Ei3<7 0>端口；配置模块的输出EoO连接控制模块的EO端口；配置模块的输出Eol<l :0>连接控制模块的E1<1:0>端口；配置模块的输出Eo2<3 0>连接控制模块的E2<3 0>端口；配置模块的输出Eo3<7 0>连接控制模块的E3<7 0>端口。所述的可编程存储器的递进式译码器，其所述译码模块的具体电路如下M[3]连接到旁路反相器的输入端，旁路反相器的输出D连接第一级两个串联与门的一个地址输入端，控制输出端E为EO ；A[2]连接到第一级第一个串联与门的另一个地址输入端，同时A[2]经过普通反相器连接第一级第二个串联与门的另一个地址输入端，M[2]连接第一级两个串联与门的模式输入端，第一级第一个串联与门的控制输出端E为E1<0>，第一级第二个串联与门的控制输出端E为E1<1> ；
5
A[l]连接到第二级第一个和第三个串联与门的一个地址输入端，同时A[l]经过普通反相器连接第二级第二个和第四个串联与门的一个地址输入端，第一级第一个串联与门的地址输出端连接第二级第一个和第二个串联与门的另一个地址输入端，第一级第二个串联与门的地址输出端连接第二级第三个和第四个串联与门的另一个地址输入端，M[l] 连接第二级的四个串联与门的模式输入端，第二级的四个串联与门的控制输出端E分别为 E2<0>, E2<1>, E2<2>, E2<3> ；A
连接第三级第一个、第三个、第五个和第七个串联与门的一个地址输入端，同时A
经过普通反相器连接第三极第二个、第四个、第六个和第八个串联与门的一个地址输入端；第二级的第一个串联与门的地址输出端连接第三极第一个和第二个串联与门的另一个地址输入端，第二级的第二个串联与门的地址输出端连接第三极第三个和第四个串联与门的另一个地址输入端，第二级的第三个串联与门的地址输出端连接第三极第五个和第六个串联与门的另一个地址输入端，第二级的第四个串联与门的地址输出端连接第三极第六个和第七个串联与门的另一个地址输入端，M
连接第三级的八个串联与门的模式输入端，第三级的八个串联与门的控制输出端E分别为E3<0>，E3<1>, E3<2>, E3<3>, E3<4>, E3<5>, E3<6>,E3<7>。所述的可编程存储器的递进式译码器，其所述配置模块的字宽配置流程为A)模式M
为1位字宽，M[l]为2位字宽，M[2]为4位字宽，M[3]为8位字宽；B)当細]为 1，M[1]、M[2]、M[3]全为 0 时，译码器中的 E0，E1<1 0>，E2<30> 全为0，而E3<7:0>则根据相应的地址A[2:0]选择相应的8位地址线的其中一个，来实现1位字宽的功能；C)当 M[l]为 1，MW]、M[2]、M[3]全为 0 时，译码器中的 E0，E1<1 0>，E3<70> 全为0，而E2<3 0>则根据相应的地址A[2 1]选择相应的4位地址线的其中一个，来实现2位字宽的功能；D)当 M[2]为 1，MW]、M[1]、M[3]全为 0 时，译码器中的 E0，E2<30>，E3<70> 全为0，而E1<1 0>则根据相应的地址A[2]选择相应的2位地址线的其中一个，来实现4位字宽的功能；E)当M[3]为 1，MW]、M[1]、M[2]全为 0 时，译码器中的 E1<1 0>，E2<30>，E3<70> 全为0，而EO则为1，来实现8位字宽的功能。本发明的可编程存储器的递进式译码器，不受电路的具体实施方法的限制和电路所采用的逻辑形式的限制，电路结构简单，使用方便。
图1是常规的可编程字宽配置示意图；图2A是常规的可编程连接开关控制逻辑原理图；图2B是常规的2输入、4输入和8输入与门示意图；图2C是常规的单元MO中三个串联的与门示意图；图3A是本发明的一种适用于可编程存储器的递进式译码器结构示意图；图;3B是1个与门和2个串联的与门示意图；图4A是本发明中的可配置字宽的开关控制模块结构原理图4B是传输门示意图；图4C是实现8位字宽功能示意图；图4D是实现4位字宽功能示意图；图4E是实现2位字宽功能示意图；图4F是实现1位字宽功能示意图；图5是本发明提出的可编程配置结构原理图；图6是本发明提出的递进式译码器的整体原理图。
具体实施例方式参见附图，本发明的一种适用于可编程存储器的递进式译码器，包括译码模块 (图3A、图3B)、控制模块(图4A、图4B、图4C、图4D、图4E、图4F)和配置模块(图5)；其特征在于，译码模块包含反相器，旁路反相器和串联与门；其具体特征为反相器为一普通反相器；旁路反相器有一个输入两个输出，其中一个输出为普通反相器的输出为D，另一个输出和输入相连为E ；串联与门有三个输入两个输出，第一级与门的两个输入为两个地址输入， 其输出为地址输出D，第二级与门的一个输入为第一级的地址输出，另一个输入为模式输入，其输出为控制输出E ；控制模块包含多个传输门，其具体特征为两个输入一个输出，控制输入连接NMOS晶体管的栅极，同时连接一个普通反相器的输入，反相器的输出连接PMOS 晶体管的栅极，信号输入连接NMOS晶体管和PMOS晶体管的源极，信号输出连接NMOS晶体管和PMOS晶体管的漏极；配置模块包含三级串联或门、两级串联或门、一级串联或门和普通反相器，其具体特征在于，三级串联或门有四个输入和四个输出。两个一级输入连接一级的两输入或门，其中一个一级输出连接到一级输出，一级两输入或门的输出连接二级两输入或门的一个输入同时连接到二级输出，另一个输入为二级输入，二级两输入或门的输出连接到三级两输入或门的一个输入端，同时连接到三级输出，另一个输入为三级输入，三级两输入或门的输出为四级输出。二级和一级串联或门的连接结构和三级串联或门连接结构类似，其具体排布如图5所示。M[3]连接到旁路反相器的输入端，旁路反相器的输出D连接第一级两个串联与门的一个地址输入端，控制输出端E为EO ；A[2]连接到第一级第一个串联与门的另一个地址输入端，同时A[2]经过普通反相器连接第一级第二个串联与门的另一个地址输入端，M[2]连接第一级两个串联与门的模式输入端，第一级第一个串联与门的控制输出端E为E1<0>，第一级第二个串联与门的控制输出端E为E1<1> ；A[l]连接到第二级第一个和第三个串联与门的一个地址输入端，同时A[l]经过普通反相器连接第二级第二个和第四个串联与门的一个地址输入端，第一级第一个串联与门的地址输出端连接第二级第一个和第二个串联与门的另一个地址输入端，第一级第二个串联与门的地址输出端连接第二级第三个和第四个串联与门的另一个地址输入端，M[l] 连接第二级的四个串联与门的模式输入端，第二级的四个串联与门的控制输出端E分别为 E2<0>, E2<1>, E2<2>, E2<3> ；A
连接第三级第一个、第三个、第五个和第七个串联与门的一个地址输入端，同时A
经过普通反相器连接第三极第二个、第四个、第六个和第八个串联与门的一个地址输入端。第二级的第一个串联与门的地址输出端连接第三极第一个和第二个串联与门的另一个地址输入端，第二级的第二个串联与门的地址输出端连接第三极第三个和第四个串联与门的另一个地址输入端，第二级的第三个串联与门的地址输出端连接第三极第五个和第六个串联与门的另一个地址输入端，第二级的第四个串联与门的地址输出端连接第三极第六个和第七个串联与门的另一个地址输入端，M
连接第三级的八个串联与门的模式输入端，第三级的八个串联与门的控制输出端E分别为E3<0>，E3<1>, E3<2>, E3<3>, E3<4>, E3<5>, E3<6>, E3<7> ；译码模块、配置模块和控制模块的具体连接关系如下译码模块的输出EO连接配置模块的EiO端口 ；译码模块的输出E1<1:0>连接配置模块的Eil<l :0>端口 ；译码模块的输出E2<3:0>连接配置模块的Ei2<3:0>端口 ；译码模块的输出E3<7 0>连接配置模块的Ei3<7 0>端口；配置模块的输出EoO连接控制模块的EO端口；配置模块的输出Eol<l :0>连接控制模块的E1<1:0>端口；配置模块的输出Eo2<3 0>连接控制模块的E2<3 0>端口；配置模块的输出Eo3<7 0>连接控制模块的E3<7 0>端口；图3为本发明提出的递进式译码结构，模式M
为1位字宽，M[l]为2位字宽， M[2]为4位字宽，M[3]为8位字宽。当M
为 1 时，M[1]、M[2]、M[3]全为 0，此时图 3A 中的 E0，E1<1 0>，E2<3 0> 全为0，而E3<7:0>则根据相应的地址A[2:0]选择相应的8位地址线的其中一个，来实现1位字宽的功能。当M[l]为 1 时，MW]、M[2]、M[3]全为 0 时，此时图 3A 中的 E0，E1<1 0>，E3<7 0> 全为0，而E2<3 0>则根据相应的地址A[2 1]选择相应的4位地址线的其中一个，来实现2 位字宽的功能。当M[2]为 1 时庫]、M[1]、M[3]全为 0 时，此时图 3A 中的 E0，E2<3 0>，E3<7 0> 全为0，而E1<1 0>则根据相应的地址A[2]选择相应的2位地址线的其中一个，来实现4位字宽的功能。当M[3]为 1 时，M
,M[1],M[2]全为 0 时，此时图 3A 中的 E1<1:0>, E2<3:0>， E3<7:0>全为0，而EO则为1，来实现8位字宽的功能。为了帮助更好地理解本发明，下面将参考附图举例描述本发明的具体实施方案。 为更简洁的说明本发明，附图采用8位字宽配置结构加以说明。图1为常规的可编程字宽配置结构，其中两个数据接口为数据输入和输出。地址线address [2:0]确定选中哪个地址，字宽配置模式widthmode [1 0]确定数据的字宽，00为 1位字宽、01为2位字宽、10为4位字宽、11为8位字宽。针对传统的字宽配置电路，如图1所示，该结构采用多个译码器来实现。针对不同的配置要求，结构启用相应的译码器。同时，不同的译码器的输出分别连接到相应的存储位上。如一个最大字宽为32位的存储器，1位字宽时，需选用5-32译码器，其32位输出连接到存储器的32位，以确定那一位的存储单元被选中。当为2位字宽时，需选择4-16译码器， 其16位输出和存储器32位存储位的2个一组相连接。
图2为常规的连接开关控制逻辑原理图，在图2B中，单元210、220、230分别为2 输入、4输入和8输入的与门，由字宽配置模式来决定哪一个地址译码的输出传递到数据开关模块。在图2C中，单元240包含三个串联的与门，传输选中的地址信号。图3A、B为本发明提出的递进式译码器，模式M
、M[1]、M[2]由widthmode [1 0] 选中。其中M
由00选中，为1位字宽，M[l]由01选中，为2位字宽，M[2]由10选中，为 4位字宽，M[3]由11选中，为8位字宽。当細]为1 时，M[1]、M[2]、M[3]全为 0，此时图 3A 中的 E0，E1<1 0>，E2<3 0> 全为0，而E3<7:0>则根据相应的地址A[2:0]选择相应的8位地址线的其中一个，来实现1位字宽的功能。当M[l]为 1 时，MW]、M[2]、M[3]全为 0 时，此时图 3A 中的 E0，E1<1 0>，E3<7 0> 全为0，而E2<3 0>则根据相应的地址A[2 1]选择相应的4位地址线的其中一个，来实现2 位字宽的功能。当M[2]为 1 时庫]、M[1]、M[3]全为 0 时，此时图 3A 中的 E0，E2<3 0>，E3<7 0> 全为0，而E1<1 0>则根据相应的地址A[2]选择相应的2位地址线的其中一个，来实现4位字宽的功能。当M[3]为 1 时，M
,M[1],M[2]全为 0 时，此时图 3A 中的 E1<1:0>, E2<3:0>， E3<7:0>全为0，而EO则为1，来实现8位字宽的功能。在图;3B中，分别为1个与门和2个串联的与门，通过它们实现字节的使能功能。图4A为可配置字宽的控制模块原理图，图4B为传输门，控制数据的传输。假设EO 为1，EKl :0>，E2<3:0>, E3<7:0>都为0，则其经过译码配置模块(图5)后，EoO, Eol<0>, Eo2<0>，Eo3<0>为1，其余输出端口为0。其输出连接到开关控制模块，可以看到，E0，E1<0>， E2<0>，E3<0>为1，其余控制端口为0，则可打开相应的8个传输门(如图4C所表示)，实现 8位字宽功能。假设E1<0>为1，E0，E1<1>，E2<3:0>，E3<7:0>都为0，则其经过译码配置模块(图 5)后，Eol<0>，EO2<0>，EO3<0>为1，其余输出端口为0。其输出连接到开关控制模块，可以看到，E1<0>, E2<0>, E3<0>为1，其余控制端口为0，则可打开相应的4个传输门(如图4D 所表示)，实现4位字宽功能。假设E2<1> 为 1，E0，E1<1:0>，E2<3:2>, E2<0>, E3<7:0> 都为 0，则其经过译码配置模块(图5)后，Eo2<l>，Eo3<2>为1，其余输出端口为0。其输出连接到开关控制模块可以看到，E2<1>, E3<2>为1，其余控制端口为0，则可打开相应的2个传输门(如图4E所表示)，实现2位字宽功能。假设E3<7>为1，E0，E1<1:0>，E2<3:0>, E3<6:0>都为0，则其经过译码配置模块 (图5)后，Eo3<7>为1，其余输出端口为0。其输出连接到开关控制模块可以看到，E3<7>为 1，其余控制端口为0，则可打开相应的1个传输门(如图4F所表示)，实现1位字宽功能。图6展示了本发明所提出的可编程递进式译码器的整体原理示意图。整体的输入端口有可编程模式输入端M [1:0]，和地址输入端A [2:0]。可编程模式输入端M [1:0]确定4 种可编程输入模式，其字宽分别为1，2，4，8。当字宽为1时，地址输入端A[2:0]全部有效， 产生8个输出信号，每个信号连接1个数据端。当字宽为2时，地址输入端A[2:l]有效，产生4个输出信号，每个信号连接2个数据端。当字宽4时，地址输入端A[2]有效，产生2个输出信号，每个信号连接4个数据端。当字宽为8时，地址输入端失效，产生1个输出信号， 每个信号连接8个数据端。 本发明不受电路的具体实施方法的限制和电路所采用的逻辑形式的限制。
权利要求
1.一种适用于可编程存储器的递进式译码器，包括译码模块、控制模块和配置模块； 其特征在于，译码模块包括反相器，旁路反相器和串联与门；反相器为一普通反相器；旁路反相器有一个输入两个输出，其中一个输出为普通反相器的输出为D，另一个输出和输入相连为E ；串联与门有三个输入两个输出，第一级与门的两个输入为两个地址输入，其输出为地址输出D，第二级与门的一个输入为第一级的地址输出，另一个输入为模式输入，其输出为控制输出E ；控制模块包括多个传输门两个输入一个输出，控制输入连接NMOS晶体管的栅极，同时连接一个普通反相器的输入，反相器的输出连接PMOS晶体管的栅极，信号输入连接NMOS 晶体管和PMOS晶体管的源极，信号输出连接NMOS晶体管和PMOS晶体管的漏极；配置模块包括三级串联或门、两级串联或门、一级串联或门和普通反相器；三级串联或门有四个输入和四个输出，两个一级输入连接一级的两输入或门，其中一个一级输出连接到一级输出，一级两输入或门的输出连接二级两输入或门的一个输入同时连接到二级输出，另一个输入为二级输入，二级两输入或门的输出连接到三级两输入或门的一个输入端， 同时连接到三级输出，另一个输入为三级输入，三级两输入或门的输出为四级输出；二级和一级串联或门的连接结构和三级串联或门连接结构相同； 译码模块、配置模块和控制模块的连接如下 译码模块的输出EO连接配置模块的EiO端口 ； 译码模块的输出E1<1:0>连接配置模块的Eil<l:0>端口 ； 译码模块的输出E2<3:0>连接配置模块的Ei2<3:0>端口 ； 译码模块的输出E3<7:0>连接配置模块的Ei3<7:0>端口 ； 配置模块的输出EoO连接控制模块的EO端口； 配置模块的输出Eol<l:0>连接控制模块的E1<1:0>端口 ； 配置模块的输出Eo2<3:0>连接控制模块的E2<3:0>端口 ； 配置模块的输出Eo3<7 0>连接控制模块的E3<7 0>端口。
2.如权利要求1所述的可编程存储器的递进式译码器，其特征在于，所述译码模块的具体电路如下M[3]连接到旁路反相器的输入端，旁路反相器的输出D连接第一级两个串联与门的一个地址输入端，控制输出端E为EO ；A[2]连接到第一级第一个串联与门的另一个地址输入端，同时A[2]经过普通反相器连接第一级第二个串联与门的另一个地址输入端，M[2]连接第一级两个串联与门的模式输入端，第一级第一个串联与门的控制输出端E为E1<0>，第一级第二个串联与门的控制输出端E 为 E1<1> ；A[l]连接到第二级第一个和第三个串联与门的一个地址输入端，同时A[l]经过普通反相器连接第二级第二个和第四个串联与门的一个地址输入端，第一级第一个串联与门的地址输出端连接第二级第一个和第二个串联与门的另一个地址输入端，第一级第二个串联与门的地址输出端连接第二级第三个和第四个串联与门的另一个地址输入端，M[l]连接第二级的四个串联与门的模式输入端，第二级的四个串联与门的控制输出端E分别为E2<0>， E2<1>, E2<2>,E2<3> ；A
连接第三级第一个、第三个、第五个和第七个串联与门的一个地址输入端，同时A
经过普通反相器连接第三极第二个、第四个、第六个和第八个串联与门的一个地址输入端；第二级的第一个串联与门的地址输出端连接第三极第一个和第二个串联与门的另一个地址输入端，第二级的第二个串联与门的地址输出端连接第三极第三个和第四个串联与门的另一个地址输入端，第二级的第三个串联与门的地址输出端连接第三极第五个和第六个串联与门的另一个地址输入端，第二级的第四个串联与门的地址输出端连接第三极第六个和第七个串联与门的另一个地址输入端，M
连接第三级的八个串联与门的模式输入端，第三级的八个串联与门的控制输出端E分别为E3<0>，E3<1>, E3<2>, E3<3>, E3<4>, E3<5>, E3<6>,E3<7>。
3.如权利要求1所述的可编程存储器的递进式译码器，其特征在于，所述配置模块的字宽配置流程为A)模式M
为1位字宽，M[l]为2位字宽，M[2]为4位字宽，M[3]为8位字宽；B)当_为 1，M[1]、M[2]、M[3]全为 0 时，译码器中的 E0，E1<1 0>，E2<3 0> 全为 0， 而E3<7:0>则根据相应的地址A[2:0]选择相应的8位地址线的其中一个，来实现1位字宽的功能；C)当M[l]为 1，MW]、M[2]、M[3]全为 0 时，译码器中的 E0，E1<1 0>，E3<7 0> 全为 0， 而E2<3:0>则根据相应的地址A [2:1]选择相应的4位地址线的其中一个，来实现2位字宽的功能；D)当M[2]为 1，MW]、M[1]、M[3]全为 0 时，译码器中的 E0，E2<3 0>，E3<7 0> 全为 0， 而E1<1 0>则根据相应的地址A[2]选择相应的2位地址线的其中一个，来实现4位字宽的功能；E)当M[3]为 1，MW]、M[1]、M[2]全为 0 时，译码器中的 E1<1 0>，E2<30>，E3<70> 全为0，而EO则为1，来实现8位字宽的功能。
全文摘要
本发明公开了一种适用于可编程存储器的递进式译码器，涉及可编程存储器技术，包括译码模块、控制模块和配置模块；充分利用每一级译码的输出，输出分级的译码结果，经过字宽配置模块输出到不同的开关控制单元，完成可编程的译码输出。本发明译码器的字宽配置模块，完成可配置字宽的译码功能，减少了版图面积和连线复杂度。而且不受电路的具体实施方法和电路所采用的逻辑形式的限制，电路结构简单，使用方便。
文档编号G11C16/10GK102568581SQ20101059496
公开日2012年7月11日 申请日期2010年12月20日 优先权日2010年12月20日
发明者杨海钢, 秋小强 申请人:中国科学院电子学研究所