半导体装置的驱动方法

专利名称：半导体装置的驱动方法
技术领域：
所公开的发明涉及一种利用半导体元件的半导体装置及该半导体装置的驱动方法。
背景技术：
利用半导体元件的存储装置可以粗分为如果没有电力供给存储内容就消失的易失性存储装置和即使没有电力供给也保持存储内容的非易失性存储装置。作为易失性存储装置的典型例子，有DRAM (Dynamic Random Access Memory 动态随机存取存储器)。DRAM选择构成存储元件的晶体管并将电荷储存在电容器中而储存信肩、ο根据上述原理，因为当从DRAM读出信息时电容器的电荷消失，所以每次读出信息时都需要再次进行写入工作。另外，因为在构成存储元件的晶体管中因截止状态下的源极和漏极之间的泄漏电流(截止电流)等而即使晶体管未被选择电荷也流出或流入，所以数据的保持期间较短。为此，需要按预定的周期再次进行写入工作(刷新工作)，由此，难以充分降低耗电量。另外，因为如果没有电力供给存储内容就消失，所以需要利用磁性材料或光学材料的其他存储装置以实现较长期间的存储保持。作为易失性存储装置的另一例子，有SRAM (Static Random Access Memory 静态随机存取存储器)。SRAM使用触发器等电路保持存储内容，而不需要进行刷新工作，在这一点上SRAM优越于DRAM。但是，因为SRAM使用触发器等电路，所以存在存储容量的单价变高的问题。另外，在如果没有电力供给存储内容就消失这一点上，SRAM和DRAM相同。作为非易失性存储装置的典型例子，有快闪存储器。快闪存储器在晶体管的栅电极和沟道形成区域之间具有浮动栅极，在该浮动栅极保持电荷而进行存储，因此，快闪存储器具有数据保持期间极长(半永久)、不需要进行易失性存储装置所需要的刷新工作的优点(例如，参照专利文献1)。但是，由于当进行写入时产生的隧道电流会引起构成存储元件的栅极绝缘层的退化，因此发生因预定次数的写入而使存储元件不能工作的问题。为了缓和上述问题的影响， 例如，使用使各存储元件的写入次数均等的方法，但是，为了使用该方法，需要具有复杂的外围电路。另外，即使使用上述方法，也不能从根本上解决使用寿命的问题。就是说，快闪存储器不合适于信息的改写频率高的用途。另外，为了对浮动栅极注入电荷或者去除该电荷，需要高电压和用于该目的的电路。再者，还有由于电荷的注入或去除需要较长时间而难以实现写入或擦除的高速化的问题。[专利文献1]日本专利申请公开昭57-105889号公报

发明内容
鉴于上述问题，所公开的发明的一个方式的目的之一在于提供一种即使没有电力供给也能够保持存储内容且对写入次数也没有限制的具有新的结构的半导体装置。在所公开的发明中，通过使用可以使晶体管的截止电流充分小的材料如作为宽带隙半导体的氧化物半导体材料构成半导体装置。通过使用可以使晶体管的截止电流充分小的半导体材料，可以长期保持信息。另外，所公开的发明提供一种具有非易失性存储单元的半导体装置，该非易失性存储单元包括使用氧化物半导体的写入用晶体管；使用与该写入用晶体管不同的半导体材料的读出用晶体管；以及电容元件。对该存储单元的信息的写入及改写通过如下步骤来进行通过使写入用晶体管成为导通状态，将电位供应到写入用晶体管的源电极及漏电极中的一方、电容元件的电极中的一方以及读出用晶体管的栅电极彼此电连接的节点，然后， 通过使写入用晶体管成为截止状态，使节点保持预定量的电荷。另外，在保持期间中，通过使存储单元成为选择状态且将读出用晶体管的源电极及漏电极设定为同一电位，保持存储在节点中的电荷。另外，作为读出用晶体管，使用P沟道型晶体管，而以不使用负电位的方式进行读出。更具体地说，例如，可以使用如下结构。所公开的发明的一个方式是一种半导体装置的驱动方法，在该半导体装置中，位线与第一晶体管的源电极及第二晶体管的源电极电连接，写入字线与第二晶体管的栅电极电连接，源极线与第一晶体管的漏电极电连接，写入及读出字线与电容元件的一方电极电连接，第一晶体管的栅电极、第二晶体管的漏电极以及电容元件的另一方电极彼此电连接而构成保持电荷的节点，上述驱动方法包括如下步骤在写入期间中，将使第二晶体管成为导通状态的电位供应到写入字线，并且将接地电位供应到源极线，以使电荷累积在节点中； 以及在写入期间后的保持期间中，将接地电位供应到写入字线和写入及读出字线，并且将同一电位供应到源极线及位线，以保持累积在节点中的电荷。另外，所公开的发明的一个方式是一种半导体装置的驱动方法，该半导体装置包括位线、源极线、多个写入字线、多个写入及读出字线以及包含多个存储单元的存储单元阵列，在存储单元之一中，位线与第一晶体管的源电极及第二晶体管的源电极电连接，写入字线与第二晶体管的栅电极电连接，源极线与第一晶体管的漏电极电连接，写入及读出字线与电容元件的一方电极电连接，第一晶体管的栅电极、第二晶体管的漏电极以及电容元件的另一方电极彼此电连接而构成保持电荷的节点，上述驱动方法包括如下步骤在写入期间中，将使分别包含在多个存储单元中的第二晶体管成为导通状态的电位供应到多个写入字线，并且将接地电位供应到源极线，以使电荷累积在分别包含在多个存储单元中的节点； 在写入期间后的保持期间中，将接地电位分别供应到多个写入字线和多个写入及读出字线，并且将同一电位供应到位线及源极线，以保持累积在分别包含在多个存储单元中的节点中的电荷；以及在读出期间中，将电源电位供应到与非选择的存储单元之一连接的写入及读出字线之一，并且将接地电位供应到与选择的存储单元之一连接的写入及读出字线之一，以读出保持在包含在选择的存储单元之一中的节点中的电荷。另外，在上述半导体装置的驱动方法中，也可以在保持期间中将接地电位供应到源极线及位线。另外，所公开的发明的一个方式是一种半导体装置的驱动方法，该半导体装置包括多个位线、源极线、多个写入字线、多个写入及读出字线以及包含多个存储单元的存储单元阵列，在存储单元之一中，位线与第一晶体管的源电极及第二晶体管的源电极电连接，写入字线与第二晶体管的栅电极电连接，源极线与第一晶体管的漏电极电连接，写入及读出字线与电容元件的一方电极电连接，第一晶体管的栅电极、第二晶体管的漏电极以及电容元件的另一方电极彼此电连接而构成保持电荷的节点，上述驱动方法包括如下步骤在写入期间中，将使分别包含在多个存储单元中的第二晶体管成为导通状态的电位供应到多个写入字线，并且将接地电位供应到源极线，以使电荷累积在分别包含在多个存储单元中的节点中；在写入期间后的保持期间中，将接地电位分别供应到多个写入字线和多个写入及读出字线，并且将同一电位供应到多个位线及源极线，以保持累积在分别包含在多个存储单元中的节点中的电荷；以及在读出期间中，将电源电位供应到与非选择的存储单元之一连接的写入及读出字线之一，并且将接地电位供应到与选择的存储单元之一连接的写入及读出字线之一，以读出保持在包含在选择的存储单元之一中的节点中的电荷。另外，在上述半导体装置的驱动方法中，也可以在保持期间中将接地电位供应到源极线及多个位线。另外，在上述半导体装置的驱动方法中，第二晶体管的沟道形成区优选包含氧化物半导体。另外，在本说明书等中，“上”或“下”的用语不局限于构成要素的位置关系为“直接在XX之上”或“直接在XX之下”。例如，“栅极绝缘层上的栅电极”包括在栅极绝缘层和栅电极之间包含其他构成要素的情况。另外，在本说明书等中，“电极”或“布线”的用语不限定构成要素的功能。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”的用语还意味着多个“电极”或“布线”形成为一体的情况等。另外，“源极”和“漏极”的功能在使用极性不同的晶体管的情况或电路工作的电流方向变化的情况等下，有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。另外，在本说明书等中，“电连接”包括通过“具有某种电作用的元件”彼此连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。使用氧化物半导体的晶体管的截止电流极小，因此通过使用该晶体管可以在极长期间中保持存储内容。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频率降低到极低，所以可以充分降低耗电量。另外，即使没有电力供给(优选的是，电位被固定)， 也可以在较长期间内保持存储内容。另外，在根据所公开的发明的半导体装置中，在写入信息时不需要高电压，而且也没有元件退化的问题。例如，不像现有的非易失性存储器的情况那样，不需要对浮动栅极注入电子或从浮动栅极抽出电子，所以根本不发生栅极绝缘层的退化等的问题。就是说，根据所公开的发明的半导体装置对能够改写的次数没有限制，这限制是现有的非易失性存储器所具有的问题，所以可以显著提高可靠性。再者，因为根据晶体管的导通状态或截止状态而进行信息的写入，所以容易实现高速工作。另外，还有不需要用于擦除信息的工作的优点。
此外，通过作为读出用晶体管应用使用氧化物半导体以外的材料而能够进行足够的高速工作的晶体管，并将该晶体管与作为写入用晶体管的使用氧化物半导体的晶体管组合而使用，可以充分地确保半导体装置的工作(例如，信息的读出工作)的高速性。此外， 通过利用使用氧化物半导体以外的材料的晶体管，可以合适地实现被要求高速工作的各种电路(逻辑电路、驱动电路等)。如上所述，通过一体地具备使用氧化物半导体以外的材料的能够进行足够的高速工作的晶体管和使用氧化物半导体的晶体管(作更广义解释，截止电流十分小的晶体管)， 可以实现具有新颖的特征的半导体装置。


图IA和IB是半导体装置的电路图；图2A和2B是半导体装置的电路图；图3是时序图；图4是半导体装置的电路图；图5A至5D是半导体装置的电路图；图6A和6B分别是半导体装置的截面图和平面图；图7A至7G是有关半导体装置的制造工序的截面图；图8A至8E是有关半导体装置的制造工序的截面图；图9A至9D是有关半导体装置的制造工序的截面图；图IOA至IOD是有关半导体装置的制造工序的截面图；图IlA至IlC是有关半导体装置的制造工序的截面图；图12A至12F是说明利用半导体装置的电子设备的图；图13A和13B是半导体装置的截面图；图14A至14C是有关半导体装置的制造工序的截面图；图15是示出位线BL的电位的时间依赖性的测定结果的图；图16是示出存储单元的阈值窗口的测定结果的图；图17是示出位线BL的电位的时间依赖性的测定结果的图。
具体实施例方式以下，参照

所公开的发明的实施方式的一个例子。但是，所公开的发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此， 所公开的发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。为了便于理解，附图等所示出的各结构的位置、大小和范围等有时不表示实际上的位置、大小和范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小、范围寸。另外，本说明书等中使用的“第一”、“第二”、“第三”等序数词是为了避免结构要素的混同，而不是为了在数目方面上限定。实施方式1
在本实施方式中，参照图IA及IB和图2A及2B对根据所公开的发明的一个方式的半导体装置的基本电路结构及其工作进行说明。另外，在电路图中，为了表示使用氧化物半导体的晶体管，有时附上“Os”的符号。〈基本电路1>首先，参照图IA和图IB对最基本的电路结构及其工作进行说明。在图IA所示的半导体装置中，位线BL、晶体管160的源电极(或漏电极)以及晶体管162的源电极(或漏电极)彼此电连接，并且，源极线SL与晶体管160的漏电极(或源电极)电连接。另外，写入字线OSG与晶体管162的栅电极电连接。再者，晶体管160的栅电极及晶体管162的漏电极(或源电极)与电容元件164的一方电极电连接，写入及读出字线C与电容元件164的另一方电极电连接。另外，晶体管160的源电极(或漏电极)及晶体管162的源电极(或漏电极)也可以彼此不电连接而分别与不同的布线电连接。在此，例如，将使用氧化物半导体的晶体管用于晶体管162。使用氧化物半导体的晶体管具有截止电流极小的特征。因此，通过使晶体管162成为截止状态，可以极长时间地保持晶体管160的栅电极的电位。再者，通过具有电容元件164，容易保持施加到晶体管160 的栅电极的电荷，另外，也容易读出所保持的信息。另外，对晶体管160的半导体材料没有特别的限制。从提高信息的读出速度的观点来看，例如，优选使用利用单晶硅的晶体管等的开关速度快的晶体管。作为晶体管160，使用P沟道型晶体管。在图IA所示的半导体装置中，通过有效地利用可以保持晶体管160的栅电极的电位的特征，可以如以下所示那样进行信息的写入、保持以及读出。首先，对信息的写入及保持进行说明。首先，通过将写入字线OSG的电位设定为使晶体管162成为导通状态的电位，使晶体管162成为导通状态。由此，对晶体管162的漏电极(或源电极)、晶体管160的栅电极以及电容元件164的一方电极彼此电连接的节点(也称为节点re)施加位线BL的电位。也就是说，对节点re施加预定的电荷(写入)。这里， 赋予两个不同的电位的电荷(以下，赋予低电位的电荷称为电荷从，而赋予高电位的电荷称为电荷Qh)中的任何一种被施加。另外，也可以利用赋予三个以上的不同的电位的电荷提高存储容量。然后，通过将写入字线OSG的电位设定为使晶体管162成为截止状态的电位， 使晶体管162成为截止状态，保持对节点re施加的电荷(保持)。因为晶体管162的截止电流极小，所以晶体管160的栅电极的电荷被长时间地保持。接着，对信息的读出进行说明。当在对源极线SL施加预定的电位(定电位)的状态下对写入及读出字线c施加适当的电位(读出电位)时，根据保持在节点re中的电荷量， 位线BL取不同的电位。就是说，晶体管160的导电率被保持在晶体管160的栅电极(也称为节点re)中的电荷控制。一般来说，在晶体管160为P沟道型晶体管时，对晶体管160的栅电极施加％时的外观上的阈值VthH低于对晶体管160的栅电极施加时的外观上的阈值Vt“。例如，在写入时施加Ql的情况下，当写入及读出字线C的电位成为Vtl(Vth H与Vt“之间的中间电位) 时，晶体管160成为“导通状态”。在写入时施加％的情况下，即使写入及读出字线C的电位成为Vtl，晶体管160也处于“截止状态”。因此，通过辨别位线BL的电位，可以读出所保持的信息。接着，对信息的改写进行说明。信息的改写与上述信息的写入及保持同样进行。也就是说，将写入字线OSG的电位设定为使晶体管162成为导通状态的电位，而使晶体管162 成为导通状态。由此，对节点re施加位线BL的电位(有关新的信息的电位)。然后，通过将写入字线OSG的电位设定为使晶体管162成为截止状态的电位，使晶体管162成为截止状态，而使节点re成为施加有有关新的信息的电荷的状态。像这样，根据所公开的发明的半导体装置通过再次进行信息的写入，可以直接改写信息。因此，不需要快闪存储器等所需要的利用高电压从浮动栅极抽出电荷的工作，可以抑制起因于擦除工作的工作速度的降低。换言之，实现了半导体装置的高速工作。以下，作为一个例子，具体地说明对节点re施加电源电位VDD和接地电位GND中的任何一种时的写入、保持以及读出的方法。以下，将对节点re施加电源电位VDD时保持的数据称为数据“1”，并且将对节点re施加接地电位GND时保持的数据称为数据“0”。另外，对节点re施加的电位的关系不局限于此。在写入信息时(写入期间)，通过将源极线SL、写入及读出字线C以及写入字线 OSG分别设定为GND、GND以及VDD，使晶体管162成为导通状态。在将数据“0”写入到节点 FG时将GND施加到位线BL。另外，在将数据“ 1”写入到节点TO时，优选的是，将位线BL的电位设定为VDD，并将写入字线OSG的电位设定为VDD+Vth_QS，以不使下降晶体管162的阈值电压(Vth_。s)。在保持信息时(保持期间)，或者，在使存储单元成为准备状态时(准备期间)，通过将写入字线OSG设定为GND，使晶体管162成为截止状态。另外，将写入及读出字线C设定为GND，以降低晶体管162的漏极与源极之间的电压(以下称为Vds_QS)。另外，通过将写入及读出字线C设定为GND，有时会隔着ρ沟道型晶体管的晶体管160在位线BL与源极线 SL之间产生电流。鉴于这个问题，通过将位线BL和源极线SL设定为同一电位，将晶体管 160的漏极与源极之间的电压(以下称为Vds_p)设定为0V，以抑制位线BL与源极线SL之间的电流。另外，上述“同一电位”包括“大致同一电位”。就是说，如上所述，因为以通过充分降低位线BL和源极线SL之间的电压而抑制产生在位线BL和源极线SL之间的电流为目的，所以包括一种“大致同一电位”，该电位是与将源极线SL的电位固定为GND等的情况相比能够充分(例如，百分之一以下)降低耗电量的电位等。另外，例如，充分允许一种偏差， 即由布线电阻等导致的电位偏差。更优选的是，在保持期间及准备期间中，将位线BL及源极线SL设定为GND，以抑制对晶体管162的电压应力。在保持期间及准备期间中，通过将写入及读出字线C设定为GND，可以降低Vdiu^。 例如，在写入期间中将数据“1” (即VDD)写入到节点re且保持期间中将写入及读出字线 C设定为VDD的情况下，节点re因电容耦合而增加VDD，而成为2VDD。在此情况下，在位线 BL为GND时，Vds_QS成为2VDD( = 2VDD-GND)。另一方面，在以同样条件保持期间中将写入及读出字线C设定为GND的情况下，节点TO成为VDD，并且在位线BL为GND时，Vdsjs成为 VDD( = VDD-GND)。因此，与将写入及读出字线C设定为VDD的情况相比，可以降低Vds_QS。 通过降低Vds_QS，可以进一步降低晶体管162的截止电流，而可以进一步提高存储单元的保持特性。在读出信息时(读出期间)，将写入字线OSG设定为GND，将写入及读出字线C设定为GND，并且将源极线SL设定为VDD或比VDD低一点的电位(以下称为VR)。这里，在节点re写入有数据“1”的情况下，ρ沟道型晶体管的晶体管160成为截止状态，从而位线BL 的电位维持读出开始时的电位或者下降。另外，位线BL的电位的维持或下降依赖于连接于位线BL的读出电路。在节点TO写入有数据“0”的情况下，晶体管160成为导通状态，从而位线BL的电位成为与源极线SL的电位相同的电位，即VDD或VR。因此，通过辨别位线BL 的电位，可以读出保持在节点re中的数据“1”或数据“0”。另外，在节点re保持电位VDD (即，写入数据“ 1”)的情况下，通过在读出时将源极线SL的电位设定为VDD，晶体管160的栅极与源极之间的电压(以下称为Vgs_p)成为 OV( = VDD-VDD)，Vgs_p大于晶体管160的阈值电压(以下称为Vth_p)，由此，ρ沟道型晶体管的晶体管160成为截止状态。这里，即使在保持在节点TO中的电位小于VDD的情况如写入到节点re的电位不到达VDD的情况下，只要节点re的电位为VDD-|vth_p|以上就成为 Vgs_p = (VDD-1 Vth_p I) -VDD = -1 Vth_p | = Vth_p,晶体管 160 也成为截止状态，而能够正常地读出数据“ 1 ”。但是，在节点FG的电位小于VDD-1 Vth_p I时，Vgs_p小于Vth_p,由此晶体管160成为导通状态，读出数据“0”而不读出数据“1”，这是不正常的读出。就是说， 在写入数据“ 1，，的情况下，能够读出的电位的下限值为比源极线SL的电位VDD低I Vth_p 的VDD-1 Vth_p I。另一方面，在读出时将源极线SL的电位设定为VR时，如上所述，能够读出数据“1”的电位的下限值为比源极线SL的电位VR低|Vth_p的VR-|Vth_p|。这里，因为 VR是低于VDD的电位，所以VR-1 Vth_p I小于VDD-1 Vth_p |。就是说，在将源极线SL的电位设定为VR时，能够读出的电位的下限值更低。因此，优选将源极线SL的电位设定为VR代替VDD，这是因为能够读出数据“1”的电位的范围更宽的缘故。另外，至于上限值，在将源极线SL的电位设定为VR时，节点TO写入有VDD时的Vgsp成为VDD-VR > Vth_p ( ·.· VDD > VR)，可以没有问题地使晶体管160成为截止状态。这里，通过将晶体管162的漏电极(或源电极)、晶体管160的栅电极以及电容元件164的一方电极彼此电连接的节点(节点re)起到与用作非易失性存储元件的浮动栅极型晶体管的浮动栅极相同的作用。当晶体管162处于截止状态时，该节点re可以被认为埋设在绝缘体中，在节点re中保持电荷。因为使用氧化物半导体的晶体管162的截止电流为使用硅半导体等而形成的晶体管的截止电流的十万分之一以下，所以可以不考虑由于晶体管162的漏泄导致的储存在节点re中的电荷的消失。也就是说，通过利用使用氧化物半导体的晶体管162，可以实现即使没有电力供给也能够保持信息的非易失性存储装置。例如，当室温(25°C )下的晶体管162的截止电流为IOzA(IzA(仄普托安培)等于IX I(T21A)以下，并且电容元件164的电容值为IOfF左右时，至少可以保持数据IO4秒以上。另外，当然该保持时间根据晶体管特性或电容值而变动。另外，在所公开的发明的半导体装置中，不存在在现有的浮动栅型晶体管中被指出的栅极绝缘膜(隧道绝缘膜)的退化的问题。也就是说，可以解决以往被视为问题的将电子注入到浮动栅极时的栅极绝缘膜的退化的问题。这意味着在原理上不存在写入次数的限制。另外，也不需要在现有的浮动栅极型晶体管中当写入或擦除数据时所需要的高电压。图IA所示的半导体装置可以被认为如图IB所示的半导体装置，其中，构成该半导体装置的晶体管等的要素包括电阻器及电容器。就是说，在图IB中，晶体管160及电容元件164分别包括电阻器及电容器而构成。Rl和Cl分别是电容元件164的电阻值和电容值， 电阻值Rl相当于构成电容元件164的绝缘层的电阻值。此外，R2和C2分别是晶体管160 的电阻值和电容值，其中电阻值R2相当于晶体管160处于导通状态时的栅极绝缘层的电阻值，电容值C2相当于所谓的栅极电容(形成在栅电极与源电极或漏电极之间的电容以及形成在栅电极与沟道形成区之间的电容)的电容值。在以晶体管162处于截止状态时的源电极和漏电极之间的电阻值(也称为有效电阻)为ROS的情况下，在晶体管162的栅极泄漏电流充分小的条件下，当Rl及R2满足 Rl彡ROS、R2彡ROS时，主要根据晶体管162的截止电流来决定电荷的保持期间(也可以称为信息的保持期间)。反之，在不满足上述条件的情况下，即使晶体管162的截止电流足够小，也难以充分确保保持期间。这是因为晶体管162的截止电流以外的泄漏电流(例如，发生在源电极与栅电极之间的泄漏电流等)大的缘故。由此，可以说本实施方式所公开的半导体装置优选满足Rl彡ROS及R2彡ROS的关系。另一方面，Cl和C2优选满足Cl ^ C2的关系。这是因为如下缘故通过增大Cl， 当由写入及读出字线c控制节点re的电位时，可以高效地将写入及读出字线c的电位供应到节点FG，从而可以将施加到写入及读出字线C的电位间(例如，读出电位和非读出电位) 的电位差抑制为低的缘故。如上所述，通过满足上述关系，可以实现更优选的半导体装置。另外，Rl和R2由晶体管160的栅极绝缘层和电容元件164的绝缘层来控制。Cl和C2也是同样的。因此，优选适当地设定栅极绝缘层的材料或厚度等，而满足上述关系。在本实施方式所示的半导体装置中，节点re起到与快闪存储器等的浮动栅极型晶体管的浮动栅极相等的作用，但是，本实施方式的节点re具有与快闪存储器等的浮动栅极根本不同的特征。因为在快闪存储器中施加到控制栅极的电位高，所以为了防止其电位影响到相邻的单元的浮动栅极，需要保持各单元之间的一定程度的间隔。这是阻碍半导体装置的高集成化的主要原因之一。并且，该主要原因起因于通过施加高电场来发生隧道电流的快闪存储器的根本原理。另一方面，根据本实施方式的半导体装置根据使用氧化物半导体的晶体管的开关而工作，而不使用如上所述的利用隧道电流注入电荷的原理。就是说，不需要如快闪存储器那样的用来注入电荷的高电场。由此，因为不需要考虑到控制栅极给相邻的单元带来的高电场的影响，所以容易实现高集成化。此外，不需要高电场及大型外围电路(升压电路等)的一点也优越于快闪存储器。 例如，在写入两个阶段(1位)的信息的情况下，在一个存储单元中，可以使施加到根据本实施方式的存储单元的电压(同时施加到存储单元的各端子的最大电位与最小电位之间的差异)的最大值为5V以下，优选为3V以下。再者，在使构成电容元件164的绝缘层的相对介电常数ε rl与构成晶体管160的绝缘层的相对介电常数ε r2不同的情况下，容易在构成电容元件164的绝缘层的面积Sl 和在晶体管160中构成栅极电容的绝缘层的面积S2满足2 · S2彡Sl (优选满足S2 ^ Si)
11的同时，实现Cl >C2。换言之，容易在使构成电容元件164的绝缘层的面积缩小的同时实现 Cl彡C2。具体地说，例如，在构成电容元件164的绝缘层中，可以采用由氧化铪等的high-k 材料构成的膜或由氧化铪等的high-k材料构成的膜与由氧化物半导体构成的膜的叠层结构，而将ε rl设定为10以上，优选设定为15以上，并且在构成晶体管160的栅极电容的绝缘层中，可以采用氧化硅，而将ε r2设定为3至4。通过采用这种结构的组合，可以使根据所公开的发明的半导体装置进一步高集成化。〈基本电路2>图2A和2B是将图IA所示的存储单元配置为2行X 2列的矩阵状的存储单元阵列的电路图。图2A和图2B中的存储单元170的结构与图IA相同。但是，在图2A中，两列存储单元共同使用源极线SL。另外，在图2B中，两行存储单元共同使用源极线SL。如图2A和2B所示，通过采用在两列或两行中共同使用源极线SL的结构，可以将与存储单元170连接的信号线的个数从未共同使用时的四个减少到3. 5个(3个+1/2个)。另外，共同使用源极线SL的列数(或行数)不局限于两列(两行)，也可以采用三列(或三行)以上的多列(或多行)存储单元共同使用源极线SL的结构。作为共同使用源极线SL的列数(或行数)，可以根据共同使用源极线SL时的寄生电阻及寄生电容而适当地选择合适的值。另外，共同使用源极线SL的列数(或行数)越多，连接于存储单元 170的信号线个数越少，因此是优选的。在图2A和2B中，源极线SL连接于源极线转换电路194。这里，源极线转换电路 194除了连接于源极线SL以外还连接于源极线转换信号线SLC。在图2A和2B所示的半导体装置中，数据的写入、保持及读出与图IA和图IB的情况相同，而可以参照如上所述的内容。例如，在将电源电位VDD和接地电位GND中的任何一个施加到节点re的情况下，将对节点re施加电源电位VDD时保持的数据称为数据“ 1 ”，并且将对节点re施加接地电位GND时保持的数据称为数据“0”。以下，描述具体的写入工作。 首先，将连接于存储单元170的写入及读出字线C的电位设定为GND，将写入字线OSG的电位设定为VDD，而选择存储单元170。由此，将位线BL的电位供应到所选择的存储单元170 的节点re。这里，在将接地电位GND施加到节点TO时(S卩，在保持数据“0”时)，将使ρ沟道型晶体管的晶体管160成为导通状态的电位施加到晶体管160的栅电极。在此情况下，为了抑制由在位线BL和源极线SL之间产生的电流导致的写入到节点re的电位上升，需要将源极线SL的电位设定为接地电位GND。由此，通过利用源极线转换信号线SLC的信号转换源极线转换电路194的信号路径，将接地电位GND供应到源极线SL。上述工作的特征在于在写入期间中，将源极线SL的电位设定为接地电位GND。由此，即使在将使晶体管160成为导通状态的电位施加到节点re的情况下，也可以抑制在位线BL和源极线SL之间产生电流。另外，如图2A和2B所示，在将存储单元170配置为阵列状而使用的情况下，在读出期间中，需要只有所希望的存储单元170的信息被读出。像这样，为了读出预定的存储单元170的信息，且不读出除此以外的存储单元170的信息，需要使读出的对象之外的存储单元170成为非选择状态。例如，如基本电路1所示，在将电源电位VDD和接地电位GND中的任何一种施加到节点re且将对节点re施加电源电位VDD时保持的数据称为数据“ ι ”，并且将对节点re施加接地电位GND时保持的数据称为数据“0”的情况下，通过将源极线SL设定为GND，将写入及读出字线C设定为VDD，并且将写入字线OSG设定为GND，可以使存储单元170成为非选择状态。通过将写入及读出字线C设定为VDD，节点TO的电位因与电容元件164的电容耦合而上升VDD。因为在节点re写入有数据“ 1 ”的VDD的情况下节点re的电位上升VDD而成为VDD+VDD = 2VDD，Vgs_p成为大于Vth_p，所以ρ沟道型晶体管的晶体管160成为截止状态。另一方面，因为在节点re写入有数据“0”的GND的情况下，节点re的电位上升VDD 而成为GND+VDD = VDD, Vgs_p成为大于Vth_p，所以ρ沟道型晶体管的晶体管160成为截止状态。就是说，通过将写入及读出字线C设定为VDD，无论保持在节点re中的数据如何都可以使晶体管160成为截止状态，就是说，可以使存储单元170成为非选择状态。另外，假设使用η沟道型晶体管作为读出用晶体管160的情况。即使将写入及读出字线C设定为0V，也在η沟道型晶体管的栅电极的电位高于该晶体管的阈值时不一定能够使所有存储单元成为截止状态。因此，需要将负电位供应到非选择的行的写入及读出字线C，以使存储单元成为非选择状态。但是，因为本实施方式所示的半导体装置使用ρ沟道型晶体管作为读出用晶体管，所以通过将非选择的行的写入及读出字线C设定为正电位， 可以使存储单元成为截止状态。因此，在存储单元中不需要设置产生负电位的电路，而可以减少耗电量，并可以实现半导体装置的小型化。如上所述，在本实施方式所示的半导体装置中，在保持期间及准备期间中，将写入及读出字线C设定为GND，并且将位线BL和源极线SL设定为同一电位，优选均设定为GND。 通过将写入及读出字线C设定为GND，与该写入及读出字线C连接的所有存储单元成为选择状态，但是，因为位线BL和源极线SL为同一电位，所以Vds_p成为0V，而可以抑制位线BL 和源极线SL之间的电流。像这样，在保持期间中，通过将写入及读出字线C设定为GND，可以降低Vds_QS，并可以进一步降低晶体管162的截止电流，由此可以进一步提高存储单元的保持特性。图3示出根据图2A和2B的半导体装置的写入、保持以及读出工作的时序图的一个例子。时序图中的0SG、C等的名称表示被施加时序图所示的电位的布线，并且当有多个具有同样的功能的布线时，通过对布线的名称的末尾附上_1、_111、_11等来进行区别。另外， 所公开的发明不局限于以下所示的排列。图3的时序图示出如下情况下的各布线之间的电位关系具有mXn个(m及η分别是2以上的整数)存储单元；将数据“1”写入到第1行1列的存储单元；将数据“0”写入到第1行η列的存储单元；将数据“0”写入到第m行1列的存储单元；将数据“1”写入到第 m行η列的存储单元；经过保持期间，读出被写入的所有数据。在准备期间中，将写入字线OSG设定为GND，并且将写入及读出字线C设定为GND。 另外，将所有位线BL和源极线SL设定为同一电位。在图3中，将位线BL及源极线SL设定为 GND。在写入期间中，首先，将所选择的行的写入字线OSG设定为高于电源电位VDD的电位(高电位VH)，将所选择的写入及读出字线C设定为GND，将非选择的行的写入字线OSG 设定为GND，并且将非选择的行的写入及读出字线C设定为VDD，以选择所写入的行。另外，为了不使写入到存储单元170的节点re的电位下降晶体管的阈值电压 (Vth_os)，需要将写入字线OSG的电位设定为高于位线BL的电位+Vth_os。因此，例如，在对节点re写入VDD(即，写入数据“1”)时，将VH设定为VDD+Vth_QS以上。但是，在即使写入到节点re的电位下降vth_QS也没有问题的情况下，可以将所选择的行的写入字线OSG的电位设定为VDD。接着，比选择所写入的行的时序迟来将数据从位线BL输入到存储单元。例如，在写入数据“ 1，，时将VDD供应到位线BL，而在写入数据“0”时将GND供应到位线BL。在本实施方式所示的半导体装置中，因为在保持期间及准备期间中连接到存储单元的所有写入及读出字线C处于选择状态的GND，所以在比选择所写入的行的时序早来将数据从位线BL输入到存储单元的情况下，电流有可能会通过晶体管160流过位线BL与源极线SL之间。例如，在将数据“1”重新写入到在节点re中保持数据“0”的存储单元时，在保持期间中，因为写入及读出字线C为GND，所以节点TO为GND。这里，在比选择所写入的行的时序早来将位线BL设定为VDD的情况下，Vgs_P成为-VDD，从而ρ沟道型晶体管的晶体管160成为导通状态。另外，因为源极线SL为GND，所以Vds_P成为VDD，而在晶体管160 的漏极与源极之间(位线BL与源极线SL之间)产生电流。鉴于上述问题，通过比选择所写入的行的时序(即，写入字线OSG上升到VH的时序)迟来将数据从位线BL输入到存储单元(即，位线BL上升到VDD)，可以抑制产生在位线BL与源极线SL之间的电流。接着，将写入字线OSG设定为GND，比将写入字线OSG设定为GND的时序迟来将位线BL设定为GND。这是因为如下缘故如果位线BL成为GND的时序早，则对存储单元的数据写入有时会不正常。最后，比将位线BL设定为GND的时序迟来将所有行的写入及读出字线C设定为 GND,以使所有存储单元成为选择状态。这是因为如下缘故如果比将位线BL设定为GND的时序早来将写入及读出字线C设定为GND，则如上所述电流有可能会流过晶体管160的漏极与源极之间。另外，在写入期间中，在将接地电位GND施加到节点TO时，将源极线SL的电位设定为接地电位GND，以抑制产生在位线BL与源极线SL之间的电流。通过利用源极线转换信号线SLC的信号转换源极线转换电路194的信号路径，进行上述驱动。在保持期间中，将所有布线设定为与准备期间同样的电位。在读出期间中，首先，将所选择的行的写入及读出字线C设定为GND，并且将非选择的行的写入及读出字线C设定为VDD，以选择所读出的行。无论是选择还是非选择，写入字线OSG都是GND。接着，比选择所读出的行的时序迟来将源极线SL设定为VDD或VR。如上所述，在本实施方式所示的半导体装置中，在保持期间及准备期间中，连接到存储单元的所有写入及读出字线C处于选择状态的GND，因此，如果比选择所读出的行的时序早来使源极线SL上升到VDD或VR，则电流有可能会通过晶体管160流过位线BL与源极线SL之间。例如，在节点re保持数据“0”时，在保持期间中，因为写入及读出字线C为GND，所以节点re为GND。 这里，如果比选择所读出的行的时序早来将源极线SL设定为VDD，则Vgs_P成为-VDD，从而P沟道型晶体管的晶体管160成为导通状态。另外，因为位线BL为GND，所以Vds_P成为 VDD，而在晶体管160的漏极与源极之间(位线BL与源极线SL之间)产生电流。鉴于上述问题，通过比选择所读出的行的时序迟来使源极线SL上升到VDD或VR，可以抑制产生在位线BL与源极线SL之间的电流。最后，比将源极线SL设定为GND的时序迟来将写入及读出字线C设定为GND。这是因为如下缘故如果比将源极线SL设定为GND的时序早来将写入及读出字线C设定为 GND，则如上所述电流有可能会流过晶体管160的漏极与源极之间。如上所述，在图2A和2B所示的电路结构的半导体装置中，通过使多列(或多行) 共同使用源极线SL，可以缩小存储单元阵列的面积，而实现模头尺寸的缩小。另外，通过缩小模头尺寸，可以降低半导体装置制造的成本，或者，可以提高成品率。另外，通过使用本实施方式所示的半导体装置的驱动方法，可以在准备期间及保持期间中减小晶体管162的漏极与源极之间的电压。因此，可以进一步减少晶体管162的泄漏电流(截止电流)，而可以提高保持特性。另外，通过在准备期间及保持期间中减小晶体管162的漏极与源极之间的电压，可以减轻晶体管162的电压应力，而可以提高半导体装置的可靠性。〈应用例子1>接着，参照图4及图5A至5D说明应用图IA和IB所示的电路的更具体电路结构及工作。另外，在以下说明中，以使用η沟道型晶体管作为写入用晶体管(晶体管162)并使用P沟道型晶体管作为读出用晶体管(晶体管160)的情况为例子进行说明。在图4的电路图中，画上斜线的布线是包含多个信号线的布线。图4示出具有mXn个存储单元170的半导体装置的电路图的一个例子。在图4 中，存储单元170的结构与图IA相同。图4所示的半导体装置包括m个(m为2以上的整数)写入字线OSG ；m个写入及读出字线C ;n个(η为2以上的整数)位线BL;源极线SL;将存储单元170配置为纵m个 (行)X横η个(列)的矩阵状的存储单元阵列；升压电路180 ；包含地址译码器的第一驱动电路182 ；包含行驱动器的第二驱动电路192 ；包含页缓冲器的第三驱动电路190 ；包含控制器的第四驱动电路184 ；包含输入输出控制电路的第五驱动电路186 ；以及源极线转换电路194。另外，驱动电路的个数不局限于图4，既可组合具有各功能的驱动电路，又可分割各驱动电路所包含的功能。在图4所示的半导体装置中，第一驱动电路182包含地址译码器。地址译码器对地址选择信号线A进行译码，并将所译码的地址选择信号输出到行选择信号线RADR和页缓冲器地址选择信号线PBADR。地址选择信号线A是被输入存储单元170的行方向的地址选择信号和页缓冲器的地址选择信号的端子，其个数根据存储单元170的行数、列数或页缓冲器的结构而成为一个至多个。行选择信号线RADR是指定存储单元的行方向的地址的信号线。页缓冲器地址选择信号线PBADR是指定页缓冲器的地址的信号线。第二驱动电路192包含行驱动器。行驱动器根据来自行选择信号线RADR的信号而输出存储单元170的行方向的选择信号、向写入字线OSG的信号以及向写入及读出字线 C的信号，该来自行选择信号线RADR的信号是从包含在第一驱动电路182中的地址译码器输出的。
升压电路180通过布线VH-L与第二驱动电路192连接，而将输入到升压电路180 的固定电位(如电源电位VDD)升压来将该高于固定电位的电位(VH)输出到第二驱动电路192。为了不使写入到存储单元170的节点re的电位下降作为写入用晶体管的晶体管 162的阈值电压(以下称为Vth_0S)，需要将写入字线OSG的电位设定为高于位线BL的电位+Vth_0S。因此，例如，在将电源电位VDD写入到节点TO时，将VH设定为VDD+Vth_0S以上。但是，在即使写入到节点re的电位下降vth_os也没有问题的情况下，也可以不设置升压电路180。第三驱动电路190包含页缓冲器。页缓冲器具有数据锁存器和读出放大器的功能。数据锁存器具有如下功能暂时保存从内部数据输入输出信号线INTDIO或位线BL输出的数据，并将该保存的数据输出到内部数据输入输出信号线INTDIO或位线BL。读出放大器具有如下功能在读出时，测量从存储单元输出数据的位线BL。第四驱动电路184包含控制器，并利用来自芯片使能信号线CEB、写使能信号线 WEB或读使能信号线REB的信号产生控制第一驱动电路182、第二驱动电路192、第三驱动电路190、第五驱动电路186、源极线转换电路194以及升压电路180的信号。芯片使能信号线CEB是输出整个电路的选择信号的信号线，只在处于活动状态时进行输入信号的接收及输出信号的输出。另外，写使能信号线WEB是输出一种信号的信号线，该信号允许将第三驱动电路190内的页缓冲器的锁存数据写入到存储单元阵列。另外， 读使能信号线REB是输出一种信号的信号线，该信号允许存储单元阵列的数据的读出。另外，第四驱动电路184通过升压电路控制信号线BCC与升压电路180连接。升压电路控制信号线BCC是传送从第四驱动电路184内的控制器输出的升压电路的控制信号的布线，其个数根据电路结构而成为0个至多个。另外，第四驱动电路184通过页缓冲器控制信号线 PBC与第三驱动电路190连接。页缓冲器控制信号线PBC是传送从第四驱动电路184内的控制器输出的页缓冲器的控制信号的布线，其个数根据电路结构而成为0个至多个。另外， 第四驱动电路184通过行驱动器控制信号线RDRVC与第二驱动电路192连接。另外，第四驱动电路184通过源极线转换信号线SLC与源极线转换电路194连接。另外，优选的是，在第四驱动电路184内设置延迟电路，并将该延迟电路连接到页缓冲器控制信号线PBC、行驱动器控制信号线RDRVC以及源极线转换信号线SLC。例如，通过将延迟电路连接到页缓冲器控制信号线PBC来将延迟信号供应到页缓冲器控制信号线 PBC，可以使位线BL的电位变化延迟。另外，通过将延迟电路连接到行驱动器控制信号线 RDRVC来将延迟信号供应到行驱动器控制信号线RDRVC，可以使写入及读出字线C的电位变化延迟。另外，通过将延迟电路连接到源极线转换信号线SLC来将延迟信号供应到源极线转换信号线SLC，可以使源极线SL的电位变化延迟。由此，可以抑制对存储单元170的误写入。源极线转换电路194是根据来自第四驱动电路184内的控制器的源极线转换信号而转换源极线SL的电位的电路。源极线转换电路194只要具有转换源极线SL的电位的功能即可，也可以使用多路复用器、反相器等。源极线转换信号线SLC是传送从第四驱动电路 184内的控制器输出的转换源极线SL的电位的信号的布线，其个数根据电路结构而成为一个至多个。第五驱动电路186包含输入输出控制电路。输入输出控制电路是如下电路将来自数据输入及输出信号线DIO的输入信号输出到内部数据输入输出信号线INTDI0，或者将来自内部数据输入输出信号线INTDIO的信号输出到数据输入及输出信号线DI0。数据输入及输出信号线DIO端子是被输入来自外部的数据或者将存储数据输出到外部的端子，其个数根据电路结构而成为一个至多个。内部数据输入及输出信号线INTDIO是如下信号线将输入输出控制电路的输出信号输入到页缓冲器，或者，将页缓冲器的输出信号输入到输入输出控制电路，其个数根据电路结构而成为一个至多个。另外，数据输入及输出信号线DIO 也可以分成数据输入用信号线和数据输出用信号线。另外，作为设置在第四驱动电路184内的延迟电路，可以使用图5A所示的串联有偶数个反相器的电路。或者，也可以采用图5B所示的对串联的偶数个反相器附加电容元件的结构或图5C所示的对串联的偶数个反相器附加电阻器的结构。或者，也可以采用图5D 所示的对串联的偶数个反相电路附加电阻器及电容元件的结构。另外，延迟电路的结构不局限于此。如上所述，在图4所示的电路结构的半导体装置中，通过在多列中共同使用源极线SL，可以缩小存储单元阵列的面积，而实现模头尺寸的缩小。另外，通过缩小模头尺寸，可以降低半导体装置制造的成本，或者，可以提高成品率。另外，有关所公开的发明的半导体装置的工作方法、工作电压等不局限于上述结构，可以在能够实现半导体装置的工作的条件下适当地进行改变。本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。实施方式2在本实施方式中，参照图6A至图IlC说明根据所公开的发明的一个方式的半导体装置的结构及其制造方法。<半导体装置的截面结构及平面结构>图6A和6B是半导体装置的结构的一例。图6A示出半导体装置的截面，图6B示出半导体装置的平面。图6A相当于沿着图6B的A1-A2及B1-B2的截面。图6A和图6B所示的半导体装置在下部具有使用第一半导体材料的晶体管160并在上部具有使用第二半导体材料的晶体管162。第一半导体材料和第二半导体材料优选是不同的材料。例如，可以使用氧化物半导体以外的半导体材料作为第一半导体材料，并且使用氧化物半导体作为第二半导体材料。作为氧化物半导体以外的半导体材料，例如可以使用硅、锗、硅锗、碳化硅或砷化镓等，优选使用单晶半导体。除此之外，也可以使用有机半导体材料等。使用这种半导体材料的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管由于其特性而能够长时间地保持电荷。图6A和图6B所示的半导体装置可以用作存储单元。另外，所公开的发明的技术本质在于为了保持信息而将如氧化物半导体的能够充分地降低截止电流的半导体材料用于晶体管162，因此用于半导体装置的材料或半导体装置的结构等的半导体装置的具体结构不需要局限于在此所示的结构。图6A和图6B中的晶体管160包括设置在半导体衬底500上的半导体层中的沟道形成区134 ；夹着沟道形成区134地设置的杂质区132(也称为源区及漏区)；设置在沟道形成区134上的栅极绝缘层12 ；以及在栅极绝缘层12 上且与沟道形成区134重叠地设置的栅电极128a。注意，虽然有时在附图中不明显地具有源电极或漏电极，但是为了方便起见有时将这种结构也称为晶体管。另外，此时，为了对晶体管的连接关系进行说明，有时将源区或漏区也称为源电极或漏电极。也就是说，在本说明书中，源电极的记载会包括源区。另外，设置在半导体衬底500上的半导体层中的杂质区126与导电层128b连接。 在此，导电层128b也用作晶体管160的源电极或漏电极。另外，在杂质区132和杂质区126 之间设置有杂质区130。另外，覆盖晶体管160设置有绝缘层136、绝缘层138及绝缘层140。 另外，为了实现高集成化，如图6A和6B所示，优选采用晶体管160不具有侧壁绝缘层的结构。另一方面，在重视晶体管160的特性的情况下，也可以在栅电极128a的侧面设置侧壁绝缘层，并设置包括不同杂质浓度的区域的杂质区132。图6A和图6B中的晶体管162包括设置在绝缘层140等上的氧化物半导体层 144 ；与氧化物半导体层144电连接的源电极(或漏电极)14 及漏电极(或源电极)142b ； 覆盖氧化物半导体层144、源电极14 以及漏电极142b的栅极绝缘层146 ；以及在栅极绝缘层146上与氧化物半导体层144重叠地设置的栅电极148a。在此，氧化物半导体层144优选通过被充分地去除氢等的杂质，并被供给充分的氧，而被高纯度化。具体地说，例如，氧化物半导体层144的氢浓度为5X1019atomS/Cm3 以下，优选为5X1018atomS/Cm3以下，更优选为5X 1017atOmS/Cm3以下。另外，上述氧化物半导体层144中的氢浓度是通过二次离子质谱分析技术(SIMS Secondary Ion Mass Spectrometry)来测量的。如此，在氢浓度被充分降低而被高纯度化，并通过被供给充分的氧来降低起因于氧缺乏的能隙中的缺陷能级的氧化物半导体层144中，载流子浓度为低于lX1012/cm3，优选为低于IXlO1Vcm3,更优选为低于1. 45 X IO1Vcm30另外，例如，室温 (25 0C )下的截止电流(在此，每单位沟道宽度(Iym)的值)为IOOzA (IzA (仄普托安培) 等于IXl(T21A)以下，优选为IOzA以下。如此，通过使用被i型化(本征化)或实质上被i 型化的氧化物半导体，可以得到截止电流特性极为优良的晶体管162。另外，氧化物半导体层144优选为充分去除了碱金属及碱土金属等杂质的氧化物半导体层。例如，氧化物半导体层144的钠浓度为5X1016cnT3以下，优选为IXlO16cnT3以下，更优选为IXlO15cnT3以下，锂浓度为5 X IO1W以下，优选为IXlO15cnT3以下，并且钾浓度为5X IO15CnT3以下，优选为IX IO15CnT3以下。另外，通过二次离子质谱分析技术(SIMS) 来测量上述氧化物半导体层144中的钠浓度、锂浓度以及钾浓度。因为对于氧化物半导体来说碱金属及碱土金属是恶性的杂质，所以优选氧化物半导体所含有的碱金属及碱土金属量少。尤其是，碱金属中的Na当与氧化物半导体层接触的绝缘层是氧化物时扩散到该绝缘层中而成为Na+。另外，在氧化物半导体层内，Na断裂金属与氧的键或者挤进键之中。其结果是，导致晶体管特性的退化(例如，常开启化(阈值向负一侧偏移)、迁移率的降低等)。并且，还成为特性偏差的原因。特别在氧化物半导体层中的氢浓度充分低时，这些问题变得明显。由此，当氧化物半导体层中的氢浓度是5X IO19CnT3 以下，特别是5X IO18CnT3以下时，强烈要求将碱金属的浓度设定为上述值。另外，虽然在图6A和图6B的晶体管162中，为了抑制起因于微型化而产生在元件之间的泄漏，使用被加工为岛状的氧化物半导体层144，但是也可以采用不被加工为岛状的结构。在不将氧化物半导体层加工为岛状的情况下，可以防止由于加工时的蚀刻导致的氧化物半导体层144的污染。图6A和图6B所示的电容元件164包括漏电极142b ；栅极绝缘层146 ；以及导电层148b。换言之，漏电极142b用作电容元件164的一方的电极，导电层148b用作电容元件164的另一方的电极。通过采用这种结构，可以确保足够的电容。另外，当层叠氧化物半导体层144和栅极绝缘层146时，可以充分确保漏电极142b和导电层148b之间的绝缘性。 再者，当不需要电容时，也可以采用不设置电容元件164的结构。在本实施方式中，以与晶体管160至少部分重叠的方式设置有晶体管162及电容元件164。通过采用这种平面布局，可以实现高集成化。例如，可以以最小加工尺寸为F，将存储单元所占的面积设定为15F2至25F2。在晶体管162和电容元件164上设置有绝缘层150。并且，在形成于栅极绝缘层 146及绝缘层150中的开口中设置有布线154。布线IM是连接存储单元之一与其他存储单元的布线，该布线相当于图2A和2B的电路图中的位线BL。布线1M通过源电极14 及导电层128b连接到杂质区126。由此，与将晶体管160中的源区或漏区和晶体管162中的源电极14 分别连接到不同布线的情况相比可以减少布线数目，从而可以提高半导体装置的集成度。另外，通过设置导电层U8b，可以重叠设置如下两种位置一是杂质区1 与源电极14 连接的位置；二是源电极14 与布线IM连接的位置。通过采用这种平面布局，可以抑制起因于接触区域的元件面积的增大。换言之，可以提高半导体装置的集成度。<S0I衬底的制造方法〉接着，参照图7A至7G对用于制造上述半导体装置的SOI衬底的制造方法的一个例子进行说明。首先，准备作为支撑衬底的半导体衬底500(参照图7A)。作为半导体衬底500，可以使用如单晶硅衬底、单晶锗衬底等半导体衬底。另外，作为半导体衬底，可以使用太阳能电池级硅(SOG-Si =Solar Grade Silicon)衬底等。此外，还可以使用多晶半导体衬底。与使用单晶硅衬底等的情况相比，使用太阳能电池级硅或多晶半导体衬底等时可以抑制制造成本。除了半导体衬底500以外，还可以举出如下铝硅酸盐玻璃、铝硼硅酸盐玻璃、钡硼硅酸盐玻璃之类的用于电子工业的各种玻璃衬底；石英衬底；陶瓷衬底；蓝宝石衬底。另外，也可以使用以氮化硅和氧化铝为主要成分的热膨胀系数接近于硅的陶瓷衬底。优选预先对半导体衬底500的表面进行清洗。具体而言，优选使用盐酸和过氧化氢水的混合液(HPM)、硫酸和过氧化氢水的混合液(SPM)、氨水和过氧化氢水的混合液 (APM)、稀氢氟酸(DHF)等对半导体衬底500进行清洗。接着，准备键合衬底。这里，作为键合衬底使用单晶半导体衬底510(参照图7B)。 另外，虽然在这里使用单晶体的衬底作为键合衬底，但是键合衬底的结晶性不局限于单晶。作为单晶半导体衬底510，例如可以使用如单晶硅衬底、单晶锗衬底、单晶硅锗衬底等的由第14族元素构成的单晶半导体衬底。此外，也可以使用诸如砷化镓、磷化铟等的化合物半导体衬底。作为市场上出售的硅衬底，典型的是直径为5英寸(125mm)、直径为6 英寸(150mm)、直径为8英寸OOOmm)、直径为12英寸(300mm)、直径为16英寸GOOmm)的圆形的硅衬底。另外，单晶半导体衬底510的形状不局限于圆形，例如，还可以使用被加工为矩形的衬底。另外，单晶半导体衬底510可以利用CZ(提拉)法及FZ(浮区)法制造。在单晶半导体衬底510的表面形成氧化膜512(参照图7C)。另外，从去除污染物
19的观点来看，优选在形成氧化膜512之前预先使用盐酸和过氧化氢水的混合液(HPM)、硫酸和过氧化氢水的混合液(SPM)、氨水和过氧化氢水的混合液(APM)、稀氢氟酸(DHF)、FPM(氢氟酸和过氧化氢以及纯水的混合液)等对单晶半导体衬底510的表面进行清洗。也可以通过交替喷出稀氢氟酸和臭氧水来进行清洗。例如，氧化膜512可以由氧化硅膜、氧氮化硅膜等的单层或叠层形成。作为上述氧化膜512的制造方法，有热氧化法、CVD法或溅射法等。此外，当使用CVD法形成氧化膜512 时，优选使用四乙氧基硅烷(简称TEOS 化学式Si (OC2H5)4)等的有机硅烷形成氧化硅膜，以实现良好的贴合。在本实施方式中，通过对单晶半导体衬底510进行热氧化处理来形成氧化膜 512 (这里为SiOx膜)。优选在氧化气氛中添加卤素进行热氧化处理。例如，可以通过在添加有氯(Cl)的氧化气氛中对单晶半导体衬底510进行热氧化处理，形成被氯氧化的氧化膜512。在这种情况下，氧化膜512成为含有氯原子的膜。通过利用该氯氧化俘获外来杂质的重金属(例如，Fe、Cr、Ni、Mo等)形成金属氯化物，而将该金属氯化物去除到外部，可以降低单晶半导体衬底510的污染。另外，氧化膜512所包含的卤素原子不局限于氯原子。也可以使氧化膜512包含氟原子。作为使单晶半导体衬底510表面氟氧化的方法，例如可以举出以下方法在将单晶半导体衬底510浸渍在HF溶液中之后在氧化气氛中进行热氧化处理；或者将NF3添加到氧化气氛中进行热氧化处理；等等。接着，通过对单晶半导体衬底510照射由电场加速的离子并进行添加，在单晶半导体衬底510的预定的深度中形成结晶结构受到损伤的脆化区514(参照图7D)。可以通过离子的动能、离子的质量和电荷、离子的入射角等来调节形成脆化区514 的区域的深度。此外，脆化区514被形成在与离子的平均侵入深度基本相同的深度的区域中。由此，可以通过离子的添加深度来调节从单晶半导体衬底510分离的单晶半导体层的厚度。例如，以单晶半导体层的厚度成为IOnm以上500歷以下，优选为50nm以上200nm以下左右的方式调节平均侵入深度，即可。可以使用离子掺杂装置或离子注入装置进行该离子照射处理。作为离子掺杂装置的典型例子，有将使工艺气体等离子体激发而产生的所有离子种照射到被处理体的非质量分离型装置。在该装置中，不对等离子体中的离子种进行质量分离而将它照射到被处理体。 另一方面，离子注入装置是质量分离型装置。在离子注入装置中，对等离子体中的离子种进行质量分离，并将某个特定的质量的离子种照射到被处理体。在本实施方式中，对使用离子掺杂装置将氢添加到单晶半导体衬底510的例子进行说明。作为源气体，使用包含氢的气体。至于照射的离子，优选提高H3+的比率。具体而言，相对于H+、H2+、H3+的总量，H3+的比率为50%以上(更优选为80%以上)。通过提高H3+ 的比率，可以提高离子照射的效率。另外，添加的离子不局限于氢。也可以添加氦等的离子。此外，添加的离子不局限于一种，也可以添加多种离子。例如，当使用离子掺杂装置同时照射氢和氦时，与在不同的工序中进行照射的情况相比可以减少工序数，并且可以抑制后面形成的单晶半导体层的表面粗糙。另外，当使用离子掺杂装置形成脆化区514时，虽然有与此同时添加重金属的忧虑，但是通过隔着含有卤素原子的氧化膜512进行离子照射，可以防止这些重金属对单晶半导体衬底510的污染。接着，使半导体衬底500和单晶半导体衬底510对置，并使它们通过氧化膜512贴合。由此，贴合半导体衬底500和单晶半导体衬底510(参照图7E)。另外，也可以在与单晶半导体衬底510贴合的半导体衬底500的表面形成氧化膜或氮化膜。在进行贴合时，优选对半导体衬底500或单晶半导体衬底510的一处施加0. OOlN/ cm2以上lOON/cm2以下，例如lN/cm2以上20N/cm2以下的压力。通过施加压力使贴合面接近而贴合，在被贴合的部分中半导体衬底500与氧化膜512接合，并以该部分为起点开始自发性的接合而扩展至几乎整个面。该接合利用范德华力和氢键作用，并可以在常温下进行。另外，在贴合单晶半导体衬底510与半导体衬底500之前，优选对进行贴合的表面进行表面处理。通过进行表面处理，可以提高单晶半导体衬底510和半导体衬底500的界面的接合强度。作为表面处理，可以使用湿处理、干处理或湿处理与干处理的组合。此外，还可以使用不同的湿处理的组合或不同的干处理的组合。另外，在贴合之后，也可以进行热处理以增高接合强度。将该热处理的温度设定为不使脆化区514发生分离的温度(例如，室温以上且低于400°C)。另外，也可以边在该温度范围内加热边接合半导体衬底500和氧化膜512。作为上述热处理，可以使用扩散炉、电阻加热炉等加热炉、RTA (快速热退火Rapid Thermal Anneal)装置、微波加热装置等。另外，上述温度条件只是一个例子而已，所公开的发明的一个方式不应被解释为限定于此。接着，通过进行热处理使单晶半导体衬底510在脆化区中进行分离，而在半导体衬底500上隔着氧化膜512形成单晶半导体层516(参照图7F)。另外，优选使进行上述分离时的热处理的温度尽可能地低。这是因为进行分离时的温度越低单晶半导体层516的表面粗糙度越低的缘故。具体而言，例如，可以将进行上述分离时的热处理的温度设定为300°C以上600°C以下，当将该温度设定为400°C以上500°C 以下时更有效。另外，也可以在使单晶半导体衬底510分离之后，以500°C以上的温度对单晶半导体层516进行热处理以降低残留在单晶半导体层516中的氢的浓度。接着，通过对单晶半导体层516的表面照射激光，形成表面平坦性提高了且缺陷减少了的单晶半导体层518(参照图7G)。另外，还可以进行热处理来替代激光照射处理。另外，在本实施方式中，虽然在进行了用来分离单晶半导体层516的热处理之后立即进行了激光照射处理，但是所公开的发明的一个方式不应被解释为限定于此。既可以在用来分离单晶半导体层516的热处理之后先进行蚀刻处理来去除单晶半导体层516表面缺陷多的区域，再进行激光照射处理，又可以在提高单晶半导体层516表面的平坦性之后进行激光照射处理。另外，上述蚀刻处理可以使用湿蚀刻或干蚀刻。另外，在本实施方式中， 还可以在进行上述那样的激光照射之后进行减薄单晶半导体层516的厚度的薄膜化工序。 至于单晶半导体层516的薄膜化，既可使用干蚀刻和湿蚀刻中的任一种，又可使用其双方。通过上述工序，可以形成具有特性良好的单晶半导体层518的SOI衬底(参照图 7G)。<半导体装置的制造方法>
接着，参照图8A至图IlC而说明使用上述SOI衬底的半导体装置的制造方法。<下部晶体管的制造方法>首先，参照图8A至图9D说明下部晶体管160的制造方法。图8A至图9D是示出根据图7A至7G所示的方法形成的SOI衬底的一部分，且相当于图6A所示的下部晶体管的截面工序图。首先，将单晶半导体层518加工为岛状以形成半导体层120(参照图8A)。另外，在该工序的前后，为了控制晶体管的阈值电压，也可以将赋予η型导电性的杂质元素或赋予ρ 型导电性的杂质元素添加到半导体层。在半导体材料为硅时，作为赋予η型导电性的杂质元素，例如可以使用磷、砷等。另外，作为赋予P型导电性的杂质元素，例如可以使用硼、铝、镓等。接着，覆盖半导体层120形成绝缘层122(参照图8B)。绝缘层122是后面成为栅极绝缘层的层。绝缘层122例如可以通过对半导体层120表面进行热处理(热氧化处理或热氮化处理等)而形成。也可以使用高密度等离子体处理代替热处理。高密度等离子体处理例如可以使用He、Ar、Kr、Xe等稀有气体、氧、氧化氮、氨、氮、氢等的混合气体来进行。当然，也可以使用CVD法或溅射法等形成绝缘层。该绝缘层122优选采用包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOyU > 0、y > 0))、添加有氮的硅酸铪(HfSixOy (χ > 0、y > 0))、添加有氮的铝酸铪(HfAlxOy (χ > 0、y > 0))等的单层结构或叠层结构。另外，至于绝缘层122的厚度，例如可以设定为Inm以上IOOnm以下，优选为IOnm以上50nm以下。在本实施方式中，使用等离子体CVD法形成包含氧化硅的绝缘层的单层。接着，在绝缘层122上形成掩模124，将赋予一导电性的杂质元素添加到半导体层 120，来形成杂质区1 (参照图8C)。这里，在添加杂质元素之后，去除掩模124。接着，通过在绝缘层122上形成掩模，去除绝缘层122的与杂质区1 重叠的区域的一部分，来形成栅极绝缘层122a(参照图8D)。作为绝缘层122的去除方法，可以使用湿蚀刻或干蚀刻等的蚀刻处理。接着，在栅极绝缘层12 上形成用来形成栅电极(包括使用与该栅电极相同的层形成的布线)的导电层，加工该导电层来形成栅电极128a及导电层128b (参照图8E)。作为用于栅电极128a及导电层128b的导电层，可以使用铝、铜、钛、钽、钨等的金属材料形成。另外，也可以通过使用如多晶硅等的半导体材料形成导电层。其形成方法也没有特别的限制，可以使用蒸镀法、CVD法、溅射法或旋涂法等各种成膜方法。此外，可以通过使用抗蚀剂掩模的蚀刻进行导电层的加工。接着，以栅电极128a及导电层128b为掩模，将赋予一种导电型的杂质元素添加到半导体层，来形成沟道形成区134、杂质区132及杂质区130(参照图9A)。这里，添加硼 (B)或铝(Al)等杂质元素，以形成ρ型晶体管。这里，可以适当地设定所添加的杂质元素的浓度。另外，在添加杂质元素之后，进行用于活化的热处理。在此，杂质区的浓度按杂质区 126、杂质区132、杂质区130的顺序依次高。接着，以覆盖栅极绝缘层122a、栅电极U8a、导电层128b的方式形成绝缘层136、 绝缘层138及绝缘层140 (参照图9B)。绝缘层136、绝缘层138、绝缘层140可以使用包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝等的无机绝缘材料的材料形成。尤其是优选将低介电常数(low-k)材料用于绝缘层136、绝缘层138、绝缘层140，因为这样可以充分地降低起因于各种电极或布线的重叠的电容。另外，也可以将使用上述材料的多孔绝缘层用于绝缘层136、绝缘层138、绝缘层 140。因为多孔绝缘层的介电常数比密度高的绝缘层低，所以可以进一步降低起因于电极或布线的电容。此外，也可以使用聚酰亚胺、丙烯酸树脂等的有机绝缘材料形成绝缘层136、绝缘层138、绝缘层140。在本实施方式中，对作为绝缘层136使用氧氮化硅，作为绝缘层138 使用氮氧化硅，作为绝缘层140使用氧化硅的情况进行说明。另外，虽然在此采用绝缘层 136、绝缘层138及绝缘层140的叠层结构，但是所公开的发明的一个方式不局限于此。作为上述绝缘层既可以采用单层或两层结构，又可以采用四层以上的叠层结构。接着，通过对绝缘层138及绝缘层140进行CMP(化学机械抛光)处理或蚀刻处理， 使绝缘层138及绝缘层140平坦化(参照图9C)。在此，进行CMP处理直到露出绝缘层138 的一部分为止。当作为绝缘层138使用氮氧化硅，作为绝缘层140使用氧化硅时，将绝缘层 138用作蚀刻停止层。接着，通过对绝缘层138及绝缘层140进行CMP处理或蚀刻处理，使栅电极128a 及导电层128b的上面露出(参照图9D)。在此，进行蚀刻处理直到露出栅电极128a及导电层128b的一部分为止。作为该蚀刻处理优选使用干蚀刻，但是也可以使用湿蚀刻。在使栅电极128a及导电层128b的一部分露出的工序中，为了提高后面形成的晶体管162的特性， 优选使绝缘层136、绝缘层138、绝缘层140的表面尽可能地为平坦。通过上述工序，可以形成下部的晶体管160(参照图9D)。另外，也可以在上述各工序之前或之后还包括形成电极、布线、半导体层或绝缘层等的工序。例如，作为布线的结构，也可以采用由绝缘层及导电层的叠层结构构成的多层布线结构来实现高集成化的半导体装置。<上部晶体管的制造方法>接着，参照图IOA至IlC说明上部晶体管162的制造方法。首先，在栅电极128a、导电层U8b、绝缘层136、绝缘层138、绝缘层140等上形成氧化物半导体层，并加工该氧化物半导体层来形成氧化物半导体层144(参照图10A)。另外，在形成氧化物半导体层之前，可以在绝缘层136、绝缘层138、绝缘层140上设置用作基底的绝缘层。该绝缘层可以利用如溅射法等的PVD法或如等离子体CVD法等的CVD法等来形成。另外，作为用于氧化物半导体层的材料，可以使用四元金属氧化物如 In-Sn-Ga-Zn-O 材料；三元金属氧化物如 In-Ga-Zn-O 材料、In-Sn-Zn-O 材料、In-Al-Zn-O 材料、Sn-Ga-Zn-O材料、AKa-Zn-O材料、Sn-Al-Si-O材料；二元金属氧化物如In-Zn-O材料、Sn-Zn-O 材料、Al-Zn-O 材料、Zn-Mg-O 材料、Sn-Mg-O 材料、In-Mg-O 材料、In-Ga-O 材料；以及h-Ο材料、Sn-O材料、Zn-O材料等。此外，也可以使上述材料包含Si02。这里，例如，In-Ga-Si-O材料是指含有铟( )、镓(Ga)以及锌(Zn)的氧化物膜，对其组成比没有特别的限制。此外，也可以包含In、( 及Si以外的元素。另外，可以将使用由化学式InM03(Zn0)m(m > 0)表示的材料的薄膜用作氧化物半导体层。在此，M表示选自Ga、Al、Mn及Co中的一种或多种金属元素。例如，作为M，可以使用Ga、( 及Al、( 及Mn或( 及Co等。
此外，优选将氧化物半导体层的厚度设定为3nm以上30nm以下。这是因为若使氧化物半导体层的厚度过厚(例如，厚度为50nm以上)，则有晶体管成为常导通状态的担忧。氧化物半导体层优选使用氢、水、羟基或氢化物等的杂质不容易混入的方式制造。 例如，可以通过溅射法等制造氧化物半导体层。在本实施方式中，通过使用h-Ga-Si-O类氧化物靶材的溅射法形成氧化物半导体层。 作为In-Ga-Zn-O类氧化物靶材，例如可以使用具有In2O3 Ga2O3 ZnO = 1:1: 1 [摩尔数比]的组成比的氧化物靶材。另外，靶材的材料及组成不局限于上述记载。例如还可以使用具有h203 Ga2O3 ZnO = 1 1 2[摩尔数比]的组成比的氧化物靶材。另外，当作为氧化物半导体使用In-ai-Ο类材料时，将所使用的靶材的组成比以原子数比设定为^1 Zn = 50 1至1 2 (换算为摩尔数比则为^i2O3 ZnO = 25 1 至1 4)，优选为h Zn = 20 1至1 1 (换算为摩尔数比则为In2O3 ZnO = 10 1 至1 2)，更优选为化Zn =15 1至1.5 1 (换算为摩尔数比则为h203 ZnO = 15 2至3 4)。例如，作为用于形成h-Zn-O类氧化物半导体的靶材，当原子数比为 In Zn O = X Y Z 时，满足 Z > 1. 5X+Y 的关系。氧化物靶材的填充率为90%以上100%以下，优选为95%以上99. 9%以下。这是因为如下缘故通过使用高填充率的金属氧化物靶材，所形成的氧化物半导体层可以成为致密的膜。作为成膜时的气氛，采用稀有气体(典型的是氩)气氛下、氧气氛下或稀有气体和氧的混合气氛下等，即可。另外，为了防止氢、水、羟基、氢化物等混入到氧化物半导体层中， 优选采用使用充分地去除氢、水、羟基、氢化物等的杂质的高纯度气体的气氛。例如，可以采用如下方法形成氧化物半导体层。首先，在被保持为减压状态的成膜室内保持衬底，并对衬底进行加热以使衬底温度超过200°C且500°C以下，优选超过300°C且500°C以下，更优选为350°C以上450°C以下。接着，一边去除成膜室中的残留水分，一边引入充分地去除了氢、水、羟基、氢化物等的杂质的高纯度气体，并使用上述靶材来在衬底上形成氧化物半导体层。为了去除成膜室中的残留水分，作为排气单元，优选使用低温泵、离子泵、钛升华泵等的吸附型真空泵。另外，作为排气单元，也可以使用提供有冷阱的涡轮泵。由于在利用低温泵进行了排气的成膜室中，例如氢、水、羟基或氢化物等的杂质(更优选还包括包含碳原子的化合物)等被去除， 因此可以降低在该成膜室中形成的氧化物半导体层所含有的氢、水、羟基或氢化物等的杂质的浓度。当成膜时的衬底温度低(例如，100°C以下)时，有含有氢原子的物质混入到氧化物半导体中的忧虑，所以优选在上述温度下加热衬底。通过在上述温度下加热衬底形成氧化物半导体层，衬底温度变高，从而氢键被热切断，含有氢原子的物质不容易被引入到氧化物半导体层中。因此，通过在上述温度下加热衬底的状态下形成氧化物半导体层，可以充分地降低氧化物半导体层所含有的氢、水、羟基或氢化物等的杂质的浓度。另外，可以减轻由溅射导致的损伤。作为成膜条件的一个例子，采用如下条件衬底与靶材之间的距离是60mm;压力是0.4Pa;直流(DC)电源是0.5kW;衬底温度是400°C;成膜气氛是氧(氧流量比率100%) 气氛。另外，通过使用脉冲直流电源，可以减轻在进行成膜时发生的粉状物质(也称为微粒或尘屑)，并且膜厚度分布也变得均勻，所以优选采用脉冲直流电源。

另外，优选的是，在通过溅射法形成氧化物半导体层之前，进行引入氩气体产生等离子体的反溅射，来去除附着于氧化物半导体层的被形成表面上的粉状物质(也称为微粒或尘屑)。反溅射是指如下一种方法，其中对衬底施加电压来在衬底附近形成等离子体，来对衬底一侧的表面进行改性。此外，也可以使用氮、氦、氧等的气体代替氩。作为氧化物半导体层的加工，可以在氧化物半导体层上形成所希望的形状的掩模之后对该氧化物半导体层进行蚀刻。可以通过光刻工序等的方法形成上述掩模。或者，也可以通过喷墨法等的方法形成掩模。此外，氧化物半导体层的蚀刻可以采用干蚀刻或湿蚀刻。当然，也可以组合干蚀刻和湿蚀刻而使用。然后，可以对氧化物半导体层144进行热处理(第一热处理)。通过进行热处理， 可以进一步去除包含在氧化物半导体层144中的含有氢原子的物质，调整氧化物半导体层144的结构，并降低能隙中的缺陷能级。在惰性气体气氛下，热处理的温度为250°C以上700°C以下，优选为450°C以上600°C以下或者低于衬底的应变点。作为惰性气体气氛， 优选应用以氮或稀有气体(氦、氖或氩等)为主要成分且不包含水或氢等的气氛。例如， 引入到热处理装置中的氮或氦、氖、氩等的稀有气体的纯度为6N(99. 9999% )以上，优选为 7N(99. 99999% )以上(即，杂质浓度为Ippm以下，优选为0. Ippm以下)。作为热处理，例如，可以将被处理物放入使用电阻发热体等的电炉中，并在氮气氛下以450°C加热1个小时。在此期间，不使氧化物半导体层144接触大气以防止水或氢的混入。此外，由于上述热处理具有去除氢或水等的效果，所以可以将该热处理也称为脱水化处理、脱氢化处理等。例如，该热处理也可以在将氧化物半导体层加工为岛状之前或在形成栅极绝缘膜之后等进行。另外，上述脱水化处理、脱氢化处理不局限于进行一次，而也可以进行多次。接着，在氧化物半导体层144等上形成用来形成源电极及漏电极(包括使用与该源电极及漏电极相同的层形成的布线)的导电层，加工该导电层来形成源电极142a、漏电极142b (参照图10B)。作为导电层，可以利用PVD法或CVD法来形成。另外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨中的元素或以上述元素为成分的合金等。还可以使用选自锰、镁、锆、铍、钕、钪中的一种或多种材料。导电层既可以采用单层结构又可以采用两层以上的叠层结构。例如可以举出钛膜或氮化钛膜的单层结构；含有硅的铝膜的单层结构；在铝膜上层叠钛膜的双层结构；在氮化钛膜上层叠钛膜的双层结构；层叠钛膜、铝膜及钛膜的三层结构等。另外，当作为导电层采用钛膜或氮化钛膜的单层结构时，具有易于将源电极14 及漏电极142b加工为具有倾斜度的形状的优点。另外，导电层还可以使用导电金属氧化物来形成。作为导电性的金属氧化物，可以使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟氧化锡合金(In2O3-SnO2,有时缩写为ΙΤ0)、氧化铟氧化锌合金(In2O3-ZnO)、或含有硅或氧化硅的上述任何一种金属氧化物
25材料。优选以形成的源电极14 及漏电极142b的端部成为具有倾斜度的形状的方式对导电层进行蚀刻。这里，倾斜角例如优选为30°以上60°以下。通过以源电极14 及漏电极142b的端部成为具有倾斜度的形状的方式进行蚀刻，可以提高后面形成的栅极绝缘层146的覆盖性，并防止断开。上部晶体管的沟道长度(L)由源电极14 的下端部与漏电极142b的下端部之间的间隔决定。另外，在形成沟道长度(L)短于25nm的晶体管的情况下，当进行用来形成掩模的曝光时，优选使用短波长即几nm至几十nm的超紫外线(Extreme Ultraviol et)。利用超紫外线的曝光的分辨率高且景深大。由此，后面形成的晶体管的沟道长度(L)可以为 IOnm以上IOOOnm(Iym)以下，而可以提高电路的工作速度。再者，通过微型化可以降低半导体装置的耗电量。接着，以覆盖源电极142a、漏电极142b并与氧化物半导体层144的一部分接触的方式形成栅极绝缘层146(参照图10C)。栅极绝缘层146可以利用CVD法或溅射法等形成。另外，栅极绝缘层146优选以含有氧化硅、氮化硅、氧氮化硅、氧化镓、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOyU
>0、y > 0))、添加有氮的硅酸铪(HfSixOy (x > 0、y > 0))、添加有氮的铝酸铪(HfAlxOy (χ
>0、y > 0))等的方式形成。栅极绝缘层146既可以采用单层结构，又可以采用组合上述材料的叠层结构。另外，虽然对其厚度没有特别的限定，但是当对半导体装置进行微型化时，优选减薄其厚度，以确保晶体管的工作。例如，当使用氧化硅时，其厚度可以为Inm以上 IOOnm以下，优选为IOnm以上50nm以下。当如上述那样将栅极绝缘层形成为较薄时，存在由于隧道效应等而发生栅极泄漏的问题。为了解决栅极泄漏的问题，可以使用如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(χ
>0、y > 0))、添加有氮的硅酸铪(HfSixOy (x > 0、y > 0))、添加有氮的铝酸铪(HfAlxOy (χ
>0、y > 0))等的高介电常数(high-k)材料作为栅极绝缘层146。通过将high-k材料用于栅极绝缘层146，不但可以确保电特性，而且可以增大膜厚度，以抑制栅极泄漏电流。另外，还可以采用含有high-k材料的膜与含有氧化硅、氮化硅、氧氮化硅、氮氧化硅或氧化铝等的膜的叠层结构。另外，与氧化物半导体层144接触的绝缘层(在本实施方式中，相当于栅极绝缘层 146)也可以使用包含第13族元素及氧的绝缘材料。较多氧化物半导体材料包含第13族元素，包含第13族元素的绝缘材料与氧化物半导体搭配良好，并且通过将它用于与氧化物半导体层接触的绝缘层，可以保持与氧化物半导体层之间的界面的良好状态。包含第13族元素的绝缘材料是指包含一种或多种第13族元素的绝缘材料。作为包含第13族元素的绝缘材料，例如有氧化镓、氧化铝、氧化铝镓、氧化镓铝等。在此，氧化铝镓是指含铝量(at. % )多于含镓量(at. % )的物质，氧化镓铝是指含镓量(at. % )等于或多于含铝量(at. % )的物质。例如，当以与包含镓的氧化物半导体层接触的方式形成栅极绝缘层时，通过将包含氧化镓的材料用于栅极绝缘层，可以保持氧化物半导体层和栅极绝缘层之间的良好的界面特性。另外，通过使氧化物半导体层与包含氧化镓的绝缘层接触地设置，可以减少氧化物半导体层与绝缘层的界面中的氢的聚积。另外，在将与氧化物半导体的成分元素同一族的元素用于绝缘层时，可以得到上述同样的效果。例如，使用包含氧化铝的材料形成绝缘层是有效的。另外，由于氧化铝具有不容易透过水的特性，因此从防止水侵入到氧化物半导体层中的角度来看，使用该材料是优选的。此外，作为与氧化物半导体层144接触的绝缘层，优选通过进行氧气氛下的热处理或氧掺杂等使绝缘材料处于其氧含量超过化学计量组成比的状态。氧掺杂是指对块体添加氧的处理。为了明确表示不仅对薄膜表面添加氧，而且对薄膜内部添加氧，使用该“块体”。此外，氧掺杂包括将等离子体化了的氧添加到块体中的氧等离子体掺杂。另外，也可以通过离子注入法或离子掺杂法进行氧掺杂。例如，当作为与氧化物半导体层144接触的绝缘层使用氧化镓时，通过进行氧气氛下的热处理或氧掺杂，可以将氧化镓的组成设定为Ga20x(X = 3+a，0< α < 1)。此外， 作为与氧化物半导体层144接触的绝缘层使用氧化铝时，通过进行氧气氛下的热处理或氧掺杂，可以将氧化铝的组成设定为Α120χ(Χ = 3+α，0< α <1)。或者，作为与氧化物半导体层144接触的绝缘层使用氧化镓铝(氧化铝镓)时，通过进行氧气氛下的热处理或氧掺杂，可以将氧化镓铝(氧化铝镓)的组成设定为GaxAl2_x03+a (0 < X < 2，0 < a < 1)。通过进行氧掺杂处理等，可以形成包含其氧含量超过化学计量组成比的区域的绝缘层。通过使具备这种区域的绝缘层和氧化物半导体层接触，绝缘层中的过剩的氧被供应到氧化物半导体层中，从而可以减少氧化物半导体层中或氧化物半导体层和绝缘层之间的界面中的氧不足缺陷。另外，具有其氧含量超过化学计量组成比的区域绝缘层既可应用于作为氧化物半导体层144的基底膜形成的绝缘层代替栅极绝缘层146又可应用于栅极绝缘层146及基底绝缘层的双方。优选在形成栅极绝缘层146之后，在惰性气体气氛下或氧气氛下进行第二热处理。热处理的温度为200°C以上450°C以下，优选为250°C以上350°C以下。例如，可以在氮气氛下以250°C进行1个小时的热处理。通过进行第二热处理，可以降低晶体管的电特性的不均勻性。此外，当栅极绝缘层146含有氧时，向脱水化或脱氢化处理后的氧化物半导体层 144供应氧而填补该氧化物半导体层144的氧缺陷，从而可以形成i型(本征半导体)或无限接近于i型的氧化物半导体层。另外，在本实施方式中，虽然在形成栅极绝缘层146之后进行第二热处理，但是第二热处理的时序不局限于此。例如，也可以在形成栅电极之后进行第二热处理。如上所述那样，通过采用第一热处理和第二热处理，可以使氧化物半导体层144 高纯度化以使该氧化物半导体层144尽量不包含其主要成分以外的杂质。接着，形成用来形成栅电极(包括使用与该栅电极相同的层形成的布线)的导电层，加工该导电层来形成栅电极148a及导电层148b (参照图10D)。作为栅电极148a及导电层148b，可以使用钼、钛、钽、钨、铝、铜、钕、钪等金属材料或以该金属材料为主要成分的合金材料来形成。另外，栅电极148a及导电层148b可以采用单层结构或叠层结构。接着，在栅极绝缘层146、栅电极148a及导电层148b上形成绝缘层150(参照图 11A)。绝缘层150可以利用PVD法或CVD法等形成。另外，还可以使用含有如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化镓、氧化铝等的无机绝缘材料的材料形成。另外，作为绝缘层150优选使用介电常数低的材料或介电常数低的结构(多孔结构等)。这是因为通过使绝缘层 150的介电常数减少，可以降低产生在布线、电极等之间的电容，从而实现工作的高速化的缘故。另外，在本实施方式中，采用绝缘层150的单层结构，但是，所公开的发明的一个方式不局限于此，也可以采用两层以上的叠层结构。接着，在栅极绝缘层146、绝缘层150中形成到达源电极14 的开口。然后，在绝缘层150上形成与源电极14 接触的布线154(参照图11B)。另外，通过使用掩模等选择性地进行蚀刻来形成该开口。在使用PVD法或CVD法形成导电层之后，对该导电层进行构图来形成布线154。另外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨中的元素或以上述元素为成分的合金等。还可以使用选自锰、镁、锆、铍、钕、钪中的一种或多种材料。更具体而言，例如，可以在包括绝缘层150的开口的区域中通过PVD法形成薄(5nm 左右)的钛膜之后埋入开口形成铝膜。在此，通过PVD法形成的钛膜具有还原被形成面的氧化膜(自然氧化膜等)并降低与下部电极等(在此为源电极14 )的接触电阻的功能。 另外，可以防止铝膜的小丘的产生。另外，也可以在使用钛或氮化钛等形成阻挡膜之后通过镀敷法形成铜膜。形成在绝缘层150中的开口优选形成在与导电层128b重叠的区域中。通过在这种区域中形成开口，可以抑制起因于接触区域的元件面积的增大。在此，对不使用导电层128b而使如下两种连接结构重叠的情况进行说明，该两种连接结构一是杂质区126与源电极14 的连接结构；二是源电极14 与布线154的连接结构。此时，在形成在杂质区1 上的绝缘层136、绝缘层138及绝缘层140中形成开口 (称为下部的接触)，在下部的接触中形成源电极14 ，然后，在栅极绝缘层146及绝缘层 150中，在与下部的接触重叠的区域中形成开口(称为上部的接触)，并且形成布线154。当在与下部的接触重叠的区域中形成上部的接触时，有如下忧虑即，由于蚀刻，形成在下部的接触中的源电极14 断开。当为了避免该断开，以不使下部的接触与上部的接触重叠的方式形成结构时，发生元件面积的增大的问题。如本实施方式所示那样，通过使用导电层U8b，可以形成上部的接触而不使源电极14 断开。由此，可以使下部的接触与上部的接触重叠地设置，从而可以抑制起因于接触区域的元件面积的增大。换言之，可以提高半导体装置的集成度。接着，以覆盖布线154的方式形成绝缘层156(参照图11C)。通过上述步骤完成使用被高纯度化的氧化物半导体层144的晶体管162以及电容元件164(参照图11C)。另外，在晶体管162中，也可以作为缓冲层在氧化物半导体层144与源电极14 及漏电极142b之间设置用作源区及漏区的氧化物导电层。图13A和13B示出在图6A的晶体管162中设置氧化物导电层的晶体管162A及162B。在图13A和13B的晶体管162A及162B中，在氧化物半导体层144与源电极14 及漏电极142b之间形成有用作源区及漏区的氧化物导电层40 及404b。图13A和1 的晶体管162A及162B示出根据制造工序而使氧化物导电层40 及404b的形状不同的例子。在图13A的晶体管162A中，形成氧化物半导体膜及氧化物导电膜的叠层，并且利用同一光刻工序加工氧化物半导体膜及氧化物导电膜的叠层的形状，以形成岛状的氧化物半导体层144及氧化物导电膜。在氧化物半导体层及氧化物导电膜上形成源电极14 及漏电极142b，然后，以源电极14 及漏电极142b为掩模蚀刻岛状的氧化物导电膜，以形成用作源区及漏区的氧化物导电层40 及404b。在图13B的晶体管162B中，在氧化物半导体层144上形成氧化物导电膜，在该氧化物导电膜上形成金属导电膜，并且利用同一光刻工序加工氧化物导电膜及金属导电膜， 以形成用作源区及漏区的氧化物导电层40 及404b、源电极14 及漏电极142b。另外，在进行用来加工氧化物导电层的形状的蚀刻处理时，为了防止氧化物半导体层受到过剩的蚀刻，而适当地调整蚀刻条件(蚀刻剂的种类、浓度以及蚀刻时间等)。作为氧化物导电层40 及404b的形成方法，使用溅射法、真空蒸镀法(电子束蒸镀法等)、电弧放电离子电镀法或喷射法。作为氧化物导电层的材料，可以应用氧化锌、氧化硅和氧化铟锡的化合物、氧化锌铝、氧氮化锌铝、氧化锌镓等。另外，也可以使上述材料包含氧化硅。通过作为源区及漏区在氧化物半导体层144与源电极14 及漏电极142b之间设置氧化物导电层，可以实现源区及漏区的低电阻化，并且可以实现晶体管162A及162B的高
速工作。另外，通过采用氧化物半导体层144、氧化物导电层40 及404b、源电极14 及漏电极142b的结构，可以提高晶体管162A及162B的耐压性。在本实施方式所示的晶体管162中，由于氧化物半导体层144被高纯度化，其氢浓度为 5X1019atoms/cm3 以下，优选为 5X 1018atoms/cm3 以下，更优选为 5X 1017atoms/cm3 以下。另外，氧化物半导体层144的载流子密度与通常的硅片中的载流子密度(IXlO1Vcm3左右)相比是足够小的值(例如，低于lX1012/cm3，更优选为低于1. 45X IO1Vcm3) 0另外，截止电流也十分小。例如，晶体管162的室温(25°C )下的截止电流(这里，每单位沟道宽度 (Ium)的值)为IOOzA(IzA(仄普托安培)为IXl(T21A)以下，优选为IOzA以下。如此，通过使用被高纯度化而被本征化的氧化物半导体层144，容易充分地降低晶体管的截止电流。并且，通过使用这种晶体管，可以获得能够在极长期间内保持存储内容的半导体装置。另外，在本实施方式所示的半导体装置中，可以共同使用布线，而可以实现集成度充分得到提高的半导体装置。本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。实施方式3在本实施方式中，参照图14A至14C说明在上述实施方式2中可以用于晶体管162 的半导体层的氧化物半导体层的一个方式。本实施方式的氧化物半导体层采用如下叠层结构在第一晶体氧化物半导体层上形成有其厚度厚于第一晶体氧化物半导体层的第二晶体氧化物半导体层。在绝缘层400上形成绝缘层437。图14A至14C中的绝缘层437相当于上述实施方式2中的绝缘层140。在本实施方式中，作为绝缘层437，利用PCVD法或溅射法形成50nm 以上600nm以下厚的氧化物绝缘层。例如，可以使用选自氧化硅膜、氧化镓膜、氧化铝膜、氧氮化硅膜、氧氮化铝膜以及氮氧化硅膜中的单层或叠层。
接着，在绝缘层437上形成Inm以上IOnm以下厚的第一氧化物半导体膜。第一氧化物半导体膜通过利用溅射法而形成，利用该溅射法的成膜时的衬底温度为200°C以上 400°C以下。在本实施方式中，在以下条件下形成5nm厚的第一氧化物半导体膜使用氧化物半导体用靶材(Ιη-Ga-ai-O类氧化物半导体用靶材(In2O3 Ga2O3 ZnO=I 1 2[摩尔数比]))；衬底与靶材之间的距离是170mm ；衬底温度为250°C ；压力是0. 4Pa ；直流(DC) 电源是0. 5kff ；并且在只有氧、只有氩或氩及氧的气氛下形成。接着，通过将配置有衬底的处理室内的气氛设定为氮或干燥空气，进行第一加热处理。将第一加热处理的温度设定为400°C以上750°C以下。通过进行第一加热处理，形成第一晶体氧化物半导体层450a(参照图14A)。虽然根据第一加热处理的温度而不同，但是，通过进行第一加热处理，从膜表面引起晶化，而从膜表面向内部进行晶体生长，以得到c轴取向的晶体。通过进行第一加热处理，较多锌及氧聚集在膜表面，在其最外表面形成单层或多层的其上平面呈六角形的由锌及氧构成的石墨烯的二维晶体，该晶体在膜厚度方向上生长并重叠而成为叠层。在提高加热处理的温度时，先从表面向内部再从内部向底部进行晶体生长。通过进行第一加热处理，将氧化物绝缘层的绝缘层437中的氧扩散到绝缘层437 与第一晶体氧化物半导体层450a之间的界面或其附近(离界面有士5nm)，以降低第一晶体氧化物半导体层的氧缺损。因此，优选的是，用作基底绝缘层的绝缘层437的氧含量至少在膜中(块体中)或第一晶体氧化物半导体层450a与绝缘层437的界面超过化学计量比。接着，在第一晶体氧化物半导体层450a上形成厚于IOnm的第二氧化物半导体膜。 第二氧化物半导体膜通过利用溅射法而形成，利用该溅射法的成膜时的衬底温度为200°C 以上400°C以下。通过将成膜时的衬底温度设定为200°C以上400°C以下，在接触于第一晶体氧化物半导体层的表面上形成的氧化物半导体层中发生前体的排列，而可以得到所谓的秩序性。在本实施方式中，在以下条件下形成25nm厚的第二氧化物半导体膜使用氧化物半导体用靶材(Ιη-Ga-ai-O类氧化物半导体用靶材(In2O3 Ga2O3 ZnO=I 1 2[摩尔数比]))；衬底与靶材之间的距离是170mm ；衬底温度为400°C ；压力是0. 4Pa ；直流(DC) 电源是0. 5kff ；并且在只有氧、只有氩或氩及氧的气氛下形成。接着，通过将配置有衬底的处理室内的气氛设定为氮或干燥空气，进行第二加热处理。将第二加热处理的温度设定为400°C以上750°C以下。通过进行第二加热处理，形成第二晶体氧化物半导体层450b (参照图14B)。通过在氮气氛、氧气氛或氮及氧的混合气氛中进行第二加热处理，实现第二晶体氧化物半导体层的高密度化及缺陷数的减少。通过进行第二加热处理，以第一晶体氧化物半导体层450a为晶核在膜厚度方向上，即从底部向内部进行晶体生长，以形成第二晶体氧化物半导体层450b。另外，优选以不接触大气的方式连续进行从绝缘层437的形成至第二加热处理的工序。优选在控制为几乎不包含氢及水分的气氛(惰性气氛、减压气氛以及干燥空气气氛等)中进行从绝缘层437的形成至第二加热处理的工序，例如，至于水分，采用露点为-40°C 以下，优选为-50°C以下的干燥氮气氛。接着，加工由第一晶体氧化物半导体层450a及第二晶体氧化物半导体层450b构成的氧化物半导体叠层，以形成由岛状的氧化物半导体叠层构成的氧化物半导体层 453(参照图14C)。在附图中，虽然以虚线表示第一晶体氧化物半导体层450a与第二晶体氧化物半导体层450b之间的界面来说明氧化物半导体叠层，但是这只是为了便于说明的， 而并不意味着存在着明确的界面。作为氧化物半导体叠层的加工，可以在氧化物半导体叠层上形成所希望的形状的掩模之后对该氧化物半导体叠层进行蚀刻。可以通过光刻工序等的方法形成上述掩模。或者，也可以通过喷墨法等的方法形成掩模。此外，氧化物半导体叠层的蚀刻可以采用干蚀刻或湿蚀刻。当然，也可以组合干蚀刻和湿蚀刻而使用。另外，根据上述制造方法而得到的第一晶体氧化物半导体层及第二晶体氧化物半导体层的特征之一在于具有c轴取向。但是，第一晶体氧化物半导体层及第二晶体氧化物半导体层的结构既不是单晶结构又不是非晶结构，而是具有包含具有c轴取向的晶体(C Axis Aligned Crystal ；也称为CAAC)的氧化物。另外，第一晶体氧化物半导体层及第二晶体氧化物半导体层的一部分具有晶界。另外，第一及第二晶体氧化物半导体层为至少具有Si的氧化物材料，有如下材料四元金属氧化物如h-Al-Ga-Si-O类材料、In-Sn-Ga-Si-O类材料；三元金属氧化物如In-Ga-Zn-O类材料、h-Al-Si-O类材料、In-Sn-Zn-O类材料、Sn-fei-Zn-0类材料、Al-Ga-Zn-O类材料以及Sn-Al-Si-O类材料；二元金属氧化物如In-Si-O类材料、 Sn-Zn-O类材料、Al-Zn-O类材料以及Si-Mg-O类材料；Si-O类材料等。另外，也可以使用 h-Si-Ga-Si-O类材料、h-Ga-Β-Ζη-Ο类材料、h-Β-Ζη-Ο类材料。此外，也可以使上述材料包含Si02。在此，例如，h-Ga-Si-O类材料是指含有铟an)、镓(( )、锌(Zn)的氧化物膜，对其组成比没有特别的限制。此外，也可以包含Irufe及Si以外的元素。另外，所公开的发明不局限于在第一晶体氧化物半导体层上形成第二晶体氧化物半导体层的两层结构，也可以通过在形成第二晶体氧化物半导体层之后反复进行用来形成第三晶体氧化物半导体层的成膜及加热处理的工序而采用三层以上的叠层结构。由利用上述制造方法而形成的氧化物半导体叠层构成的氧化物半导体层453可以应用于晶体管162，该晶体管162可以应用于本说明书所公开的半导体装置。另外，在使用本实施方式的氧化物半导体叠层作为氧化物半导体层的晶体管中， 不从氧化物半导体层的一方面到另一方面施加电场，而不是电流在氧化物半导体叠层的厚度方向(从一方面到另一方面流动的方向，具体地说，在图6A中，相当于上下方向)上流动的结构。因为采用电流主要流过氧化物半导体叠层的界面的晶体管结构，所以即使对晶体管照射光或施加BT应力，也可以抑制或降低晶体管特性的退化。通过作为晶体管使用由第一晶体氧化物半导体层及第二晶体氧化物半导体层构成的叠层如本实施方式所示的氧化物半导体层453，可以实现电特性稳定且可靠性高的晶体管。本实施方式可以与其他实施方式所记载的结构适当地组合而实施。实施方式4在本实施方式中，使用图12A至12F而对将上述实施方式所说明的半导体装置应用于电子设备的情况进行说明。在本实施方式中，对将上述半导体装置用于如下电子设备的情况进行说明，即计算机；移动电话机(也称为移动电话、移动电话装置)；便携式信息终端(包括便携式游戏机、音频再现装置等)；数码相机、数码摄像机等的影像拍摄装置；电子纸；以及电视装置(也称为电视机或电视接收机)等。图12A示出笔记本型个人计算机，包括框体701、框体702、显示部703以及键盘 704等。之前的实施方式所示的半导体装置设置在框体701和框体702中的至少一个中。 因此，可以实现一种笔记本型个人计算机，其信息写入及读出速度很快，可以在较长期间内保持存储，并且耗电量被充分地降低。图12B示出便携式信息终端(PDA)，其主体711包括显示部713、外部接口 715以及操作按钮714等。另外，还包括用于操作便携式信息终端的触屏笔712等。之前的实施方式所示的半导体装置设置在主体711中。因此，可以实现一种便携式信息终端，其信息写入及读出速度很快，可以在较长期间内保持存储，并且耗电量被充分地降低。图12C示出安装有电子纸的电子书阅读器720，包括框体721和框体723的两个框体。框体721和框体723分别设置有显示部725和显示部727。框体721和框体723由轴部737相连接，且可以以该轴部737为轴进行开闭动作。另外，框体721包括电源731、操作键733以及扬声器735等。之前的实施方式所示的半导体装置设置在框体721和框体723 中的至少一个。因此，可以实现一种电子书阅读器，其信息写入及读出速度很快，可以在较长期间内保持存储，并且耗电量被充分地降低。图12D示出移动电话机，包括框体740和框体741的两个框体。再者，框体740和框体741滑动而可以从如图12D所示那样的展开状态变成重叠状态，所以可以实现适于携带的小型化。另外，框体741包括显示面板742、扬声器743、麦克风744、操作键745、定位装置746、拍摄装置用透镜747以及外部连接端子748等。此外，框体740包括进行移动电话机的充电的太阳电池单元749和外部存储器插槽750等。另外，天线内置在框体741中。 之前的实施方式所示的半导体装置设置在框体740和框体741中的至少一个。因此，可以实现一种移动电话机，其信息写入及读出速度很快，可以在较长期间内保持存储，并且耗电量被充分地降低。图12E示出数码相机，包括主体761、显示部767、取景器763、操作开关764、显示部765和电池766等。之前的实施方式所示的半导体装置设置在主体761中。因此，可以实现一种数码相机，其信息写入及读出速度很快，可以在较长期间内保持存储，并且耗电量被充分地降低。图12F示出电视装置770，包括框体771、显示部773和支架775等。可以通过利用框体771具有的开关和遥控操作机780来进行电视装置770的操作。框体771和遥控操作机780安装有之前的实施方式所示的半导体装置。因此，可以实现一种电视装置，其信息写入及读出速度很快，可以在较长期间内保持存储，并且耗电量被充分地降低。如上所述，本实施方式所示的电子设备安装有根据之前的实施方式的半导体装置。所以，可以实现耗电量被降低的电子设备。实施方式5在本实施方式中，说明具有图IA所示的电路结构的半导体装置中的信息写入及读出所需要的时间。首先，测定一种情况下的位线BL的电位的时间依赖性，该情况为在具有图IA所示的电路结构的半导体装置中，在写入时对位线BL施加电源电位VDD或接地电位GND的情况。图15示出通过测定而得到的位线BL的电位的时间依赖性。电源电位VDD是在对存储单元写入数据“ 1 ”时施加到位线的电位，而接地电位GND 是在对存储单元写入数据“0”时施加到位线的电位。在图15中，作为写入数据“1”时的位线BL的波形，以实线600示出在测定开始后大约80nSec后对被保持为接地电位GND的位线BL施加3V的电源电位VDD时的位线BL的电位的时间依赖性。另外，在图15中，作为写入数据“0”时的位线BL的波形，以实线601 示出对位线BL施加接地电位GND时的位线BL的电位的时间依赖性。由图15的实线601可见在写入数据“0”时，位线BL的电位维持大约0V。另一方面，由图15的实线600可见在写入数据“1”时，在向位线BL的电源电位VDD供应开始后大约40nSec之后，位线BL的电位上升到大约2. 4V。由此可知向位线BL的电源电位VDD供应所需要的时间为40nseC左右。接着，测定一种情况下的存储单元的阈值窗口，该情况为在具有图IA所示的电路结构的半导体装置中，对电位VH被供应到晶体管162所具有的栅电极的时间(写入时间Write Time)进行改变的情况。图16示出通过测定而得到的写入时间与存储单元的阈值窗口之间的关系。通过在写入数据“0”时对位线BL施加接地电位GND并在写入数据“ 1，，时对位线 BL施加电源电位VDD，进行测定。另外，电位VH为4. 5V，而电源电位VDD为3V。“存储单元的阈值窗口 ”指的是由写入数据“0”时的存储单元的阈值电压和写入数据“1”时的存储单元的阈值电压构成的。另外，“存储单元的阈值电压”指的是使晶体管 160成为导通状态所需要的写入及读出字线C的电位。在图16中，以实线602示出写入数据“1”时的写入时间与存储单元的阈值电压之间的关系。另外，在图16中，以实线603示出写入数据“0”时的写入时间与存储单元的阈值电压之间的关系。由图16的实线602可见在对位线BL施加电源电位VDD的情况下，在写入时间为 IOmsec时，存储单元的阈值电压为大约-2V。另一方面，由图16的实线603可见在对位线 BL施加接地电位GND的情况下，在写入时间为IOmsec时，存储单元的阈值电压为大约3V。 在上述任一情况下，即使将写入时间缩短到lOnsec，存储单元的阈值电压的变化也不大。因此，可以在IOnsec左右的写入时间内将信息写入到存储单元。接着，测定一种情况下的位线BL的电位的时间依赖性，该情况为在具有图IA所示的电路结构的半导体装置中，在读出数据时，对源极线SL供应电位VR并对写入及读出字线C供应电源电位VDD的情况。图17示出通过测定而得到的位线BL的电位的时间依赖性。另外，通过预先施加接地电位GND，对位线BL进行预充电。另外，施加到源极线SL 的电位VR为2V，而电源电位VDD为3V。另外，在图17中，以实线604示出在数据写入时写入数据“1”的存储单元中进行读出时的位线BL的电位的时间依赖性，以实线605示出在数据写入时写入数据“O”的存储单元中进行读出时的位线BL的电位的时间依赖性。由图17的实线604及实线605可见在预充电结束之后，位线BL的电位开始上升， 而在预充电结束后大约150nSec之后，对应于数据“O”的位线BL与对应于数据“1”的位线BL之间的电位差成为大约0. 2V。另外，因为对应于数据“0”的位线BL的电位在预充电结束大约70nSec之后上升到大约0. 2V，所以可以认为有lOOnsec以下的读出工作的可能性。因此，根据所公开的发明的一个方式的半导体装置可以实现高速工作。另外，在移动电话、智能手机以及电子书阅读器等便携式电子设备中，在暂时存储图像数据等时使用SRAM或DRAM。在便携式电子设备中使用SRAM或DRAM的理由如下与快闪存储器等相比，写入或读出等的工作速度快，而适合用于图像数据的处理。但是，SRAM 虽然具有工作速度快的优点，但是因一个存储单元由六个晶体管构成而有存储单元的面积大的缺点。在设计规则的最小尺寸为F时，SRAM的存储单元的面积通常为IOOF2至150F2。 因此，在各种半导体存储器中，SRAM的每位的单价最高。另一方面，DRAM的存储单元由一个晶体管和一个电容元件构成。因此，DRAM的存储单元的面积小，通常为IOF2以下。但是， DRAM经常需要刷新工作，即使不进行改写工作也发生耗电量。根据所公开的发明的一个方式的半导体装置的存储单元的面积为IOF2左右，并且不需要高频率的刷新工作。因此，上述半导体装置与一般的SRAM或DRAM不同，而可以说具有适合于便携式电子设备的如下两个优点，一是可实现存储单元的面积缩小化，二是可实现耗电量的降低。符号说明160晶体管162晶体管164电容元件170存储单元180升压电路182第一驱动电路184第四驱动电路186第五驱动电路190第三驱动电路192第二驱动电路194源极线转换电路
权利要求
1.一种半导体装置的驱动方法，该半导体装置包括 第一晶体管、第二晶体管以及电容元件其中，所述第一晶体管的源极和漏极中的一方及所述第二晶体管的源极和漏极中的一方电连接于位线，所述第二晶体管的栅极电连接于写入字线，所述第一晶体管的源极和漏极中的另一方电连接于源极线，所述电容元件的一方电极电连接于写入及读出字线，并且，所述第一晶体管的栅极、所述第二晶体管的源极和漏极中的另一方以及所述电容元件的另一方电极彼此电连接，以构成保持电荷的节点， 上述驱动方法包括如下步骤在写入期间中，将使所述第二晶体管成为导通状态的电位供应到所述写入字线，并且将接地电位供应到所述源极线，以将电荷存储在所述节点中；以及在所述写入期间后的保持期间中，将接地电位供应到所述写入字线和所述写入及读出字线，并且将同一电位供应到所述源极线及所述位线，以保持所述节点中的电荷。
2.根据权利要求1所述的半导体装置的驱动方法，其中在所述保持期间中将接地电位供应到所述源极线及所述位线。
3.根据权利要求1所述的半导体装置的驱动方法，其中所述第二晶体管的沟道形成区包含氧化物半导体。
4.根据权利要求1所述的半导体装置的驱动方法，其中所述第一晶体管为P沟道型晶体管。
5.一种包括存储单元的半导体装置的驱动方法，该存储单元的每一个包括 第一晶体管、第二晶体管以及电容元件其中，所述第一晶体管的源极和漏极中的一方及所述第二晶体管的源极和漏极中的一方电连接于位线，所述第二晶体管的栅极电连接于写入字线，所述第一晶体管的源极和漏极中的另一方电连接于源极线，所述电容元件的一方电极电连接于写入及读出字线，并且，所述第一晶体管的栅极、所述第二晶体管的源极和漏极中的另一方以及所述电容元件的另一方电极彼此电连接，以构成保持电荷的节点， 上述驱动方法包括如下步骤在写入期间中，将使所述第二晶体管成为导通状态的电位供应到所述写入字线，并且将接地电位供应到所述源极线，以将电荷存储在所述节点中；在所述写入期间后的保持期间中，将接地电位供应到所述写入字线和所述写入及读出字线，并且将同一电位供应到所述位线及所述源极线，以保持所述节点中的电荷；以及在读出期间中，将电源电位供应到与处于非选择状态的所述存储单元之一连接的所述写入及读出字线，并且将接地电位供应到与处于选择状态的所述存储单元之另一连接的所述写入及读出字线，以读出保持在所述处于选择状态的存储单元中的所述节点中的电荷。
6.根据权利要求5所述的半导体装置的驱动方法，其中在所述保持期间中将接地电位供应到所述源极线及所述位线。
7.根据权利要求5所述的半导体装置的驱动方法，其中所述第二晶体管的沟道形成区包含氧化物半导体。
8.根据权利要求5所述的半导体装置的驱动方法，其中所述第一晶体管为ρ沟道型晶体管。
全文摘要
提供一种新的半导体装置及其驱动方法。一种具有非易失性存储单元的半导体装置，该存储单元包括使用氧化物半导体的写入用晶体管、使用与该晶体管不同的半导体材料的读出用p沟道型晶体管以及电容元件。在使写入用晶体管成为导通状态而将电位供应到写入用晶体管的源极、电容元件的一方电极以及读出用晶体管的栅极彼此电连接的节点之后，使写入用晶体管成为截止状态，以使节点保持预定量的电荷，以对存储单元写入信息。在保持期间中，使存储单元成为选择状态并将读出用晶体管的源极及漏极设定为同一电位，以保持累积在节点中的电荷。
文档编号G11C16/26GK102385929SQ201110257348
公开日2012年3月21日 申请日期2011年8月26日 优先权日2010年8月26日
发明者井上广树, 加藤清, 松崎隆德, 长塚修平 申请人:株式会社半导体能源研究所