专利名称：存储器装置中的感测操作的制作方法
技术领域：
本发明实施例一般来说涉及存储器，且特定实施例涉及存储器中的感测操作。
背景技术：
快闪存储器装置已发展成用于宽广范围的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低电カ消耗的单晶体管存储器単元。快闪存储器的常见用途包含个人计算机、快闪驱动器、数码相机及蜂窝式电话。程序码及系统数据(例如基本输入/输出系统(BIOS))通常存储于快闪存储器装置中以供用于个人计算机系统中。快闪存储器是可按块而非一次一个字节地擦除及编程的一种类型的存储器。典型的快闪存储器包括包含大量存储器単元的存储器阵列。存储器単元的阈值电压的改变(经由对电荷存储节点(例如，浮动栅极或电荷陷阱)进行编程)或其它物理现象(例如，相变 或极化)确定每一単元的数据值。通常将所述単元分组成若干块。可(例如)通过将电荷存储节点充电来对ー块内的所述单元中的每ー者进行电编程。通过在电荷存储节点中存在或不存在电荷来确定此类型的単元中的数据。可通过擦除操作来从电荷存储节点移除电荷。可按每单元单个位(即，单电平单元-SLC)或每单元多个位(即，多电平单元-MLC)来编程每一存储器单元。每ー单元的阈值电压(Vt)表示存储于所述单元中的数据。举例来说，按每单元单个位，I. 5V的Vt可指示经编程単元，而-0. 5V的Vt可能指示经擦除単元。多电平单元具有各自指示不同状态的多个Vt范围。多电平单元可通过将位样式指派给传统快闪单元的特定Vt范围来利用所述单元的模拟性质。取决于指派给所述単元的Vt范围的量,此技术准许姆单元存储表示两个或两个以上位的数据值。随着处理器的性能増加，在不影响编程或读取可靠性的情况下，耦合到处理器的存储器的性能也应增加以避免变成数据传送期间的瓶颈。历史上，快闪存储器阵列的密度也已通过増加可存储于每一存储器单元中的位的量而增加。此导致在某段时间内将较大量的数据传送到存储器阵列并进行编程。出于上述原因，且出于所属领域的技术人员在阅读并理解本说明书之后将明了的下述其它原因，此项技术中需要用于感测存储器装置中的存储器単元的替代方法及设备
发明内容
图I展示存储器阵列的一部分的一个实施例的示意图。图2展示存储器装置中的奇数感测路径及偶数感测路径的ー个实施例的框图。图3展示根据图2的感测路径的数据高速缓冲存储器的一个实施例的框图。
图4展示编程操作的一个实施例的流程图。图5展示根据图4的编程操作的编程检验操作的一个实施例的流程图。图6展示读取操作的一个实施例的流程图。图7展示存储器装置中的感测操作的一个实施例的组合时序图及阈值电压范围分布。图8展示存储器装置中的感测操作的替代实施例的组合时序图及阈值电压范围分布。图9展示存储器系统的ー个实施例的框图。
具体实施方式
在本发明的以下详细说明中，參考形成本发明的一部分且其中以图解说明的方式展示其中可实践本发明的特定实施例的所附图式。在图式中，贯穿数个视图相同编号描述大致类似组件。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明。在不背离本发明的范围的情况下，可利用其它实施例且可做出结构、逻辑及电改变。因此，不应在限制意义上考虑以下详细说明，且本发明的范围仅由所附权利要求书及其等效物定义。图I图解说明NAND架构存储器阵列101的一部分的示意图，NAND架构存储器阵列101包括可使用随后论述的感测操作的实施例感测的非易失性存储器単元的串联串。尽管随后论述參考NAND存储器装置，但本发明实施例不限于此架构而是还可用于其它存储器装置架构中。所述阵列可由布置成若干列(例如串联串104、105)的非易失性存储器单元阵列101 (例如，浮动栅极)构成。単元101中的每ー者漏极到源极地耦合于每ー串联串104、105中。横跨多个串联串104、105的存取线(例如，字线)WLO到WL31耦合到一行中的每一存储器单元的控制栅极以偏置所述行中的所述存储器単元的所述控制栅极。数据线(例如位线BL1、BL2)耦合到所述串且最终耦合到感测放大器电路(如图2及3中所展示)，所述感测放大器电路通过感测特定位线上的电流或电压来检测每一単元的状态。存储器単元的每ー串联串104、105通过源极选择栅极116、117耦合到源极线106且通过漏极选择栅极112、113耦合到个别位线BL1、BL2。源极选择栅极116、117由耦合到其控制栅极的源极选择栅极控制线SG(S) 118控制。漏极选择栅极112、113由漏极选择栅极控制线SG(D) 114控制。即使随后所描述的感测实施例參考单电平单元(SLC)实施例，但每一存储器单元可经编程为ー SLC或多电平单元(MLC)。每ー单元的阈值电压(Vt)指示存储于所述单元中的数据。举例来说，在SLC中，I. 5V的Vt可能指示经编程的単元，而-0. 5V的Vt可能指示经擦除的単元。MLC使用各自指示不同状态的多个Vt范围。多电平单元可通过将位样式指派给特定Vt范围来利用传统快闪单元的模拟性质。取决于指派给所述単元的Vt范围的量，此技术准许每单元存储表示两个或两个以上位的数据值。随后所描述的感测操作的实施例使用时变存取线电压(例如，斜升字线电压)架构来在感测操作期间接通选定存储器单元。举例来说，由计数器及数/模转换器产生的斜升电压可应用于任何类型的感测操作。举例来说，这些实施例涵盖读取操作及编程检验操作两者。图2图解说明存储器装置的奇数感测路径201及偶数感测路径202的一个实施例的框图。奇数感测路径201用于感测奇数列地址而偶数感测路径202用于感测偶数列地址。针对具有八个数据字的图2中所描绘的实施例，每ー感测路径201、202包含八个数据高速缓冲存储器电路219、220及221、222 ;多路复用电路230、231，其在一个实施例中在32个位线之间进行选择。出于清晰的目的，图2的每ー感测路径201、202仅分别展示每一感测路径的两个数据高速缓冲存储器电路219、220及221、222。针对此实施例，每ー多路复用电路230、231可包含八个4对I多路复用器，所述八个4对I多路复用器各自耦合到四个位线输入且在输出上耦合到一个数据高速缓冲存储器电路， 使得从每ー多路复用器的四个输入位线选择一个位线。数据高速缓冲存储器电路的每一行耦合到存储器装置的数据输出DQO到DQ7。在图3中图解说明且随后论述ー个数据高速缓冲存储器219及多路复用电路230的实例。感测路径201、202还耦合到外围电路，所述外围电路包含计数电路200 (例如，8位计数器及逻辑块)、数/模转换器(DAC)电路210及高电压解码器电路215。计数电路200由时钟输入CLK(例如，160ns周期)计时。8位计数的ー个位(例如，C0UNTER〈0>)用作用于数据高速缓冲存储器电路219到222中的计时电路的时钟(例如，320ns周期)。8位计数的七个剩余位(例如，C0UNTER〈7: 1>)输出到充当电压产生电路的DAC210。在一个实施例中，计数电路200从0计数到127。DAC 210通过随时间将数字计数转换成模拟电压信号(例如斜升电压(例如，OV到5V斜升电压))来产生时变信号。所述斜升电压输入到高电压解码器电路215，高电压解码器电路215向选定字线施加所述斜升电压。高电压解码器电路215具有经预解码地址输入，所述经预解码地址输入使得高电压解码器电路215能够确定将借助斜升电压偏置哪ー块及所述块中的哪一字线。高电压解码器电路215的输出输入到串驱动器电路203。串驱动器电路203驱动所述字线且在编程、读取及编程检验操作期间使不同电压电平通过。在一个实施例中，在感测期间借助斜升电压偏置块中的64个字线的ー个输出，而借助经选择以激活耦合到块中的未选定字线的存储器单元而无论所述单元的数据值如何的通过电压Vpass(例如，从5V到6V (取决于实施例)的Vpass电压)偏置那些未选定字线。计数电路200的逻辑块部分负责从8位计数器的C0UNTER〈7:1>计数产生经翻译计数(例如，CNTR<6:0>数据)。所述逻辑块部分可如下翻译C0UNTER〈7:1>输出CNTR〈0>=C0UNTER〈1> ；CNTR<1> = C0UNTER<2> ；CNTR<2> = C0UNTER<3> ；CNTR<3> = C0UNTER<4> ；CNTR<4> = C0UNTER<5> ;iCNTR〈5> = C0UNTER〈6>。举例来说，可根据正执行的感测操作及/或C0UNTER〈7:1>的计数值来设定CNTR〈6>。举例来说，如果正执行编程检验操作，那么可将CNTR〈6>设定为逻辑I。在读取操作期间，如果C0UNTER〈7:1>小于阈值计数值(例如，16)，那么可将CNTR〈6>设定为逻辑0，且如果C0UNTER〈7:1>大于或等于所述阈值计数值(例如，16)，那么可将CNTR〈6>设定为逻辑I。随后更详细地论述CNTR〈6>的值。所述外围电路进一歩由包括多个多路复用器250到255的额外多路复用电路构成，多个多路复用器250到255各自经配置以在来自存储器装置的DQO到DQ7数据输入的输入数据信号与来自8位计数器电路200的相应计数器位(例如，CNTR<x 之间进行选择。多路复用电路的每ー多路复用器250到255的输出输入到每ー数据高速缓冲存储器电路219到222的不同锁存器LATO到LAT6。举例来说，參考DQ〈0>数据高速缓冲存储器电路219、221，CNTR<6:1>及DQ〈0>输入到多路复用器250到252使得控制电路(图2中未展示)可在来自DQ〈0>的锁存输入数据或到其相应锁存器LATO到LAT6的计数器输出位之间进行选择。类似地，參考DQ〈7>数据高速缓冲存储器电路220、222，CNTR〈6:1>及DQ〈7>输入到多路复用器253到255使得所述控制电路可在来自DQ〈7>的锁存输入数据或到其相应锁存器LATO到LAT6的计数器输出位之间进行选择。如随后将论述，来自DQ输入的经锁存数据是在感测操作期间与计数器输出CNTR进行比较以确定斜升字线电压的现有电压且因此确定所感测存储器単元的状态的目标计数数据。图3图解说明可并入于图2的实施例的感测路径中的数据高速缓冲存储器电路219的一个实施例的框图。图3还图解说明如先前參考图2所论述的多路复用电路230。此 电路230可经配置而在感测或编程操作期间用于位线多路复用以及控制位线偏置。数据高速缓冲存储器300由耦合到位线控制电路303的感测电路(例如，感测放大器电路)301构成，位线控制电路303耦合到脉冲产生器305，脉冲产生器305耦合到具有数据锁存器及比较器307的数据锁存器电路。在y方向上多次(例如，8次)重复数据高速缓冲存储器300。列选择电路309耦合到列中的最后数据高速缓冲存储器300。感测放大器电路301检测由多路复用电路230选择的位线上的电流或电压。所述经检测电流或电压指示是否已通过向选定存储器単元的控制栅极施加的斜升电压信号接通所述选定存储器単元。位线控制电路303包含用于编程检验及擦除检验操作的通过/失败锁存器。当已通过这些检验操作中的ー者时，可将所述锁存器设定为指示成功检验。每当感测放大器电路301检测到电流/电压时，脉冲产生器电路305便产生同步脉冲。换句话说，当选定存储器单元从特定电压偏置接通所述选定存储器単元的控制栅极时，电流在位线中流动。此电流被感测放大器电路301检测到，感测放大器电路301致使脉冲产生器产生指示已接通所述存储器単元的同步脉沖。数据高速缓冲存储器300的数据锁存器电路307可由多个数据锁存器(例如，七个锁存器)及一比较器电路构成。所述数据锁存器可存储从存储器装置的数据输入DQO到DQ7中的一者加载的目标阈值电压(例如，目标计数)的数字表示。经数字表示的目标阈值电压为存储器単元将编程到的阈值电压。列选择电路309耦合到所述数据锁存器电路的输出。在感测操作期间，列选择电路309基于输入地址及来自数据锁存器电路307比较器的已将选定存储器单元编程到其目标阈值电压的指示而选择若干列群组。图4图解说明用于编程存储器装置的方法的一个实施例的流程图。此方法还參考图2及3的电路以描述编程操作的执行。将初始编程命令传输到接收并解码所述命令的存储器装置401。然后，将待编程的数据传输到存储器装置403以进行编程。在一个实施例中，顺序加载且同时编程2k字节的数据。
确定正将逻辑0还是逻辑I编程到每一存储器单元405。如果将逻辑I编程到存储器单元，那么将逻辑I加载到如图3中所图解说明的锁存器307的最高有效位(LAT〈6>)中。同时，也给所述存储器単元的其它锁存器(LAT〈5:0>)加载将在编程检验操作期间使用的数据。在经编程逻辑I的情形中，给锁存器LAT〈6:0>加载409表示所要阈值电压的编程检验数据。举例来说，可给锁存器LAT〈6:0>加载409逻辑1010000作为编程检验数据。所述编程检验数据表示将作为经编程逻辑I检验的最低阈值电压的ー个实施例。加载到LAT〈4>位置的逻辑I致使经编程存储器单元经检验为提供读取操作与编程检验操作之间的容限的较高阈值电压。可通过存储于寄存器中的通常称为修整数据的数据变更写入到锁存器的1010000编程检验数据。所述修整数据可通过变更存储于锁存器LAT<6:0>中的数据而增加或减小存储器单元经编程检验到的电压。因此，通过在将编程检验数据存储于锁存器中之前变更所述编程检验数据，可在电压电平及分辨率两个方面调整经编程状态的阈值电压范围。 如果已将逻辑0写入到存储器単元，那么将逻辑0加载到如图3中所图解说明的锁存器307的最高有效位(LAT〈6>)中。在其中不需要编程经擦除単元(例如，编程到绝对值较小的负阈值)的实施例中，不需要将任何其它锁存器设定为逻辑I。因此，可给经编程0状态的锁存器LAT〈6:0>加载407逻辑0000000作为编程检验数据。然后，通过经由选定字线向存储器单元的控制栅极施加的编程脉冲411执行存储器単元的编程。这些脉冲可以15V的振幅开始且逐步增加到20V以增加用逻辑I编程的存储器单元的阈值电压。在每ー编程脉冲之后执行编程检验操作413。图5的流程解说明且随后描述编程检验操作的一个实施例。如果编程检验操作通过415，那么编程操作是成功的且已完成。如果编程检验操作失败，那么按阶跃电压递增先前编程脉冲电压且向存储器单元施加较高电压编程脉冲411。重复编程脉冲/检验操作直到存储器単元通过编程检验操作或将存储器単元标记为不可编程为止。图5图解说明根据图4的编程操作的编程检验操作的一个实施例的流程图。参考图5及图2的框图两者，应注意，耦合到数/模转换器的COUNTER输出不同于耦合到数据高速缓冲存储器电路的锁存器的CNTR输出。展示了且先前參考图2论述了 C0UNTER〈7:1>到CNTR<6: 0>的一次此翻译。计数电路起动501。如先前所论述，C0UNTER〈0>为数据高速缓冲存储器电路计吋。C0UNTER<7:1>从0递增到127且耦合到数/模转换器以产生斜升电压。通过迫使CNTR〈6>为逻辑1，发送到锁存器以供比较的计数CNTR〈6:0>实际上在此实例中从64计数到127。基于C0UNTER〈7:1>值，向选定字线施加的来自数/模转换器的斜升电压开始从低于第一经编程电平的电压(例如，0V)斜升到最大值(例如，5V)503。当字线电压达到选定存储器単元已编程到的阈值电压时，所述存储器単元接通。所述存储器単元接通致使位线电压或电流在由感测放大器电路检测的位线上流动505。然后，执行507CNTR〈6: 0>与存储于LAT〈6: 0>中的目标计数值之间的比较。所述目标计数值可为编程检验数据。如果CNTR〈6:0>大于或等于LAT〈6:0>，那么存储器单元已通过编程检验操作509。如果CNTR〈6:0>小于LAT〈6:0>，那么选定存储器单元不能通过编程检验操作511且应用如图4的经编程操作中所论述的至少ー个额外编程脉冲偏置所述选定存储器単元。在一个实施例中，具有小于1010000(即，十进制中的80)的LAT〈6:0>的存储器单元需要额外编程直到其相应感测放大器电路在大于或等于80的CNTR值下检测到电流为止。由于经擦除存储器单元处于逻辑0状态且具有LAT〈6:0> = 0000000,因此在至少ー些实施例中，这些存储器单元总是通过检验操作。图6图解说明读取操作的一个实施例的流程图。在存储器装置已接收并解码读取命令601之后，计数器C0UNTER〈7:0>开始计数603。在一个实施例中，C0UNTER〈7:1>从0变到127。替代实施例可使用其它计数值。向选定字线施加来自数/模转换器的电压605使得斜升电压偏置经选择以进行读取的存储器単元的控制栅扱。当斜升电压达到选定存储器单元的阈值电压时，存储器単元接通因此致使电流在位线上流动。相应感测放大器电路检测到存储器单元接通607 (例如，电流或电压)，此致使发生CNTR〈6:0>与阈值计数值已存储于其中的LAT〈6:0>之间的比较609。
如果CNTR〈6:0>小于阈值计数值(例如，16)，那么已将逻辑0存储于数据高速缓冲存储器锁存器LAT〈6>中且可将存储器单元读取为在逻辑0状态中611。如果CNTR〈6:0>大于或等于所述阈值，那么已将逻辑I存储于数据高速缓冲存储器锁存器LAT〈6>中且可将存储器単元读取为在逻辑I状态中613。在另ー实施例中，可将计数器值用作数据值。图7图解说明例如图I的非易失性存储器装置的存储器装置中的感测操作的一个实施例的组合时序图及阈值电压范围分布。相对于OV展不了第一波形的阈值电压范围700、701。在所图解说明的实施例中，将经擦除存储器单元读取为逻辑O。举例来说，具有在负阈值电压范围700内的阈值电压的单元。将存储器単元的经编程状态读取为逻辑I。举例来说，具有在正阈值电压范围701内的阈值电压的单元。沿X轴绘制具有阈值电压的Vt范围700、701且沿y轴绘制每ー Vt的单元的数目。在图7及8中所图解说明的实施例中使用的SLC状态与其中将经擦除状态读取为逻辑I的典型现有技术SLC存储器単元相反。通过将编程检验数据CNTR〈6:0>设定为1010000 (即，十进制中的80)(如先前參考图5所描述)，已形成OV与经编程阈值电压范围701的最低阈值电压之间的容限720。举例来说，如果CNTR计数0000000对应于0V，那么1010000可对应于0. 6V，因此形成最低经编程Vt与读取电压(假设读取电压为0V)之间的0. 6V容限，因此减轻数据值在编程之后的任何转变。第二波形中的实线展示针对如先前所描述的读取操作，可在(举例来说)C0UNTER<7:1>的计数16之后将耦合到锁存器的经翻译计数器输出CNTR〈6>的最高有效位设定为高703。如由虚线展示，在至少ー个实施例中，在编程检验操作期间此位CNTR〈6>可总是闻的702。第三波形将选定字线斜坡电压展示为其随着锁存器的CNTR〈6:0>从0计数到127而增加。针对具有变为不同最大电压(例如，2V到3V)的斜升电压或其它时变电压的实施例，替代实施例可计数到不同最大值而非127。图8图解说明例如图I的非易失性存储器装置的存储器装置中的感测操作的替代实施例的组合时序图及阈值电压范围分布。此实施例与图2中所图解说明的实施例的不同之处在于斜升字线电压作为负值(例如，-3V)开始且斜升到正值(例如，5V)。
第一波形展示经擦除状态为逻辑0但比先前实施例具有更负阈值电压范围800。在此实施例中，经擦除阈值电压范围的最低阈值为约-3V。因此，斜升电压应在更负电压处开始。经编程状态为逻辑I且具有正阈值电压范围801。第一波形还展示通过迫使编程检验数据为1001000而非1000000，形成OV与经编程阈值范围801的最低阈值电压之间的容限。下ー个线展示与计数电路的C0UNTER〈7:1>输出相关联的数字数据。在此实施例中，将经擦除状态的逻辑0设定成经擦除数字数据的位C0UNTER〈7>。将经编程状态的逻辑I设定成经编程数字数据的位C0UNTER〈7>。图8的第三波形展示选定字线斜升电压。在一个实施例中，此斜升电压从-3V变到5V。替代实施例可使用其它开始及停止电压。最后波形展示来自图2的计数电路的逻辑块部分的CNTR〈6: 0>输出。此波形展示CNTR<6:0>针对经擦除状态从0上升到63且针对经编程状态从64上升到127。图9图解说明存储器装置900的功能框图。存储器装置900耦合到外部处理器910。处理器910可为微处理器或某一其它类型的控制器。存储器装置900及处理器910形成存储器系统920的一部分。已简化存储器装置900以集中于有助于理解本发明的存储器特征上。存储器装置900包含非易失性存储器单元阵列930，例如先前在图I中图解说明的阵列。存储器阵列930布置成若干字线行与位线列的存储体。在一个实施例中，存储器阵列930的若干列由存储器単元的串联串构成。如此项技术中众所周知的，単元到位线的连接确定所述阵列是“与非”架构、“与”架构还是“或非”架构。将地址缓冲器电路940提供给经由I/O电路960提供的锁存器地址信号。地址信号由行解码器944及列解码器946接收及解码以存取存储器阵列930。所属领域的技术人员将了解，受益于本说明，地址输入连接的数目取决于存储器阵列930的密度及构架。也就是说，地址的数目随增加的存储器单元计数及増加的存储体及块计数两者而増加。存储器装置900通过使用感测放大器电路950感测存储器阵列930各列中的电压或电流改变来读取所述存储器阵列中的数据。在一个实施例中，感测放大器电路950经耦合以从存储器阵列930读取及锁存一行数据。包含数据输入及输出缓冲器电路960以用于经由多个数据连接962与控制器910进行双向数据通信以及地址通信。写入电路955经提供以将数据写入到存储器阵列。存储器控制电路970解码在控制连接972上提供的来自处理器910的信号。这些信号用以控制对存储器阵列930的操作，包含数据读取、数据写入(编程)及擦除操作。存储器控制电路970可为产生所述存储器控制信号的状态机、定序器或某一其它类型的控制器。在一个实施例中，存储器控制电路970经配置以执行如先前所描述的存储器装置的感测操作。图9中所图解说明的快闪存储器装置已经简化以促进对存储器的特征的基本理解。所属领域的技术人员已知快闪存储器的内部电路及功能的更详细的理解。总结总之，感测操作的ー个或ー个以上实施例可提供检验及读取操作的减少的时间，而在至少ー个实施例中,还产生感测操作的仅正电压。举例来说,在检验操作的情形中,此可通过将数字数据写入到一系列锁存器中而完成，其中所述数字数据指示存储于对应存储器単元中的数据。计数器及数/模转换器可用以产生向耦合到对应存储器单元的选定字线施加的时变电压。在编程检验操作期间，可将与计数器相关联的计数值与数字数据进行比较以确定编程操作是否已成功。类似地，在读取操作期间，如果产生接通对应存储器单元的电压的所述计数值大于阈值，那么考虑编程选定存储器单元。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置皆可替代所展示的特定实施例。所属领域的技术人员将了解本发明的许多更改。因此，本申请案打算涵盖本发明的任何更改或变化形式。明确打算本发明仅由以上权利要求书及其等效物限制。
权利要求
1.ー种用于感测存储器装置中的存储器単元的方法，所述方法包括 产生改变的计数； 用响应于所述改变的计数而产生的电压偏置所述存储器単元的控制栅扱； 确定所述存储器単元已响应于所述电压而接通；及 将与所述电压相关联的计数与另ー计数进行比较以确定所述存储器単元的状态。
2.根据权利要求I所述的方法，其中所述存储器単元的所述状态为计数值。
3.根据权利要求I所述的方法，其中所述改变的计数为来自计数电路的増加的计数。
4.根据权利要求I所述的方法，其中响应于所述改变的计数而产生的所述电压为斜升电压。
5.根据权利要求I所述的方法，其中所述另ー计数为关于检验操作的目标计数，且如果所述计数大于或等于所述目标计数，那么所述存储器单元已通过编程检验操作。
6.根据权利要求5所述的方法，其中使用寄存器设定所述目标计数。
7.根据权利要求5所述的方法，其中所述目标计数经配置以形成最低经编程阈值电压与读取电压之间的容限。
8.根据权利要求I所述的方法，其中所述另ー计数包括关于读取操作的阈值计数，且如果所述计数值大于或等于阈值计数值，那么将所述存储器单元读取为经编程単元。
9.根据权利要求I所述的方法，其中所述另ー计数包含设定为与待编程到所述存储器単元中的数据相同的值的最高有效位。
10.根据权利要求I所述的方法，其中所述改变的计数为増加的计数，且所述方法进ー步包括 将所述増加的计数翻译为所述计数； 当所述用于感测的方法为编程检验操作时，将所述经翻译计数的最高有效位设定为第一数据值； 如果所述増加的计数小于阈值且所述用于感测的方法为读取操作，那么将所述经翻译计数的所述最高有效位设定为第二数据值；及 如果所述増加的计数大于或等于所述阈值且所述用于感测的方法为读取操作，那么将所述经翻译计数的所述最高有效位设定为所述第一数据值。
11.一种用于编程存储器单元的方法，所述方法包括 将目标数据存储到与所述存储器単元相关联的锁存器中，其中所述目标数据为待编程的数据或表示最小经编程阈值电压的数据中的一者； 用编程脉冲偏置所述存储器単元的控制栅极以编程编程数据；及 对所述存储器単元执行编程检验操作。
12.根据权利要求11所述的方法，其中如果所述待编程的数据对应于经擦除状态，那么所述目标数据为所述待编程的数据，且如果所述待编程的数据对应于经编程状态，那么所述目标数据为表示所述最小经编程阈值电压的数据。
13.根据权利要求21所述的方法，其中所述编程检验操作包括 起动计数器以产生计数器输出； 翻译所述计数器输出使得经翻译输出的最高有效位为逻辑I ; 确定所述存储器単元何时接通；将所述经翻译输出与所述目标数据进行比较；及 如果所述经翻译输出大于或等于所述目标数据，那么确定所述存储器単元通过所述编程检验操作。
14.一种存储器装置，其包括 存储器阵列，其包括多个存储器単元； 计数电路，其经配置以产生计数输出及经翻译计数输出； 电压产生电路，其耦合到所述计数电路且经配置以响应于所述计数输出而产生时变电压，所述时变电压可选择性地耦合到所述存储器単元中的至少ー些存储器単元的控制栅极；及 多个数据高速缓冲存储器，其耦合到所述存储器単元使得每ー数据高速缓冲存储器与一不同存储器単元群组相关联且经配置以存储计数，其中每ー数据高速缓冲存储器经配置以检测其相关联群组的存储器单元何时响应于所述时变电压中的特定电压而接通，且将所述计数与所述经翻译计数输出进行比较以确定所述存储器単元的状态，所述经翻译计数输出与负责所述特定电压的所述计数输出相关联。
15.根据权利要求14所述的存储器装置，且其进一歩包含耦合于所述计数电路与所述多个数据高速缓冲存储器之间的多路复用电路，所述多路复用电路经配置以在将输入目标数据或所述经翻译计数输出耦合到所述多个数据高速缓冲存储器之间进行选择。
16.根据权利要求14所述的存储器装置，其进ー步包括 多路复用电路，其经配置以对来自所述存储器阵列的多个数据线进行多路复用，其中ー数据高速缓冲存储器群组中的每ー数据高速缓冲存储器耦合到所述多路复用电路，每ー数据高速缓冲存储器包括 感测电路，其耦合到所述多路复用电路且经配置以检测所述存储器単元何时接通；及 多个数据锁存器，其经配置以存储所述计数。
17.根据权利要求14所述的存储器装置，其中所述计数电路进ー步经配置以在编程检验操作期间将所述经翻译计数的最高有效位设定为逻辑I。
18.根据权利要求14所述的存储器装置，其中所述计数输出的一个位用作用于所述多个数据高速缓冲存储器中的计时电路的时钟。
19.根据权利要求14所述的存储器装置，且其进一歩包括具有经配置以检测是否已通过来自所述电压产生电路的斜升电压接通选定存储器单元的感测电路的数据高速缓冲存储器。
20.根据权利要求30所述的存储器装置，其中所述斜升电压随时间斜升到正电压。
全文摘要
本发明揭示用于感测的方法、用于编程的方法、存储器装置及存储器系统。在用于感测的一个此种方法中，计数电路产生计数输出及经翻译计数输出。将所述计数输出转换成偏置耦合到正感测的存储器单元的字线的时变电压。将每一存储器单元的目标数据存储于与所述特定存储器单元相关联的数据高速缓冲存储器中。当检测到存储器单元已接通时，将与指示接通所述存储器单元的电压电平的所述计数输出相关联的所述经翻译计数输出与所述目标数据进行比较。所述比较确定所述存储器单元的状态。
文档编号G11C16/06GK102792382SQ201180012913
公开日2012年11月21日 申请日期2011年2月23日 优先权日2010年3月9日
发明者乔纳森·帕布斯坦, 德隆·恩古耶, 维沙尔·萨林 申请人:美光科技公司