专利名称：存储器芯片、存储器系统以及访问存储器芯片的方法
技术领域：
示例实施例涉及存储器芯片、存储器系统以及访问存储器芯片的方法，更具体地，涉及具有为使用而最优化的存储容量的存储器芯片、存储器系统以及访问存储器芯片的方法。
背景技术：
用于访问存储器芯片的存储单元(storage unit)的地址被设置为与存储器芯片的存储单元的存储容量相对应的位的数目。地址的每个位可以具有0值或I值。因此，存储器芯片的存储容量可以被设置为标准容量2n。
发明内容
本公开提供ー种具有为使用而最优化的存储容量的存储器芯片、存储器系统以及访问存储器芯片的方法。根据ー个实施例，存储器芯片包括衬底、第一存储单元和第二存储单元。第一存储単元包括具有第一存储容量2n的多个第一存储元件(memory cell)，其中多个第一存储元件被配置为基于第一选择信号而激活。第二存储单包括多个第二存储元件并且具有第二存储容量211-1，其中多个第二存储元件被配置为基于第二选择信号而激活。第一存储单元和第ニ存储单元被布置在衬底上的相同垂直层(vertical level )，并且其中n是正整数。存储器芯片还可以包括接ロ単元，配置为响应于第一选择信号向外部设备发送或从外部设备接收关于第一存储单元的第一数据、第一地址和第一控制信号，或者响应于第ニ选择信号向外部设备发送或从外部设备接收关于第二存储单元的第二数据、第二地址和第二控制信号。接ロ単元可以包括第一输入/输出单元，被配置为发送或接收关于第一存储单元的第一数据、第一地址和第一控制信号；以及第ニ输入/输出单元，被配置为发送或接收关于第二存储单元的第二数据、第二地址和第二控制信号，并且独立于第一输入/输出单元而形成。接ロ単元可以包括公共输入/输出单元，被配置为发送或接收由关于第一存储单元的第一数据、第一地址和第一控制信号构成的组中的至少ー个，并且发送或接收由关于第二存储单元的第二数据、第二地址和第二控制信号构成的组中的至少ー个。用于形成第一存储单元的存储元件的类型可以与用于形成第二存储单元的存储元件的类型相同。
可替换地，用于形成第一存储单元的存储元件的类型可以与用于形成第二存储单元的存储元件的类型不同。存储在第一存储单元中的数据的使用可以与存储在第二存储单元中的数据的使用相同。可替换地，存储在第一存储单元中的数据的使用可以与存储在第二存储单元中的数据的使用不同。根据另ー个实施例，一种存储器芯片包括衬底、存储单元和控制单元。存储单元包括具有存储容量的存储区域，其中存储容量大于存储容量2n并小于存储容量2n+1，其中n是正整数。控制单元被配置为控制将数据写入存储单元和从存储单元读取数据的操作。存储单元和控制单元被布置在衬底上。存储单元的数据响应于比对于2n存储容量大I位的单地址可访问。如果接收到没有映射到存储单元的单地址，则控制单元将关于存储地址的访问结 果处理为失败。控制单元可以像与存储地址相对应的存储单元为非激活(non-activated)那样操作，或者像没有接收到关于存储地址的命令那样操作，从而将访问结果处理为失败。用于访问存储单元的单地址可以包括用于访问存储体中的ー个的存储体地址，并且关于存储单元的存储体地址可以比对于2n存储容量的存储体地址大I位。用于访问存储单元的单地址可以包括用于访问行中的ー个的行地址，并且关于存储单元的行地址可以比对于2n存储容量的行地址大I位。用于访问存储单元的单地址可以包括用于访问列中的ー个的列地址，并且关于存储单元的列地址可以比对于2n存储容量的列地址大I位。存储单元可以是由动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪存、阻变随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)和相变随机存取存储器(PRAM)构成的组中的至少ー个。还根据另ー个实施例，一种存储器件包括衬底、解码器和可寻址存储器。解码器被配置为接收包括n+1位的单地址，其中n是正整数。可寻址存储器包括m个存储元件単元(memory cell unit),使得响应于接收单地址通过解码器可访问m个存储元件单元的姆ー个，姆个存储单元包括存储器件之内不能独立寻■址的(not separately addressable)一个或多个存储元件。m是大于2n并小于2n+1的正整数。
通过下面结合附图的详细描述，可以更清楚地理解本发明构思的示范性实施例，其中图I是根据示例实施例的存储器芯片的框图；图2是显示图I中示出的存储单元的存储容量的图；图3是示出在存储器芯片中的标准容量和地址的位的数目之间的相关性的表格；图4A是根据一个实施例的存储器芯片的框图；图4B是根据另ー个实施例的存储器芯片的框图；图5是根据实施例的在其上形成存储器芯片的晶片(wafer)的示意图6是根据实施例的存储器系统的框图；图7是根据一个实施例的存储器芯片的框图；图8是访问图7中示出的第一子存储单元和第二子存储单元的方法的流程图；图9到图12是示出图7中示出的第一选择信号和第二选择信号的示例实施例的图；图13到图14是示出图7中示出的接ロ单元的示例实施例的图；图15A和图15B、图16A和图16B、图17A到图17F、以及图18A到图18D是示出图7中示出的第一子存储单元和第二子存储单元的示例实施例的图；
图19A和图19B、图20和图21是示出包括三个或更多子存储单元的存储器芯片、以及包括在存储器芯片中的接ロ単元的示例实施例的图；图22到图24是用于描述根据一个实施例的访问存储器芯片的方法的图；图25A和图25B、以及图26A到图26D是用于描述根据一个实施例的处理死区(dead zone)的方法的图；图27是示出包括在图I中示出的存储单元中的存储体(bank)的示范性配置的图；图28是示出地址的示范性配置的表格；图29是示出具有第一标准容量的存储器芯片中的地址的示例的表格；图30是示出根据实施例的存储器芯片中的地址的示例的表格；图31是示出由图30中示出的地址引起的死区的图；图32是示出根据另ー个实施例的存储器芯片中的地址的示例的表格；图33和图34是示出由图32中示出的地址引起的死区的示例的图；图35是示出根据另ー个实施例的存储器芯片中的地址的示例的表格；图36和图37是示出由图35中示出的地址引起的死区的示例的图；图38是根据实施例的计算机系统的框图；图39是根据实施例的存储卡的示意图；图40是根据实施例的固态驱动器(SSD)的框图；图41是根据实施例的、包括SSD的服务器系统以及包括服务器系统的网络系统的示意图；以及图42A和图42B是根据实施例的包括硅通孔(through-silicon vias，TSV)的存储器系统的示意图。
具体实施例方式将在下文中參照附图详细描述多个示例实施例。然而，本公开可以被实现为许多不同的形式，并且不应当被理解为限于这里阐述的实施例。在附图中，为了清楚，层和区域的尺寸和相对大小可以被放大。这里使用的术语用于描述特定实施例的目的，而不意欲限制本公开。如此处使用的，単数形式“一”、“ー个”和“该”意欲也包括复数形式，除非上下文明确地指出。还应该理解，当本说明书中使用术语“包括”、和/或“包含”指定所述特征、整数、步骤、操作、元件和/或分量的存在，但是不排除ー个或多个其它特征、整数、步骤、操作、元件、分量和/或它们的组合的存在或添加。应该理解，虽然术语第一、第二、第三等在此用作描述不同的元件、组件、区域、层和/或区域，但是这些元件、组件、区域、层和/或区域可以不限于这些术语。这些术语仅用于将ー个元件、组件、区域、层或区域与另ー个元件、组件、区域、层或区域区别开。因而，下面讨论的第一元件、第一组件、第一区域、第一层或第一区域可以称为第二元件、第二组件、第二区域、第二层或第二区域，而不背离本公开的教导。为了便于描述，此处可能使用空间关系词，如“在...之下”、“以下”、“低干”、“以上”、“上方”等等，来描述图中示出的ー个元件或特征与另外的元件或特征之间的关系。将会理解，所述空间关系词意图涵盖除了器件在附图中描绘的朝向之外的、在使用中或操作中的不同朝向。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征“下方”或“之下”的元件的方位将变成在所述其他元件或特征的“上方”。因此，示例性词语“下方”可以包括上和下两个方向。可以使器件具有其他朝向(旋转90度或其他朝向),而此处使用的空间关系描述词应做相应解释。在下文中，将參考示意地示出实施例的附图描述公开的实施例。在附图中，例如，示出的形状可以根据制造技术和/或容差而变形。因此，本公开的实施例不局限于在本说明书中示出的特定形状，而是可以包括制造エ艺引起的形状的修改或偏差。如此处使用的，在元素列表之前的诸如“至少ー个”的表述改变整个元素列表而不改变列表的各个元素。除非特别定义，否则这里使用的所有术语(包括技术和科学术语)具有本公开所属的领域的普通技术人员所通常理解的含义。还应当理解，诸如在通常使用的词典中定义的那些术语应当被解释为具有与它们相关领域的背景下的含义一致的含义，并且不会被在理想化或过度正式的意义上解释，除非这里明确说明。
在下文中，将參考附图详细说明示例实施例。图I是根据示例实施例的存储器芯片MCIP的框图。參照图I，存储器芯片MCIP包括存储单元STU和控制单元C0U。如图2中所示，存储单元STU可以存储的数据的存储容量大于第一标准存储容量(2n，n是正整数)，并且小于第二标准存储容量(2n+1)。例如，第一标准存储容量可以是64Mb、128Mb、256Mb、512Mb、IGb或2Gb，并且第二标准存储容量是第一标准存储容量的两倍。例如，如果第一标准存储容量是2Gb则第二标准存储容量是4Gb。在下文中，大于第一标准存储容量并且小于第二标准存储容量的存储容量被称为任意存储容量。任意存储容量被表示为ADEN(2n〈ADEN〈2n+1)。存储器芯片MCIP可以是诸如动态随机存取存储器(dynamic random accessmemory, DRAM)或浄态随机存取存储器(static random access memory, SRAM)的易失性存储器，或者诸如闪存、阻变随机存取存储器(resistive random access memory, RRAM)、磁阻随机存取存储器(magnetoresistive random access memory, MRAM)或相变随机存取存储器(phase-change random access memory, PRAM)的非易失性存储器。此外，存储器芯片MCIP可以是存储器件并且包括多个封装，诸如BGA(Ball grid arrays，球栅阵列)、CSP (Chip scale packages,芯片尺寸封装)、PLCC (Plastic Leaded Chip Carrier,塑料带引线芯片载体)、F1DIP (Plastic Dual In-Line Package,塑料双列直插封装)、叠片内裸片封装(Die in Waffle Pack)、晶片内裸片形式(Die in Wafer Form)、COB (板上芯片)、CERDIP (Ceramic Dual In-Line Package,陶瓷双列直插式封装)、MQFP (PlasticMetric Quad Flat Pack,塑料标准四边扁平封装)、TQFP (Thin Quad Flat-Pack,薄型四边扁平封装)、SOIC(Small Outline Integrated Circuit,小外型集成电路)、SSOP (ShrinkSmall Outline Package,缩小型小外型封装)、TSOP (Thin Small Outline Package,薄型小外型封装)、TQFP (Thin Quad Flat-Pack,薄型四边扁平封装)、SIP (系统级封装)、以及WFP (Wafer-level Fabricated Package 晶片级结构封装)。图3是示出根据标准移动DRAM(DDRx32)的标准存储容量中的增长的、地址的位的数目的表格。參照图3，每当标准移动DRAM(DDRx32)的标准存储容量加倍吋，地址的位的数目增加一。例如，如果关于128Mb标准移动DRAM(DDRx32)的地址被设置为22位(BA[1:0]、RA[11:0], CA [7:0])，则关于 256Mb 标准移动 DRAM (DDRx32)的地址被设置为 23位(BA[1:0], RA[11:0], CA[8:0])。包括22位或23位的地址可以被称作单地址(singleaddress),用于选择图I的存储单元STU中的一个或多个存储元件。然而，在需要更高存储容量和集成的存储器芯片中，例如，由于处理中的限制，需 要很多时间来满足将存储器芯片的存储容量増加到比最大的当前商业化或开发的标准存储容量更大的下ー级标准存储容量的要求。然而，当今由个人使用的信息量正在増加，从而越来越多地向存储器芯片的存储单元要求较高的存储容量。此外，因为电子设备正在变得更便携，所以低功耗已经成为ー个重要因素。即使在开发出具有最大的当前商业化或开发的标准存储容量(例如，2n)的两倍的标准存储容量(例如，2n+1)存储器芯片之前，根据本公开的实施例的存储器芯片也可以具有满足对较高的存储容量的需求的任意存储容量并且可以被容易地进行访问控制。此外，根据本公开的实施例的存储器芯片可以具有考虑到功耗等为用户的需求而最优化的存储容量，并且可以容易地进行访问控制，以存储和读取数据。现在将提供其详细描述。再參考图I，控制单元COU控制将数据DTA写入到存储单元STU中的操作，以及从存储单元STU读取数据DTA的操作。例如，控制单元COU可以解码用于写入或读取数据DTA的地址，或者可以向与地址对应的行和列施加用于写入或读取数据DTA的电压。将要存储在存储单元STU中的数据DTA和从存储単元STU读取的数据DTA可以经由图4A中所示的接ロ単元ICU从外部设备(未示出)接收和发送到该外部设备。虽然在图4A中未示出，但是用于将数据DTA存储到存储单元STU中和从存储単元STU读取数据DTA的地址和控制信号也可以经由接ロ単元ICU从外部设备接收。在这种情况下，外部设备可以是将要在下面描述的控制器。下面将提供其详细描述。图4B是根据另ー个实施例的存储器芯片的框图。參照图4B，存储器芯片包括存储单元阵列100，存储单元阵列100包括用于存储或读取数据的多个存储元件単元。每个存储元件単元可以包括一个或多个存储元件。行地址缓冲器130可以接收行地址而列地址缓冲器140可以接收列地址。行解码器Iio可以解码缓冲的行地址并生成字线(未示出)，而列解码器120可以解码列地址并生成列选择线(未示出)。附加地，行解码器110或列解码器120可以接收存储体(bank)地址(未示出)。例如，包括行地址、列地址和存储体地址的至少ー个单地址可以选择用于存储或读取数据的ー个或多个存储元件。每个存储元件単元可以包括存储器的最小的可寻址大小。例如，存储元件単元可能不包括可独立寻■址的(separately addressable)存储器的部分。从而,姆个完整地址(包括最低有效地址位到最高有效地址位)唯一地识别不同的存储元件単元。可以通过单地址同时选择和/或访问姆个存储元件单元的一个或多个存储元件(例如，用于存储或读取数据)。在一个实施例中，存储元件阵列100可以包括具有一个或多个存储元件的m个存储元件単元。整数m可以大于2n并小于2n+1。例如，如果存储器芯片的存储容量是3Gb (3x23°位)并且存储元件単元的大小是32b，则存储元件単元的数目m是96M(96x22°)。存储元件単元的这个数目在2n和2n+1之间(其中n是正整数)。在此示例中，整数n=26，因此存储元件单元的数目m(96M)在64M(2n)和128M(2n+1)之 间。访问全部96M存储单元需要的地址位的数目是27位(n+1位)。如将理解地，由存储器芯片接收到的n+1个地址位足以访问128M(2n+1)个存储単元，然而，在此示例中的存储器芯片仅包括96M存储单元。从而，通过接收到的n+1个地址位定义的地址空间的相当大的(substantial)部分与存储器芯片之内的存储位置没有关联。例如，通过由存储器芯片接收的n+1个地址位定义的地址空间的超过10%但是小于40%的部分与存储器芯片的存储位置没有关联。例如，可以通过n+1个地址位定义的超过10%但是小于40%的各个(individual)地址没有识别存储器芯片之内的任何存储位置。例如，通过由存储器芯片接收的n+1个地址位定义的大约25% (例如，20%到30%)的地址空间与存储器芯片的存储位置没有关联。例如，可以通过n+1个地址位定义的大约25%的各个地址没有识别存储器芯片之内的任何存储位置。此外，在此示例中，通过由存储器芯片接收的n+1个地址位定义的仅大约75% (例如，70%到80%)的地址空间与存储器芯片的存储位置关联。可以通过接收到的n+1个地址位定义的仅大约75% (例如，70%到80%)的各个地址唯一地识别存储器芯片之内的各自的存储位置。作为另外的示例，通过由存储器芯片接收的n+1个地址位定义的地址空间的仅60%到90%与存储器芯片的存储位置关联。可以通过接收到的n+1个地址位定义的仅60%到90%的各个地址唯一地识别存储器芯片之内的各自的存储位置。存储器芯片MCIP可以形成在晶片WAP上，如图5中所示。控制单元COU可以形成在存储单元STU外部，如图5中的阴影部分所示。存储单元STU可以划分成预定的存储区域(例如，存储体)，如图5中所示。例如，控制单元COU还可以形成在存储区域之间。接ロ単元I⑶还可以形成在存储单元STU外部或在存储单元STU的存储区域之间。图5具体地示出当接ロ単元ICU形成在存储区域之间时的示例。在一个实施例中，控制单元C0U、存储単元STU和接ロ単元ICU可以形成在晶片WAP的相同村底上的相同的垂直层(例如，单个芯片之内)上。如图5中所示的具有任意存储容量并且实现为ー个芯片的存储器芯片MCIP可以用来与控制器Ctrl 一起实现存储器系统MSYS，如图6中所示。參照图I和图6，存储器系统MSYS的控制器Ctrl向存储器芯片MCIP发送数据DTA、地址Addr和控制信号XC0N，以便将数据DTA写入到存储器芯片MCIP的存储单元STU中。此外，控制器Ctrl向存储器芯片MCIP发送地址Addr和控制信号XC0N，以便从存储器芯片MCIP的存储单元STU读取数据DTA,并且从存储器芯片MCIP接收数据DTA。此外，所公开的实施例的各个方面可以用在诸如蜂窝电话、PDA、平板计算机、膝上计算机、台式计算机、微处理器系统、数字信号处理器、通信系统处理器或其它系统之类的系统。
在一个实施例中，从控制器Ctrl发送到存储器芯片MCIP的地址Addr的位的数目可以对应于存储器芯片MCIP的存储容量。例如，如果存储器芯片MCIP的存储单元STU具有存储容量2n和xl I/O结构(organization)(即，一个存储元件单元是I位)，则地址Addr的位的数目可以是n。附加地，例如，如果存储器 芯片MCIP的存储单元STU具有存储容量2n和x32 I/O结构(即，一个存储元件单元是32位)，则地址Addr的位的数目可以是n-5。此外，如果存储器芯片MCIP的存储单元STU具有存储容量2n+1和xl I/O结构，则地址Addr的位的数目可以是n+1。附加地，例如，如果存储器芯片MCIP的存储单元STU具有存储容量2n和x32 I/O结构，则地址Addr的位的数目可以是n_4。如上所述，存储器芯片MCIP的存储单元STU具有任意存储容量。因此，使用不同于用于标准存储容量的访问方法。图7是根据一个实施例的存储器芯片MCIP的框图。图8是访问图7中所示的第一子存储单元SSUl和第二子存储单元SSU2的方法的流程图。參照图I、图7和图8,该访问方法包括响应于第一选择信号SSl激活第一子存储单元SSUl并且访问第一子存储单元SSUl (操作S820);以及响应于第二选择信号SS2激活第ニ子存储单元SSU2并且访问第二子存储单元SSU2 (操作S840)。图I中所示的存储単元STU还可以包括图7中所示的第一子存储单元SSUl和第二子存储单元SSU2。在这种情况下，第一子存储单元SSUl具有第三标准存储容量(2X)的存储容量，而第ニ子存储单元SSU2具有第四标准存储容量(20的存储容量。第三标准容量和第四标准容量的总和等于任意存储容量。例如，如果任意存储容量是3GB，则第三标准存储容量(2X)可以是2GB而第四标准存储容量(20可以是1GB。在一个实施例中，任意存储容量可以大于I. 25x2x并且小于 I. 75x2x。响应于第一选择信号SSl激活第一子存储单元SSUl。基于关于第一子存储单元SSUl的地址Addrl来访问激活的第一子存储单元SSU1。在这种情况下，关于第一子存储单元SSUl的地址Addrl的位的数目被设置为对应于第三标准存储容量(2X)。数据DTAl和控制信号XCONl可以被发送到被访问的第一子存储单元SSUl，或者可以从被访问的第一子存储单元SSUl输出数据DTAl。在这种情况下，向第一子存储单元SSUl发送或从第一子存储单元SSUl输出关于第一子存储单元SSUl的数据DTAldii Addrl或控制信号XCONl的操作是指这样的操作图I中所示的控制单元COU向访问的存储区域(存储元件)施加与关于第一子存储单元SSUl的数据DTAUii Addrl或控制信号XCONl相对应的电压。例如，如果地址Addrl指示第一子存储单元SSUl的第一存储元件(未示出)，控制信号XCONl是写命令，并且数据DTAl指示值1，则图I中所示的控制单元COU向连接到第一存储元件的行和列施加与值I的写操作相对应的电压。在下文中，如以上描述的操作那样执行向子存储单元发送或从子存储单元接收地址、控制信号或数据的操作。第一选择信号SSl可以如图7中所示的直接施加到第一子存储单元SSU1，以便激活向第一子存储单元SSUl的电カ供应。但是，本公开不限于此。第一选择信号SSl还可以通过激活并向第一子存储单元SSUl发送地址Addrl、控制信号XCONl或数据DTAl来激活第一子存储单兀SSU1。相同的原理应用于以下描述。再次參照图7，响应于第二选择信号SS2激活第二子存储单元SSU2。基于关于第ニ子存储单元SSU2的地址Addr2访问第二子存储单元SSU2。在这种情况下，关于第二子存储单元SSU2的地址Addr2的位的数目被设置为对应于第四标准存储容量(20。数据DTA2和控制信号XC0N2可以被发送到被访问的第二子存储单元SSU2，或者数据DTA2可以从被访问的第二子存储单元SSU2输出。接ロ単元I⑶可以基于第一选择信号SSl和第二选择信号SS2当中激活的信号来发送或接收关于第一子存储单元SSUl的数据DTAldii Addrl、或控制信号XC0N1，或者可以发送或接收关于第二子存储单元SSU2的数据DTA2、地址Addr2、或控制信号XC0N2。如上所述，根据本发明构思的实施例的存储器芯片可以包括具有任意存储容量的存储单元，并且存储单元可以划分成具有不同的标准容量的子存储单元以个别地激活和访问子存储单元。在这种情况下，基于具有与它的标准存储容量对应的位的数目的地址来访问每个子存储单元。因此，虽然标准存储容量被实现为任意存储容量，但是因为仅添加简单地选择将要访问的子存储单元的操作，所以根据本发明构思的实施例的存储器芯片可以容易地被访问控制(access-controlled)。
再次參照图7，可以从控制器Ctrl接收第一选择信号SSl和第二选择信号SS2，如图9中所示。当地址Addr被输入时，控制器Ctrl可以基于地址Addr的位的状态向存储器芯片MCIP发送第一选择信号SSl和第二选择信号SS2中的ー个。图9中所示的接ロ単元ICU可以包括用于接收第一选择信号SSl的第一选择信号输入单兀SSI1,和用于接收第二选择信号SS2的第二选择信号输入端単元SSI2，如图10中所示。可以独立地包括第一选择信号输入单兀SSIl和第二选择信号输入单兀SSI2。第一选择信号SSl和第二选择信号SS2可以从控制器Ctrl发送，如图10中所示，或者可以在存储器芯片MCIP中生成，如图11中所示。图11中所示的接ロ单元I⑶基于接收到的地址Addr激活第一选择信号SSl和第二选择信号SS2中的ー个。在一个实施例中，接ロ单元ICU包括地址输入单元Al和选择单元SEL。地址输入单元Al从控制器Ctrl接收地址Addr。选择单元SEL输出关于通过地址Addr指示的子存储单元的选择信号。例如，控制器Ctrl可以通过包括表示将要访问的子存储单元是第一子存储单元SSUl还是第二子存储单元SSU2的标识符来生成地址Addr。在这种情况下，选择単元SEL可以基于包括在地址Addr中的标识符来激活第一选择信号SSl和第二选择信号SS2中的ー个。可替换地，如图12中所示，接ロ単元I⑶的地址输入単元Al接收关于第一子存储単元SSUl的地址Addrl或关于第二子存储单元SSU2的地址Addr2。选择单元SEL基于从地址输入単元Al发送的地址的位的数目激活第一选择信号SSl和第二选择信号SS2中的ー个。例如，如果接收到X位地址则选择单元SEL可以激活第一选择信号SS1，并且如果接收到y位地址则可以激活第二选择信号SS2。基于第一选择信号SSl和第二选择信号SS2当中选择的信号，激活第一子存储单兀SSUl和第二子存储单兀SSU2中的ー个。S卩，基于第一选择信号SSl和第二选择信号SS2当中选择的信号，关于第一子存储单元SSUl和第二子存储单元SSU2中的ー个的数据、地址或控制信号被发送到对应的子存储单元，或者从子存储单元输出关于第一子存储单元SSUl和第二子存储单元SSU2中的ー个的数据。在图9到图12中，在控制器Ctrl和存储器芯片MCIP之间发送或接收的信号(选择信号、地址、数据和控制信号)当中，为了方便起见仅示出说明所需的信号。虽然可以通过使用各种方法生成第一选择信号SSl和第二选择信号SS2，但是在下文中，为了说明的方便起见，假定从外部设备(例如，控制器Ctrl)发送第一选择信号SSl和第二选择信号SS2。接ロ単元I⑶还发送或接收如上所述的数据、地址或控制信号。为此，如图13中所不，接ロ单兀ICU包括第一输入/输出单兀IOl和第二输入/输出单兀102。第一输入/输出単元IOl向外部设备(例如，控制器Ctrl)发送关于第一子存储单元SSUl的数据DTAldi址Addrl或控制信号XCONl，或从外部设备(例如，控制器Ctrl)接收第一子存储单元SSUl的数据DTAUii Addrl或控制信号XCONl。第一输入/输出单元IOl可以包括用于接收关于第一子存储单元SSUl的地址Addrl的第一地址输入単元AU、用于接收关于第一子存储单元SSUl的控制信号XCONl的第一控制信号输入单元Cl I、以及用于发送或接收关于第一子存储单元SSUl的数据DTAl的第一数据输入/输出单兀DI01。第一地址输入单兀All、第一控制信号输入单兀CIl和第一数据输入/输出单元DIOl可以实现为输入管脚和输入/输出管脚，或者输入焊盘和输入 /输出焊盘。第二输入/输出单兀102独立于第一输入/输出单兀IOl而形成。第二输入/输出単元102向外部设备(例如，控制器Ctrl)发送关于第二子存储单元SSU2的数据DTA2、地址Addr2或控制信号XC0N2，或从外部设备(例如，控制器Ctrl)接收关于第二子存储单元SSU2的数据DTA2、地址Addr2或控制信号XC0N2。第二输入/输出单元102可以包括用于接收关于第二子存储单元SSU2的地址Addr2的第二地址输入単元AI2、用于接收关于第ニ子存储单元SSU2的控制信号XC0N2的第二控制信号输入单元CI2，以及用于发送或接收关于第二子存储单元SSU2的第二数据输入/输出单元DI02。第二地址输入单元AI2、第二控制信号输入单元CI2和第二数据输入/输出单元DI02可以实现为输入管脚和输入/输出管脚，或者输入焊盘和输入/输出焊盘。接ロ単元I⑶还可以包括以上描述的第一选择信号输入单元SSIl和第二选择信号输入单兀SSI2。图13示出当经由不同的输入/输出单元，S卩，第一输入/输出单元IOl和第二输入/输出单元102接收关于第一子存储单元SSUl的数据DTAl JiiAddrl和控制信号XCONl，以及关于第二子存储单元SSU2的数据DTA2、地址Addr2、和控制信号XC0N2时的示例。可替换地，如图14中所示，第一子存储单元SSUl和第二子存储单元SSU2可以共享输入/输出单元。图14中所示的接ロ単元I⑶可以包括公共地址输入単元CAI、公共控制信号输入单元CCI、以及公共数据输入/输出单元⑶10。公共地址输入单元CAI从控制器Ctrl接收地址Addr,向第一子存储单元SSUl发送关于第一子存储单元SSUl的地址Addrl,并且向第ニ子存储单元SSU2发送关于第二子存储单元SSU2的地址Addr2。公共控制信号输入单元CCI从控制器Ctrl接收控制信号XC0N，向第一子存储单元SSUl发送关于第一子存储单元SSUl的控制信号XCONl，并且向第二子存储单元SSU2发送关于第二子存储单元SSU2的控制信号XC0N2。公共数据输入/输出单元⑶IO从控制器Ctrl接收数据DTA，向第一子存储単元SSUl发送关于第一子存储单元SSUl的数据DTAl，并且向第二子存储单元SSU2发送关于第ニ子存储单元SSU2的数据DTA2。此外，公共数据输入/输出单元⑶IO向控制器Ctrl发送分别从第一子存储单元SSUl和第二子存储单元SSU2发送的数据DTAl和数据DTA2。接ロ単元I⑶还可以包括以上描述的第一选择信号输入单元SSIl和第二选择信号输入单元SSI2。公共地址输入単元CAI、公共控制信号输入单元CCI和公共数据输入/输出单兀⑶IO可以响应于从第一选择信号输入单兀SSIl发送的第一选择信号SSl,分别选择和输出关于第一子存储单元SSUl的地址Addrl、控制信号XCONl和数据DTAl。同样，公共地址输入単元CAI，公共控制信号输入单元CCI和公共数据输入/输出单元⑶IO可以响应于从第二选择信号输入单兀SSI2发送的第二选择信号SS2,分别选择和输出关于第二子存储单元SSU2的数据DTA2、地址Addr2和控制信号XC0N2。图15A和图15B是示出图7中所示的第一子存储单元SSUl和第二子存储单元SSU2的示例实施例的图。參照图15A，第一子存储单元SSUl和第二子存储单元SSU2可以包括相同数目的存储体。图15A具体地示出当第一子存储单元SSUl和第二子存储单元SSU2的每ー个包括四个存储体A到D时的示例。在这种情况下，如果第一子存储单元SSUl的第三标准存储容量 (2X)大于第二子存储单元SSU2的第四标准存储容量(20，则第ニ子存储单元SSU2的存储体大小可以小于第一子存储单元SSUl的存储体大小。可替换地，如图15B中所示，第一子存储单元SSUl和第二子存储单元SSU2可以包括不同数目的存储体。图15B具体地示出当第一子存储单元SSUl包括八个存储体A到H、以及第ニ子存储单元SSU2包括四个存储体A到D时的示例。在这种情况下，如果第一子存储单元SSUl的第三标准存储容量(2X)大于第二子存储单元SSU2的第四标准存储容量(20，则第一子存储单元SSUl和第二子存储单元SSU2可以具有相同的存储体大小。上面仅描述了当第一子存储单元SSUl的存储容量大于第二子存储单元SSU2的存储容量的情況。但是，本公开不限于此。如图16A和图16B中所示，第一子存储单元SSUl的存储容量可以小于第二子存储单元SSU2的存储容量。如果如图16A中所示的第一子存储単元SSUl和第二子存储单元SSU2具有相同的数目的存储体，则第ニ子存储单元SSU2的存储体大小可以大于第一子存储单元SSUl的存储体大小。否则，如果如图16B中所示的第一子存储单元SSUl和第二子存储单元SSU2具有不同数目的存储体，则第ニ子存储单元SSU2的存储体的数目可以大于第一子存储单元SSUl的存储体的数目。可以使用相同类型的存储元件实现第一子存储单元SSUl和第二子存储单元SSU2，如图17A到图17C中所示。图17A示出当第一子存储单元SSUl和第二子存储单元SSU2两者都实现为DRAM时的示例。图17B示出当第一子存储单元SSUl和第二子存储单元SSU2两者都实现为PRAM时的示例。图17C示出当第一子存储单元SSUl和第二子存储単元SSU2两者都实现为闪存时的示例。如果第一子存储单元SSUl和第二子存储单元SSU2实现为闪存，如图17C中所示，则可以以页面或块为单位来访问第一子存储单元SSUl和第ニ子存储单元SSU2。可替换地，可以使用不同类型的存储元件实现第一子存储单元SSUl和第二子存储单元SSU2，如图17D到图17F中所示。图17D示出当第一子存储单元SSUl实现为DRAM、而第ニ子存储单元SSU2实现为PRAM时的示例。图17E示出当第一子存储单元SSUl实现为PRAM、而第ニ子存储单元SSU2实现为PRAM时的示例。图17F示出当第一子存储单元SSUl实现为闪存、而第二子存储单元SSU2实现为PRAM时的示例。
除了图17A到图17F中示出的示例之外，第一子存储单元SSUl和第二子存储单元SSU2还可以实现为各种示例的存储器。第一子存储单元SSUl和第二子存储单元SSU2可以存储相同类型的数据，如图18A和图18B中所示。图18A示出当第一子存储单元SSUl和第二子存储单元SSU2两者存储用户数据UDTA时的示例。图18B示出当第一子存储单元SSUl和第二子存储单元SSU2两者存储图像数据IDTA时的示例。可替换地，第一子存储单元SSUl和第二子存储单元SSU2可以存储不同类型的数据，如图18C和图18D所示。图18C示出了当第一子存储单元SSUl存储用户数据UDTA、而第二子存储单元SSU2存储元数据MDTA时的示例。图18D示出了当第一子存储单元SSUl存储图像数据IDTA、而第ニ子存储单元SSU2存储文本数据TDTA时的示例。除了图18A到图18D中示出的示例之外，第一子存储单元SSUl和第二子存储单元 SSU2还可以存储各种其它类型的数据。上面仅描述了包括两个子存储单元时的情況。但是，本发明构思不限于此。如图19A和图19B所示，存储单元STU可以包括三个或更多的子存储单元。在图19A中，存储单元STU包括具有标准容量的k个子存储单元(k是等于或大于3的整数)，S卩，第一子存储単元SSUl到第k子存储单元SSUk。在这种情况下，第一子存储单元SSUl到第k子存储单元SSUk的标准容量的总和等于任意存储容量。例如，如果存储単元STU包括三个子存储单元，并且任意存储容量是7Gb，则三个子存储单元可以具有4Gb、2Gb和IGb的标准容量。响应于在不同时间点施加到存储单元STU的对应的选择信号来激活第一子存储单元SSUl到第k子存储单元SSUk，如图19B中所示。例如，响应于第一选择信号SSl激活第一子存储单元SSU1，并且响应于第二选择信号SS2激活第二子存储单元SSU2。同样，响应于第k选择信号SSk激活第k子存储单元SSUk。接ロ単元I⑶可以包括用于发送或接收关于第一子存储单元SSUl到第k子存储単元SSUk的数据、地址和控制信号的输入/输出单元，如图20中所示。參照图20，接ロ单元I⑶可以包括用于发送或接收关于第一子存储单元SSUl的数据DTAl、地址Addrl或控制信号XCONl的第一输入/输出单元101，用于发送或接收关于第二子存储单元SSU2的数据DTA2、地址Addr2、或控制信号XC0N2的第二输入/输出单元102，直到用于发送或接收数据关于第k子存储单元SSUk的数据DTAkdii Addrk或控制信号XCONk的第k输入/输出单元 10k。可替换地，接ロ単元I⑶可以包括用于发送或接收关于第一子存储单元SSUl到第k子存储单元SSUk的数据、地址和控制信号的公共输入/输出单元，如图21中所示。參照图21，接ロ単元I⑶可以包括公共地址输入単元CAI，用于接收关于第一子存储单元SSUl的地址Addrl、关于第二子存储单元SSU2的地址Addr2、直到关于第k子存储单元SSUk的地址Addrk。此外，接ロ単元ICU可以包括公共控制信号输入单元CCI，用于接收关于第一子存储单元SSUl的控制信号XCONl、关于第二子存储单元SSU2的控制信号XC0N2、直到关于第k子存储单元SSUk的控制信号XCONk。此外，接ロ单元I⑶可以包括公共数据输入/输出单元CDI0，用于发送或接收关于第一子存储单元SSUl的数据DTA1、关于第二子存储单元SSU2的数据DTA2、直到关于第k子存储单元SSUk的数据DTAk。虽然在图21中接ロ単元I⑶包括全部公共地址输入単元CAI、公共控制信号输入単元CCI和公共数据输入/输出单元⑶10，但是接ロ単元I⑶可以仅包括公共地址输入单元CAI、公共控制信号输入单元CCI和公共数据输入/输出单元CDIO中的ー个或两个。例如，如果存储器芯片的输入/输出速度完全取决于数据的发送或接收，则接ロ単元可以包括用于发送或接收关于全部子存储单元的数据的公共数据输入/输出单元，以及用于发送关于子存储单元的控制信号或地址的独立的输入/输出单元。图22和图23是用于描述根据一个实施例的访问存储器芯片的方法的图。參照图22和图23，访问方法包括基于具有对于第二标准存储容量(2n+1)设置的位的数目(n+1)的存储器地址Addr来访问具有任意存储容量的存储单元STU (操作S2320)，即，接收读命令或写命令。例如，基于具有比对于第一标准存储容量(2n)设置的存储器地址Addr大I位的位的数目(n+1)的存储器地址Addr来访问具有任意存储容量的存储器芯片。如上关于图I描述的，任意存储容量(2n+m)大于第一标准存储容量(2n)、并且小于第ニ标准存储容量(2n+1)。从而，如果基于具有与对于第二标准存储容量设置的存储地址相同的位的数目的 存储地址来访问具有比第二标准存储容量小的任意存储容量的存储器芯片，如图24中所示，则虽然存在存储地址的值(Addr [DZ]))，也可能不存在与存储地址的值对应的存储器芯片的存储区域(图I中所示的存储单元STU，等)。此处，图24中所示的存在存储地址的值、但是不存在与该值对应的存储区域的阴影部分被称为死区。关于死区的存储地址被表示为Addr [DZ]。參照图I、图23和图25A，访问方法包括如果接收到死区访问请求Req_Acc (AddrQ)Z])，即，如果接收到关于死区的读命令或写命令，则将访问结果处理为失败。在这种情况下，存储器芯片MCIP可以向控制器Ctrl发送访问失败信号Resp_ACC(fail)。存储器芯片MCIP的控制单元COU可以处理死区访问请求Req_Acc(Addr[DZ])。为了处理死区访问请求Req_Acc (Addr [DZ])，如图26A中所示，控制单元COU可以以非激活(non-active)模式进行操作(NonAct)。可替换地，如果接收到死区访问请求Req_Acc (Addr [DZ])，如图26B中所示，则控制单元COU可以像没有接收到关于存储地址Addr[DZ]的命令(控制信号)那样进行操作(NoCom)。在这种情况下，存储器芯片MCIP可以如图26A中所示以非激活模式进行操作(NonAct),或者可以通过响应于死区访问请求Req_Acc (Addr [DZ])而不执行操作(例如,通过响应于读命令不输出数据)而像没有接收到命令(控制信号)那样进行操作(NoCom)jn图26B中所示。此处，如果对于关于死区的命令(控制信号)而没有从存储器芯片MCIP接收到响应，则控制器Ctrl可以将此当作失败。此外，存储器系统MSYS可以处理主机Host和控制器CtrI之间的死区，如图25B、以及图26C和图26D中所示。例如，如果从主机Host接收到死区访问请求Req_Acc (Addr [DZ]),则控制器Ctrl可以不向存储器芯片MCIP发送死区访问请求Req_Acc (Addr [DZ])，并且可以以非激活模式操作存储器系统MSYS (NonAct)，或者可以像没有接收到命令(控制信号)那样操作存储器系统MSYS (NoCom)。图27是示出包括在图I中所示的存储单元STU中的存储体的示范性配置的图。參照图I和图27，存储单元STU可以包括多个存储体(參见图15A和图15B，以及图16A和图16B)。每个存储体(例如，BAO)包括多个行RAO到行RAs以及多个列CAO到CAt。每个存储体BAO包括连接到行RAO到RAs以及列CAO到CAt的存储元件(未示出)。为了将数据存储在任意存储元件中或者从任意存储元件读取数据，控制単元COU向与存储器(或単)地址Addr相对应的行和列施加电压。因此,如图28中所示,存储地址Addr可以包括存储体地址BA、行地址RA和列地址CA。然而,在存储地址Addr中，行地址RA和列地址CA的位置可以与图28中所示的不同。Addr的存储地址位的数目可以取决于I/O结构的数目并且可以选择为存储器芯片设计的部分。在下文中，I/O结构的数目被称作xl。如图29中所示，具有第一标准存储容量2n的存储器芯片的n位地址可以由(a+1)位存储体地址BA、(b+1)位行地址RA、以及(c+1)位列地址CA形成。存储体地址BA、行地址RA和列地址CA的位的数目的总和，S卩，(a+1)+ (b+1)+ (c+1)等于存储器芯片的地址的位的数目，即，n。如上关于图I所述，具有任意存储容量ADEN的存储器芯片MCIP可以设置为具有比对于具有第一标准存储容量2n的存储器芯片而设置的n位存储地址Addr大I位的n+1位的存储地址Addr [n:0]。例如，如图30中所示，存储地址Addr的存储体地址BA具有比具有第一标准存储容量2n的存储器芯片的存储体地址BA的a+1位大I位的a+2位(n+1)。如果具有第一标准存储容量2n的每个存储体大小与具有任意存储容量的存储器芯片MCIP的存储体大小相同，并且任意存储容量是第一标准存储容量2n的I. 5倍，则具有第一标准存储容量2n的存储器芯片可以包括图31中所示的存储体A到存储体D，而具有任意存储容量的存储器芯片MCIP可以包括图31中所示的存储体A到存储体F。因为根据本发明构思的实施例的存储体地址BA被设置为比关于第一标准存储容量2n的存储体地址BA大I位，如图30中所示，所以与根据本发明构思的实施例的存储体地址BA的部分相对应的存储体可以不存在于存储器芯片MCIP上。例如，如果关于第一标准存储容量2n的存储体地址BA是2位，并且根据本发明构思的实施例的存储体地址BA是3位，则与图31中所示的存储体地址[110]和[111]相对应的存储体G和存储体H没有存在于存储器芯片上，从而可以处理为死区DZ。如果接收到关于死区DZ的存储体地址BA，如上关于图23、以及图25A和图25B所述，则控制単元COU可以将访问结果处理为失败。如上关于图5所述，控制単元COU可以定位在存储区域(存储体)外部，或者在存储体A、C和E以及存储体B，D和F之间。如果根据实施例的存储器芯片是闪存芯片，则存储体地址可以是块地址。如图32中所示，根据实施例的(n+1)位存储地址Addr的行地址RA可以比关于具有第一标准存储容量2n的存储器芯片的行地址RA大I位。如果具有第一标准存储容量2n的存储器芯片的每个存储体大小等于具有任意存储容量的存储器芯片MCIP的存储体大小，则具有第一标准存储容量2n的存储器芯片可以包括与图33中所示的行地址RAO到RA2b-l对应的行，同时具有任意存储容量的存储器芯片MCIP可以包括与图33中所示的行地址RAO到RAT对应的行。行地址RAT具有行地址RA2b和RA2b+1_l之间的值。因为根据本发明构思的实施例的行地址RA被设置为比关于第一标准存储容量2n的行地址RA大I位，如图32中所示，所以与根据本发明构思的实施例的行地址RA的部分相对应的行可能不存在。如果关于第一标准存储容量2n的行地址RA是(b+1)位，而根据本发明构思的实施例的行地址RA是(b+2)位，如图32中所示，则与图33中所示的行地址RAT+1到RA2b+1-l相对应的行不存在于存储器芯片MCIP上，从而可以处理为死区DZ。如果接收到关于死区DZ的行地址RA，如上关于图23、以及图25A和图25B所述，则控制単元COU可以将访问结果处理为失败。图33示出当用于形成死区DZ的行地址RAT+1到RA2b+1_l同等地包括在全部存储体A到D时的示例。但是，本发明构思不限于此。參照图34，存储器芯片MCIP的死区DZ可以仅在一些存储体的行中形成。在图34中，死区DZ可以不在存储体B和D中形成，而是仅与存储体A和存储体C的行地址RA2b到RA2b+1-l对应的行可以被处理为死区DZ。死区DZ不局限于此图34中所示的示例，并且可以以不同地形成在具有图32中所示的行地址RA的存储器芯片MCIP上。如图35中所示，根据本发明构思的实施例的(n+1)位存储地址Addr的列地址CA可以比关于具有第一标准存储容量2n的存储器芯片的列地址CA大I位。如果具有第一标准存储容量2n的存储器芯片的存储体大小与具有任意存储容量的存储器芯片MCIP的存储 体大小相等，则具有第一标准存储容量2n的存储器芯片可以包括与图36中所示的列地址CAO到CA2e-l对应的列，同时具有任意存储容量的存储器芯片MCIP可以包括与图36中所示的列地址CAO到CAT对应的列。列地址CAT具有列地址CA2c和RAZrt-I之间的值。因为根据本发明构思的实施例的列地址CA被设置为比关于第一标准存储容量2n的列地址CA大I位，如图35中所示，所以与根据本发明构思的实施例的列地址CA的部分对应的列可能不存在。如果关于第一标准存储容量2n的列地址CA是(c+1)位而根据本发明构思的实施例的列地址CA是(c+2)位，如图36中所示，则与图36中所示的列地址CAT+1到CA2e+1-l对应的列不存在于存储器芯片MCIP上从而可以处理为死区DZ。如果接收到关于死区DZ的列地址CA，如上关于图23和图25A以及图25B所述，则控制单元COU可以将访问结果处理为失败。图36示出当用于形成死区DZ的列地址CAT+1到CA2e+1_l同等地包括在全部存储体A到D时的示例。但是，本发明构思不限于此。參照图37，存储器芯片MCIP的死区DZ可以仅在一些存储体的列中形成。在图37中，死区DZ可以不在存储体C和D中形成，而是仅与存储体A和存储体B的列地址CA2c到CA2e+1-l对应的列可以被处理为死区DZ。死区DZ不局限于此图37中所示的示例，并且可以不同地形成在具有图35中所示的列地址CA的存储器芯片MCIP上。图38是根据本发明构思的实施例的计算机系统CSYS的框图。參照图38，计算机系统CSYS包括电连接到总线BUS的处理器CPU、用户界面UI和存储器系统MSYS。存储器系统MSYS包括控制器Ctrl和存储器芯片MCIP。存储器芯片MCIP可以存储通过控制器Ctrl的控制由处理器CPU处理或将要处理的N位数据(N是等于或大于I的整数)。包括在图38中所示的存储器系统MSYS中的存储器芯片MCIP可以是图I中所示的存储器系统MSYS，等等，并且可以通过使用图2或图23中所示的访问方法来访问。因此，因为存储器芯片MCIP具有各种存储容量，所以计算机系统CSYS可以与当存储器芯片具有相同存储容量时的情况相比快速地满足对较高的存储容量的需要并且可以减小封装厚度和功耗。计算机系统CSYS还可以包括电源PS。如果计算机系统CSYS是移动设备，则可以附加地提供用于提供计算机系统CSYS和诸如芯片组的调制解调器的操作电压的电池。此夕卜，计算机系统CSYS还可以包括诸如应用芯片组、照相机图像处理器(CIS)、移动DRAM等等的公知的元件，此处没有提供对其的详细描述。图39是根据本发明构思的实施例的存储卡MCRD的示意图。參照图39，存储卡MCRD包括控制器Ctrl和存储器芯片MCIP。控制器Ctrl响应于经由输入/输出装置I/O接收的外部主机(未示出)的请求来控制将数据写入存储器芯片MCIP中或从存储器芯片MCIP读取数据的操作。为了控制该操作，存储卡MCRD的控制器Ctrl可以包括用于联接(interfacing)主机和存储器芯片MCIP的接ロ(未示出)，以及随机存取存储器(RAM)(未示出)。存储卡MCRD可以实现为图6中所示的存储器系统MSYS，
坐寸o 存储卡MCRD可以是紧密快闪卡(CFC)、微硬盘、智能卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒、通用串行总线(USB)闪存盘等。因此，因为存储器芯片MCIP具有各种存储容量，所以存储卡MCRD可以与当存储器芯片具有相同存储容量时的情况相比快速地满足对较高的存储容量的需要并且可以减小封装厚度和功耗。图40是根据本发明构思的实施例的固态驱动(SSD )的框图。參照图40，SSD包括SSD控制器SCTL和存储器芯片MCIP。SSD控制器SCTL包括经由总线BUS连接的处理器PROS、RAM、高速缓存缓冲器CBUF和控制器Ctrl。处理器PROS响应于主机(未示出)的请求(命令、地址或数据)控制控制器Ctrl向存储器芯片MCIP发送数据和从存储器芯片MCIP接收数据。SSD的处理器PROS和控制器Ctrl可以实现为ー个RAM处理器。操作处理器PROS所需数据可以被加载到RAM。主机接ロ HOST I/F向处理器PROS发送从主机接收到的请求，或向主机发送从存储器芯片MCIP接收到的数据。主机接ロ HOST I/F可以通过使用诸如USB、人机通信(MMC)、外围设备组件互连高速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接ロ(SCSI)、增强型小设备接ロ(ESDI)和智能驱动电路(IDE)之类的多个接ロ协议中的ー个与主机联接。从存储器芯片MCIP发送或将要被发送到存储器芯片MCIP的数据可以临时存储在高速缓存CBUF中。例如，高速缓存CBUF可以是静态RAM(SRAM)。SSD可以实现为图6中所示的包括存储器芯片MCIP的存储器系统MSYS等。因此，因为存储器芯片MCIP具有各种存储容量，所以SSD可以与当存储器芯片具有相同存储容量时的情况相比快速地满足对较高的存储容量的需要并且可以减小封装厚度和功耗。图41是根据本发明构思的实施例的包括SSD的服务器系统SSYS以及包括服务器系统SSYS的网络系统NSYS的示意图。參照图41，网络系统NSYS可以包括服务器系统SSYS和经由网络连接的第一 TEMl到第n终端TEMn。服务器系统SSYS可以包括用于处理从第一终端TEMl到第n终端TEMn接收到的请求的服务器SERVER，以及用于存储与从第一终端TEMl到第n终端TEMn接收到的请求对应的数据的SSD。在这种情况下，图41中所示的SSD可以是图40中所示的SSD。即，图41中所示的SSD可以包括SSD控制器SCTL和存储器芯片MCIP，并且存储器芯片MCIP可以是图6中所示的存储器芯片MCIP等。已经參照其示范性实施例具体地示出和描述了本公开。此处为了描述公开而使用的术语仅用于描述目的，并不g在限制本公开的范围。例如，虽然图6等中所示的存储器系统MSYS被描述为ニ维系统，但是本公开不限于此。如图42A和图42B中所示，存储器系统MSYS可以是用于通过使用层之间(例如，如在图42B中所示，在接ロ芯片I⑶和存储器芯片MCIP之间，或在存储器芯片MICP之间)的硅通孔(TSV)来发送或接收信号的三维系统。 因此，本领域技术人员应当理解本领域普通技术人员，在不脱离以下权利要求书 的精神和范围的情况下，可以对本发明构思做出形式和细节上的各种变化。
权利要求
1.一种存储器芯片，包括 衬底； 第一存储单元，包括具有第一存储容量2n的多个第一存储元件，其中，所述多个第一存储元件被配置为基于第一选择信号而激活；以及 第二存储单元，包括具有第二存储容量2n-l的多个第二存储元件，其中，所述多个第二存储元件被配置为基于第二选择信号而激活， 其中，所述第一存储单元和第二存储单元被布置在衬底上和/或衬底中，并且 其中，n是正整数。
2.如权利要求I所述的存储器芯片，还包括接ロ単元，被配置为响应于第一选择信号向外部设备发送或从外部设备接收关于第一存储单元的第一数据、第一地址和第一控制信号，或者响应于第二选择信号向外部设备发送或从外部设备接收关于第二存储单元的第二数据、第二地址和第二控制信号。
3.如权利要求2所述的存储器芯片，其中，所述接ロ単元包括 第一输入/输出单元，被配置为发送或接收关于第一存储单元的第一数据、第一地址和第一控制信号；以及 第二输入/输出单元，被配置为发送或接收关于第二存储单元的第二数据、第二地址和第二控制信号，并且独立于第一输入/输出单兀而形成。
4.如权利要求2所述的存储器芯片，其中，所述接ロ単元包括公共输入/输出单元，用于发送或接收由关于第一存储单元的第一数据、第一地址和第一控制信号构成的组中的至少ー个，并且发送或接收由关于第二存储单元的第二数据、第二地址和第二控制信号构成的组中的至少ー个。
5.如权利要求I所述的存储器芯片，其中，所述第一存储元件中的每ー个的类型与第ニ存储元件中的每ー个的类型相同。
6.如权利要求I所述的存储器芯片，其中，所述第一存储元件中的每ー个的类型与第ニ存储元件中的每ー个的类型不同。
7.如权利要求6所述的存储器芯片，其中，所述第一存储元件和第二存储元件中的每一个的类型分别是由动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪存、阻变随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)和相变随机存取存储器(PRAM)构成的组中的至少ー个。
8.如权利要求I所述的存储器芯片，其中，存储在第一存储单元中的数据的类型与存储在第二存储单元中的数据的类型相同。
9.如权利要求I所述的存储器芯片，其中，存储在第一存储单元中的数据的类型与存储在第二存储单元中的数据的类型不同。
10.一种存储器芯片，包括 衬底； 存储单元，包括具有存储容量的存储区域，其中，所述存储容量大于存储容量2n并小于存储容量2n+1，其中，n是正整数；以及 控制单元，被配置为控制将数据写入到存储单元中的写操作和从存储単元中读取数据的读操作，其中，所述存储单元和控制单元被布置在衬底上和/或衬底中，以及 其中，所述存储単元的数据能够响应于单地址进行访问，该单地址比相对于2n存储容量的单地址大I位。
11.如权利要求10所述的存储器芯片，其中，如果接收到没有映射到存储单元的单地址，则控制単元将关于该存储地址的访问结果处理为失败。
12.如权利要求10所述的存储器芯片，其中，所述控制単元像与存储地址对应的存储単元为非激活那样操作，或者像没有接收到关于存储地址的命令那样操作，以便将访问结果处理为失败。
13.如权利要求10所述的存储器芯片，其中，用于访问存储单元的单地址包括用于访问存储体中的ー个的存储体地址，以及 其中，所述关于存储单元的存储体地址比对于2n存储容量的存储体地址大I位。
14.如权利要求10所述的存储器芯片，其中，用于访问存储单元的单地址包括用于访问行中的一个的行地址，并且 其中，所述关于存储单元的行地址比对于2n存储容量的行地址大I位。
15.如权利要求10所述的存储器芯片，其中，用于访问存储单元的单地址包括用于访问列中的ー个的列地址，以及 其中，所述关于存储单元的列地址比对于2n存储容量的列地址大I位。
16.如权利要求10所述的存储器芯片，其中，所述存储単元包括由动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、闪存、阻变随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)和相变随机存取存储器(PRAM)构成的组中的至少ー个。
17.一种存储器件，包括 衬底； 解码器，被配置为接收地址，每个地址包括n+1位，n是正整数；以及 可寻址存储器，所述可寻址存储器包括m个存储元件単元，通过解码器使得响应于接收到的地址中对应的ー个、能访问所述m个存储元件单元中的姆ー个,姆个存储元件单元包括存储器件之内不能独立寻址的一个或多个存储元件，m是正整数， 其中，m大于2n并小于2n+1。
18.如权利要求17所述的存储器件，其中，m大于I.25x2n并小于I. 75x2n。
19.如权利要求17所述的存储器件，其中，所述可寻址存储器包括第一存储单元和第ニ存储单元，第一存储单元包括211-1个存储元件単元，而第二存储单元包括2n个存储元件单J Li o
20.如权利要求17所述的存储器件，其中，所述解码器和可寻址存储器布置在衬底上的相同垂直层。
全文摘要
本发明提供一种存储器芯片、存储器系统以及访问该存储器芯片的方法。该存储器芯片包括衬底、第一存储单元以及第二存储单元。第一存储单元包括多个第一存储元件并且可以具有2n的第一存储容量。所述多个第一存储元件可以被配置为响应于第一选择信号而激活。第二存储单元包括多个第二存储元件并且可以具有2n+1的第二存储容量。所述多个第二存储器元件可以被配置为响应于第二选择信号而激活。
文档编号G11C11/56GK102800354SQ20121016981
公开日2012年11月28日 申请日期2012年5月28日 优先权日2011年5月26日
发明者朴哲成, 崔周善 申请人:三星电子株式会社