专利名称：半导体器件及其操作方法
技术领域：
本发明的实施例总体而言涉及一种半导体器件及其操作方法，更具体而言，涉及一种用于在编程操作期间抑制位线的峰值电流增加的半导体器件。
背景技术：
图I是说明由于半导体器件的高集成度而增加位线负载的框图。参见图1，一种半导体器件包括用于储存数据的存储器单元阵列10。所述存储器单元阵列10包括第一至第k存储块MBl至MBk。第一至第k存储块MBl至MBk的每个包括每个都包括用于储存数据并与各个位线BL耦接的多个存储器单元的多个单元串(未示出)。半导体器件的高集成度导致在存储器芯片中存储块的数目和在每个存储块中单元串的数目的增加，且因而位线BL的负载会增加。更具体地，形成存储器芯片的存储块MBl至MBk的数目的增加引起每个位线BL的长度的增加。此外，随着单元串数目的增加,位线BL的数目增加，且因此负载NBL增加。如果位线BL的负载如上所述地增加，则在操作半导体器件时，例如，当对位线BL预充电时，位线BL的峰值电流会急剧上升。以下参照图2详细描述峰值电流的上升。图2是说明由于图I中的位线的负载的增加引起的峰值电流的曲线图。参见图2，位线BL的峰值电流与要预充电的位线BL的数目成反比。S卩，位线BL的峰值电流与编程数据的数目成反比。更具体地，当将具有不同电平的电压施加到位线BL时，在相邻的位线BL之间产生由于电容引起的电荷。例如，在编程操作的早期阶段，要预充电的位线BL的数目比要放电的位线BL的数目小。因此，当对小数目的位线BL充电时，由于电容引起的电荷的产生增加，因为由于相邻和放电的位线BL而产生电位差。因而，预充电的位线BL的峰值电流也上升。因此，当编程操作处于第一阶段时，位线的峰值电流具有最大值Cl。随着编程操作进入随后阶段，因为已经完成了编程的已编程存储器单元的数目增加，所以预充电的位线BL的数目增加。因此，随着已编程存储器单元的数目的增加，位线BL的峰值电流减小。如上所述，在初始地执行编程操作时，因为位线BL之间的电容引起的电流增加，所以峰值电流上升。峰值电流的增加可以导致称作浪涌电力下降的电力下降，且因而半导体器件可以被异常地操作。
发明内容
本发明的示例性实施例旨在对使用页缓冲器的位线预充电时，通过控制使传送预充电电压到位线的开关元件导通的导通电压电平，来抑制位线的峰值电流的上升以及导通开关元件所耗费的导通时间的增加。本发明的一个实施例提供了一种半导体器件，包括单元串，所述单元串包括多个存储器单元；页缓冲器，所述页缓冲器包括锁存器和开关元件，其中所述开关元件被耦接在所述锁存器与耦接到所述单元串的位线之间；页缓冲器控制器，所述页缓冲器控制器被配置成在编程操作的位线设定操作期间将逐步上升的导通电压施加到所述开关元件。本发明的一个实施例提供了一种操作半导体器件的方法，包括以下步骤施加编程允许电压或编程禁止电压到与位线耦接的页缓冲器的锁存器；将逐渐上升的导通电压施加到耦接在所述位线与所述锁存器之间的开关元件的栅极并设定所述位线；以及对与所述位线耦接单元串执行编程操作。本发明的一个实施例提供了一种操作半导体器件的方法，包括以下步骤通过施加逐渐上升的导通电压到开关元件来逐步增加所述开关元件的源极处的电位，所述开关元件被耦接在位线与经由所述位线耦接到单元串的页缓冲器中所包括的锁存器之间。
图I是说明由于半导体器件的集成度的增加引起的位线的负载的增加的框图。图2是说明由于图I中的位线的负载的增加引起的峰值电流的曲线图。图3是根据本发明的一个实施例的半导体器件的框图。图4是图3所示的页缓冲器控制器和页缓冲器的详细电路图。图5A和图5B是说明根据本发明的一些示例性实施例的编程操作的时序图。图6是根据本发明的一个实施例的效果的曲线图。
具体实施例方式下文中将参考附图详细描述本发明的一些示例性实施例。提供附图是为了使本领域技术人员理解本发明实施例的范围。图3是根据本发明的一个实施例的半导体器件的框图。参见图3，半导体存储器件包括存储器单元阵列110，被配置为对存储器单元阵列110所包括的存储器单元执行编程操作或读取操作的多个电路130、140、150、160、170、180和190，以及被配置为控制所述多个电路130、140、150、160、170、180和190以基于接收的数据来设置选中存储器单元的阈值电压的控制器120。在NAND快闪存储器件的情况下，电路包括电压发生器130、行译码器140、页缓冲器控制器150、页缓冲器组160、列选择器170、输入/输出(I/O)电路180和通过/故障(P/F)检查电路190。存储器单元阵列110可以包括多个存储块。图3仅示出了这些存储块中的一个。存储器中的每个包括多个单元串Ste和Sto。每个单元串具有源极选择晶体管SST、多个存储器单元H)至Fn和漏极选择晶体管DST。源极选择晶体管SST的栅极与源极选择线SSL耦接，存储器单元H)至Fn的栅极与相应的字线WLO至WLn耦接，漏极选择晶体管DST的栅极与漏极选择线DSL耦接。存储串Ste和Sto耦接在相应的位线Ble和Blo与公共源极线CSL之间。根据布置方式，位线Ble和Blo中的偶数位线被称作偶数位线Ble，位线Ble和Blo中的奇数位线被称作奇数位线Bio。此外，与偶数位线Ble耦接的单元串被称作偶数串Ste,与奇数位线Blo耦接的单元串被称作奇数串Sto。控制器120可以被配置为响应于命令信号CMD而产生编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，并且还根据操作类型产生用于控制页缓冲器控制器150的多个第一页缓冲器控制信号PB CNT0控制器120可以被配置为响应于地址信号ADD而产生行地址信号RADD和列地址信号CADD。此外，控制器120可以被配置为在编程或擦除验证操作中响应于从P/F检查电路190产生的计数信号CS来检查选中的存储器单元的阈值电压是否达到目标电平，并根据检查结果来判定是否再次执行编程或擦除操作，即判定是否已经完成编程或擦除操作。 电压发生器130可以被配置为响应于操作信号PGM、READ和ERASE——即控制器120的内部命令信号——而将用于编程、读取或擦除存储器单元的各种操作电压输出到全局线。例如，当执行编程操作时，电压发生器130响应于编程操作信号PGM而将用于编程操作的操作电压(例如Vpgm、Vpass和Vread)输出到全局线。行译码器140可以被配置为响应于控制器120的行地址信号RADD而将电压发生器130的操作电压传送给选中存储块的线WL[η:O]、DSL和SSL。页缓冲器控制器150可以被配置为响应于控制器120的第一页缓冲器控制信号PBCNT而产生用于控制页缓冲器组160的页缓冲器PB的多个第二页缓冲器控制信号PBSIG0第二页缓冲器控制信号PB SIG包括用于控制每个页缓冲器PB所包括的多个开关元件的信号。具体地，页缓冲器控制器150控制用于将位线BLe和Blo与页缓冲器PB耦接的开关元件的导通电压。更具体地，页缓冲控制器150产生多个第二页缓冲器控制信号PBSIG,使得在增加选自偶数位线Ble和奇数位线Blo中的位线的电势或对所述位线预充电时，低导通电压被施加给用于将位线Ble和Blo与页缓冲器PB耦接的开关元件的栅极，并且阶梯式上升到目标导通电压的导通电压随后被施加给开关元件。页缓冲器组160可以包括多个页缓冲器PB，每个页缓冲器PB与位线对Ble和Blo耦接，并响应于第二页缓冲控制信号PB SIG而将向存储器单元H)至Fn中储存数据所需的各个电压施加给位线Ble和Bio。更具体而言，在对存储器单元H)至Fn执行编程操作、擦除操作或读取操作时，页缓冲器组160将位线Ble和Blo预充电，并将基于位线Ble的Blo的电压变化所检测到的与存储器单元H)至Fn相对应的阈值电压数据锁存到其锁存器中。在编程操作中，例如，当执行编程操作时，缓冲器PB中的每个在储存于锁存器中的编程数据为“O”时将编程允许电压OV施加到位线Ble或Blo，而在储存于锁存器中的编程数据为“ I ”时将编程禁止电压Vcc施加到位线BLe或Blo。此外，当执行读取操作时，页缓冲器PB通过基于储存在存储器单元H)至Fn中的数据而控制位线Ble和Blo的电压来检测储存在存储器单元H)至Fn中的数据。列选择器170可以被配置为响应于控制器120的列地址信号CADD而从页缓冲器组160中选择页缓冲器PB。锁存在由列选择器170选中的页缓冲器PB中的数据被输出。此外，列选择器170经由列线CL接收从页缓冲器组160接收的数据，并将数据传送给P/F检查电路190。1/0电路180可以被配置为在编程操作中在控制器120的控制下将外部数据DATA传送给列选择器170，使得数据DATA输入给页缓冲器组160的页缓冲器PB。当列选择器170顺序地传送外部数据DATA给页缓冲器组160的页缓冲器PB时，页缓冲器PB将数据DATA储存在它们的锁存器中。另外，在读取操作中，I/O电路180经由列选择器170向外输出从页缓冲器组160的页缓冲区PB接收的数据DATA。P/F检查电路190可以被配置为检查在编程或擦除操作之后的验证操作中是否产生故障单元，并输出检查操作的结果作为检查信号PFC。此外，P/F检查电路190可以被配置为执行对故障单元的数目进行计数以及以计数信号CS的形式输出计数结果的的功能。图4是图3所述的页缓冲器控制器150以及页缓冲器PB中的一个的详细电路图。参见图4，页缓冲器控制器150可以包括多个电平移位器。电平移位器的数目可以等于在包括在页缓冲器PB的开关元件之中要控制的开关元件的数目。应当指出为了便于理解，在图4中仅示出页缓冲器PB的简单配置，但是页缓冲器PB的配置可以变化。以下参照图4详细描述页缓冲器PB。页缓冲器PB包括位线(BL)选择电路210、感测电路222、预充电电路221、第一锁存器225、第二锁存器226、第一传送电路223、第二传送电路224、第一设定/复位电路227、第二设定/复位电路228以及放电电路229。位线选择电路210可以被配置成选择位线BLe和BLo中的任何一个。感测电路222可以被配置成在读取操作执行时将选中的位线的电荷传送到感测节点S0。预充电电路221可以被配置成对感测节点SO预充电。第一锁存器225和第二锁存器226可以被配置成储存数据。第一传送电路223可以被配置成将储存在第一锁存器225中的数据传送到感测节点S0。第二传送电路224可以被配置成将储存在第二锁存器226中的数据传送到感测节点S0。第一设定/复位电路227和第二设定/复位电路228可以被配置成分别设定或复位第一锁存器225和第二锁存器226。放电电路229可以被配置成将公共节点CON放电。BL选择电路210可以包括用于在编程操作期间对偶数位线BLe或奇数位线BLo预充电的BL预充电电路211，和用于选择偶数位线BLe或奇数位线BLo的选择电路212。BL预充电电路211可以包括用于响应于偶数预充电信号DISE而对偶数位线BLe预充电的第一开关元件N01，和用于响应于奇数预充电信号DISO而对技术位线BLo预充·电的第二开关元件N02。第一开关元件NOl由耦接在偶数位线BLe与用于施加虚拟电压VIRPffR的端子之间的NMOS晶体管形成。第二开关元件N02由耦接在奇数位线BLe与用于施加虚拟电压VIRPWR的端子之间的NMOS晶体管形成。选择电路212包括用于响应于偶数选择信号BSLE而选择偶数位线BLe的第三开关元件N03，和用于响应于奇数选择信号BSLO而选择奇数位线BLo的第四开关元件N04。第三开关元件N03和第四开关元件N04可以由NMOS晶体管形成。感测电路222可以包括用于响应于感测信号PBSENSE而耦接选中的位线与感测节点SO的第五开关元件N05。第五开关元件N05可以由NMOS晶体管形成。预充电电路221可以包括用于响应于预充电信号PRECHb而耦接电源电压Vdd的端子与感测节点SO的第六开关元件N06，以对感测节点SO预充电。第六开关元件N06可以由PMOS晶体管形成。第一锁存器225可以包括第一反相器Il和第二反相器12。将第一反相器Il的输出端子与第二反相器12的输入端子耦接，并且第二反相器12的输出端子与第一反相器Il的输入端子耦接。
第二锁存器226可以包括第三反相器13和第四反相器14。第三反相器13的输出端子与第四反相器14的输入端子耦接，并且第四反相器14的输出端子与第三反相器13的输入端子耦接。尽管图5的页缓冲器PB仅说明了两个锁存器225和226，但是页缓冲器PB可以包括一个锁存器。此外，页缓冲器PB可以包括三个或更多个锁存器。第一传送电路223可以包括用于响应于第一传送信号TRANM而耦接第一反相器11与感测节点SO的第八开关元件N08。第八开关元件N08可以由NMOS晶体管形成。第二传送电路224可以包括用于响应于第二传送信号TRANC而耦接第三反相器13的输出端子与感测节点SO的第十开关元件N10。第十开关元件NlO可以由NMOS晶体管形成。第一设定/复位电路227可以包括第十一开关元件NI I和第十二开关元件N12，所述第i 开关兀件Nll响应于第一复位信号RESET_A而将第二反相器12的输出端子与公共节点CON耦接以使第一锁存器225复位，所述第十二开关元件N12响应于第一复位信号 SET_A而将第二反相器12的输入端子与公共节点CON耦接以使第一锁存器225复位。第十一开关元件Nll和第十二开关元件N12可以由NMOS晶体管形成。第二设定/复位电路228可以包括第十三开关元件N13和第十四开关元件N14，所述第十三开关元件N13响应于第二复位信号RESET_B而将第四反相器14的输出端子与公共节点CON耦接以使第二锁存器226复位，所述第十四开关元件N14响应于第二复位信号SET_B而将第四反相器14的输入端子与公共节点CON耦接以使第二锁存器226复位。第十三开关元件N13和第十四开关元件N14可以由NMOS晶体管形成。放电电路229可以包括第十五开关元件N15，所述第十五开关元件N15响应于感测节点SO的电压而将公共节点CON与接地端子Vss耦接以使公共节点CON放电。第十五开关元件N15可以由NMOS晶体管形成。结合图3和图4来描述页缓冲器控制器150。页缓冲器控制器150可以包括第一至第十电平移位器，所述第一至第十电平移位器响应于从控制器120产生的第一页缓冲器控制信号PB CNT而产生第一页缓冲器控制信号PB SIG0虽然图4说明了十个电平移位器，但还可以包括用于控制器页缓冲器PB中所包括的其他开关元件的更多的电平移位器。第一页缓冲器控制信号PB CNT形成分别施加至第一至第十电平移位器的一组信号CNTl至CNTlO。第二页缓冲器控制信号PBSIG形成从第一至第十电平移位器产生的一组信号 BSLE、BSLO、PBSENSE, PRECHb, TRANM、TRANC, RESET_A、RESET_B、SET_A和SET_B。电平移位器响应于各个信号CNTl至CNTlO来产生电压电平增加了的各个输出信号 BSLE、BSLO、PBSENSE, PRECHb, TRANM、TRANC, RESET_A、RESET_B、SET_A 和 SET_B。具体地，在本发明的一个实施例中，当增加位线Ble和Blo的电势或将位线Ble和Blo预充电时，第三电平移位器产生电平比目标电平低的感测信号PBSENSE，然后逐渐将感测信号PBSENSE的电平增加到目标电平。也就是，第三电平移位器响应于控制器120的第三信号CNT3来控制感测信号PBSENSE的电平和时间。例如，在高电平的数据“I”输出到第一锁存器225的第一节点QA并且第三开关元件N03和第八开关元件N08都导通的情况下，当感测信号PBSENSE的电平逐渐从低电平升高时，第五开关元件N05也逐渐导通。因此，选中的位线Ble的峰值电流中的急剧上升被抑制，这是因为抑制了选中位线的电势急剧上升。这可以由以下的式子来解释。[式I]i (BL) ^ C (BL) x (dV/dt)参见式1，i (BL)表示位线的电流，C(BL)表示位线之间的电容值，dV表示施加至位线的电压电平的变化，dt表示电压施加至位线时的时间的变化。如从式I中可以看出的，电流i (BL)是通过控制电压电平dV和时间dt来控制的，因为位线之间的电容值不能改变。也就是，为了降低施加至位线的电压电平，第五开关元件N05弱导通，因为电流i (BL)与电压电平dV的变化成正比，而与时间dt的变化成反比。为此，如上所示，施加至第五开关元件N05的栅极的感测信号PBSENSE的电平被控制。以下以半导体器件的编程操作为例进行描述。图5A和5B是说明根据本发明的一些示例性实施例的编程操作的时序图。下面参照图3、4和5A来描述根据本发明的一个示例性实施例的编程操作方法。位线设定部分(Ta-Tb)当开始编程操作时，将储存在第一锁存器225中的数据传送到位线，以便设定位线的电位。例如，将数据“I”或“O”储存在第一锁存器225中。如果将数据“I”储存在第一 锁存器225中，意味着已将编程禁止电压施加给了第一节点QA。如果将数据“O”储存在第一锁存器225中，意味着已将编程允许电压施加给了第一节点QA。本发明的一个实施例涉及施加编程禁止电压给位线时的峰值电流，因而描述已将数据“I”储存在第一锁存器225中的页缓冲器PB作为一个实例。为了将第一锁存器225的第一节点QA与选中的位线(例如，BLe)耦接，控制器将第一信号CNT1、第三信号CNT3和第五信号CNT5使能。页缓冲器控制器150的第一、第三和第五电平移位器分别响应于第一信号CNTl、第三信号CNT3和第五信号CNT5来分别产生偶数选择信号BSLE、感测信号PBSENSE和第一传送信号TRANM。具体地，第三电平移位器响应于第三信号CNT3产生具有低于目标导通电平VP的电平Vl的感测信号PBSENSE，并且在特定的时间Tal经过之后将感测信号PBSENSE的电平增加到目标导通电平VP。例如，感测信号PBSENSE可以包括阶梯波形的信号。这里，具有低于目标导通电平VP的电平Vl的感测信号PBSENSE被设定成等于或高于可以至少使第五开关元件N05导通的电平。第五开关元件N05响应于具有低于目标导通电平VP的电平Vl的感测信号PBSENSE而导通，但在接收具有目标导通电平VP的感测信号PBSENSE时是弱导通(weaklyturned on)的。换言之，如果施加给第五开关元件N05的栅极的感测信号PBSENSE的电平低，则第五开关元件N05的源极的电压的电平不会上升，而不管第五开关元件N05的漏极处的电压的电平如何高。因此，由于电平比施加给目标位线的电压501的电平低的电压501a被施加给选中的位线BLe，因此可以抑制位线BLe的峰值电流急剧上升的现象。这里，与页缓冲器PB耦接的位线的电位不会因为编程允许电压(502)而上升，所述页缓冲器PB已经将与编程允许电压相对应的数据“O”输入到第一锁存器225。刷新部分(Tb-Tc)在刷新部分，输入新的编程数据到第一锁存器225。因此，在刷新部分期间，偶数选择信号BSLE、第一传送信号TRANM和感测信号PBSENSE的电位应被降低到低电平，使得位线BLe的电位不改变。通过电压(passvoltage)施加部分(Tc-Td)
当通过电压施加部分开始时(Tc)，施加编程通过电压Vpass到选中的字线Sel.WL和其余的未选中的字线Unsel. WL。尽管图5A未示出，但是当通过电压施加部分开始时(Tc)，漏极选择晶体管DST导通，且源极选择晶体管SST关断，使得位线BLe和BLo的电位被传送到各个相关的单元串。编程电压施加部分(Td-Te)当编程电压施加部分开始时(Td)，连续施加编程电压Vpgm到选中的字线Sel. WL。SP，被施加编程通过电压Vpass的选中的字线Sel. WL的电位被提高到编程电压Vpgm的电平。尽管施加编程电压Vpgm到选中的字线Sel. WL，但是与已被施加了编程允许电压(502)的位线耦接的存储器单元的阈值电压上升，且与已被施加了编程禁止电压(501)的位线耦接的存储器单元的阈值电压不上升。可以采用这种方式来对选中的存储器单元编程。下面参照图5B描述根据本发明的一个示例性实施例的编程操作方法。 位线设定部分(Ta-Tb)当开始编程操作时，将储存在第一锁存器225中的数据传送到位线，以便设定位线的电位。例如，将数据“I”或“O”储存在第一锁存器225中。如果将数据“I”储存在第一锁存器225中，意味着已将编程禁止电压施加给了第一节点QA。如果将数据“O”储存在第一锁存器225中，意味着已将编程允许电压施加给了第一节点QA。本发明的一个实施例涉及施加编程禁止电压给位线时的峰值电流，因而描述已将数据“I”储存在第一锁存器225中的页缓冲器PB作为一个实例。为了将第一锁存器225的第一节点QA与选中的位线(例如，BLe)耦接，控制器120将第一信号CNT1、第三信号CNT3和第五信号CNT5使能。页缓冲器控制器150的第一、第三和第五电平移位器分别响应于第一信号CNTl、第三信号CNT3和第五信号CNT5来分别产生偶数选择信号BSLE、感测信号PBSENSE和第一传送信号TRANM。具体地，第三电平移位器响应于第三信号CNT3产生具有低于目标导通电平VP的电平Vl的感测信号PBSENSE，并且以特定的时间间隔Tal、Ta2、…、Tai将感测信号PBSENSE的电平逐渐增加到目标导通电平VP。例如，感测信号PBSENSE可以包括阶梯波形的信号。这里，最低电平Vl被设定成等于或高于可以至少使第五开关元件N05导通的电平。第五开关元件N05响应于具有低于目标导通电平VP的电平Vl的感测信号PBSENSE而导通，但在接收具有目标导通电平VP的感测信号PBSENSE时是弱导通(weakly turned on)的。换言之，如果施加给第五开关元件N05的栅极的感测信号PBSENSE的电平低，则第五开关元件N05的源极的电压的电平不会上升，而不管第五开关元件N05的漏极处的电压的电平如何高。因此，由于电平比施加给目标位线的电压501的电平低的电压逐渐上升并且被施加给选中的位线BLe，因此可以抑制位线BLe的峰值电流急剧上升的现象。这里，与页缓冲器PB耦接的位线的电位不会因为编程允许电压(502)而上升，所述页缓冲器PB已经将与编程允许电压相对应的数据“O”输入到第一锁存器225。刷新部分(Tb-Tc)在刷新部分，输入新的编程数据到第一锁存器225。因此，在刷新部分期间，偶数选择信号BSLE、第一传送信号TRANM和感测信号PBSENSE的电位应被降低到低电平，使得位线BLe的电位不改变。通过电压施加部分(Tc-Td)当通过电压施加部分开始时(Tc)，施加编程通过电压Vpass到选中的字线Sel.WL和其余的未选中的字线Unsel. WL。尽管图5A未示出，但是当通过电压施加部分开始时(Tc)，漏极选择晶体管DST导通，且源极选择晶体管SST关断，使得位线BLe和BLo的电位被传送到各个相关的单元串。编程电压施加部分(Td-Te)当编程电压施加部分开始时(Td)，连续施加编程电压Vpgm到选中的字线Sel. WL。SP，被施加编程通过电压Vpass的选中的字线Sel. WL的电位被提高到编程电压Vpgm的电平。尽管施加编程电压Vpgm到选中的字线Sel. WL，但是与已被施加了编程允许电压(502)的位线耦接的存储器单元的阈值电压上升，且与已被施加了编程禁止电压(501)的位线耦接的存储器单元的阈值电压不上升。可以采用这种方式来对选中的存储器单元编程。 在本发明的以上实施例中，通过逐步增加感测信号的电平来抑制位线的峰值电流的急剧上升。除了感测信号以外，可以通过逐步增加偶数选择信号BSLE或第一传送信号TRANM的电平来抑制位线的峰值电流的急剧上升。即，可以配置包括电平移位器的半导体器件，所述电平移位器用于逐步增加耦接在锁存器与位线之间的开关元件中的一个或两个或更多个的导通电压，使得导通电压达到目标导通电平。图6是说明根据本发明的一个实施例的效果的图。参见图6，当在编程操作期间储存在锁存器中的数据被传送到位线时，首先施加低导通电压到锁存器中所包括的开关元件的栅极。接着，通过逐渐增加低导通电压，低导通电压达到目标导通电压。在这种情况下，尽管位线的负载增加，但仍可以使突然的峰值电流的发生几率最小化。在早期阶段的编程操作(一次)中，因位线之间的电容而引起的电荷增力口，因为要储存在页缓冲器的锁存器中的数据“1”(对应于编程禁止电压)的数目比要储存的数据“O”(对应于编程允许电压)的数目大。为此，在现有技术中，当施加编程禁止电压到位线时，峰值电流因为由电容引起的增加的电荷而急剧上升(Cl)。然而，在本发明的一个实施例中，峰值电流具有低于水平Cl的水平C2，因为在逐渐增加感测信号的电平的同时施加编程禁止电压到位线。具体地，如果感测信号的电平被细分且逐渐提高，则峰值电流具有例如恒定的电平C2，而不管编程操作的次数如何。如果如上所述那样将峰值电流的急剧上升最小化，则可以抑制称为浪涌电力下降(surge power-down)的突然的电力下降。因此，可以将半导体器件的异常操作诸如电恶化(electrical deterioration)最小化。根据本发明的一个实施例，当执行对位线的预充电操作时，可以抑制峰值电流的上升。因此，可以将半导体器件的突然的电力下降最小化，并且可以抑制因电力下降而引起的半导体器件的异常操作。
权利要求
1.一种半导体器件，包括 单元串，所述单元串包括多个存储器单元； 页缓冲器，所述页缓冲器包括锁存器和开关元件，其中所述开关元件被耦接在所述锁存器与耦接到所述单元串的位线之间； 页缓冲器控制器，所述页缓冲器控制器被配置成在编程操作的位线设定操作期间将逐步上升的导通电压施加到所述开关元件。
2.如权利要求I所述的半导体器件，其中，所述导通电压包括阶梯波形的信号。
3.如权利要求1所述的半导体器件，其中，所述页缓冲器控制器包括用于将所述导通电压施加到所述开关元件的栅极的电平移位器。
4.如权利要求2所述的半导体器件，其中，所述电平移位器将所述导通电压施加到所述开关元件，其中所述导通电压在编程操作的所述位线设定操作开始时比目标导通电压低，然后逐渐增加到所述目标导通电压。
5.一种操作半导体器件的方法，包括以下步骤 施加编程允许电压或编程禁止电压到与位线耦接的页缓冲器的锁存器； 将逐渐上升的导通电压施加到耦接在所述位线与所述锁存器之间的开关元件的栅极并设定所述位线；以及 对与所述位线的耦接单元串执行编程操作。
6.如权利要求5所述的方法，其中，所述导通电压包括阶梯波形的信号。
7.如权利要求5所述的方法，其中，所述编程允许电压为0V，且所述编程禁止电压为电源电压。
8.如权利要求5所述的方法，其中，设定所述位线的步骤包括以下步骤将所述导通电压施加到所述开关元件的栅极，其中所述导通电压在编程操作的位线设定操作开始时比目标导通电压低，然后逐渐增加到所述目标导通电压。
9.如权利要求8所述的方法，其中，设定所述位线的步骤被执行特定的时间。
10.如权利要求9所述的方法，其中，所述导通电压在所述特定的时间内以恒定的时间间隔逐渐增加。
11.一种操作半导体器件的方法，包括以下步骤 通过施加逐渐上升的导通电压到开关元件来逐步增加所述开关元件的源极处的电位，所述开关元件被耦接在位线与经由所述位线耦接到单元串的页缓冲器中所包括的锁存器之间。
12.如权利要求11所述的方法，其中，所述导通电压包括阶梯波形的信号。
13.如权利要求12所述的方法，其中，所述导通电压在编程操作的位线设定操作开始时比目标导通电压低，然后逐渐增加到目标导通电压。
14.如权利要求11所述的方法，其中，施加电源电压到与所述开关元件的漏极耦接的锁存器以增加所述源极的电位。
全文摘要
本发明的实施例提供了一种半导体器件，包括包括多个存储器单元的单元串；包括锁存器和开关元件的页缓冲器，其中，开关元件耦接在锁存器与耦接到单元串的位线之间；以及页缓冲器控制器，所述页缓冲器控制器被配置成在编程操作的位线设定操作期间施加逐渐上升的导通电压到所述开关元件。
文档编号G11C16/34GK102890965SQ20121025240
公开日2013年1月23日 申请日期2012年7月20日 优先权日2011年7月20日
发明者刘炳晟 申请人:爱思开海力士有限公司