存储器控制设备、存储器控制方法及信息设备的制作方法

存储器控制设备、存储器控制方法及信息设备的制作方法
【专利摘要】本发明提供存储器控制设备、存储器控制方法及信息设备。该存储器控制设备能够使信息设备的非易失性存储器确实地展现其性能。检测单元检测可写入数据的半导体存储器是非易失性存储器还是易失性存储器。设定单元对易失性存储器进行设定，而对使用所述检测单元检测出的非易失性存储器进行不同的设定。
【专利说明】存储器控制设备、存储器控制方法及信息设备

【技术领域】
[0001]本发明涉及控制半导体存储器的存储器控制设备、存储器控制方法、配备有存储器控制设备的信息设备以及存储使计算机执行存储器控制方法的程序的存储介质。

【背景技术】
[0002]近年来，随着CPU以及用于外围电路的LSI的处理速度的提高，要求半导体存储器的数据传输速率的提高。各种半导体中的一种是作为同步半导体存储器的SDRAM。以与LSI的系统时钟同步地输入和输出数据的方式对SDRAM进行控制。与系统时钟CLK的上升沿同步地，将诸如RAS、CAS、WE的控制信号输入到SDRAM中。SDRAM接收通过这些输入信号的高电平与低电平的组合而确定的控制指令(命令)。此外，与CLK的上升沿同步地，将地址和数据也输入到SDRAM中。通过实现这种同步半导体存储器，针对存储器的数据输入和输出传输速率大幅度提高。
[0003]然而，随着半导体存储器的数据传送速率提高，针对与CLK的同步，发生各种输入信号的设定时间和保持时间变短的问题。为了实现同步半导体存储器中所需的设定时间和保持时间，用于输入地址和数据的初始电路有必要始终处于激活状态，而与控制指令无关。因此，存在关于为了实现高速数据传送而利用数据选通信号(DQS)的半导体存储器的已知技术。作为利用数据选通信号的半导体存储器，例如有DDR2 SDRAM, DDR3 SDRAM等。
[0004]顺便提及，包括多功能外围设备(MFP)的各种信息设备具有设备内部的LSI和半导体存储器的电力消耗增加的问题，并且需要减少电力消耗。存在通过将LSI等局部地转变到省电模式(睡眠模式)或者通过切断供给到LSI等的电源来降低电力消耗的方法。然而，由于易失性存储器中存储的数据会由于切断电源而消失，因此有必要在切断电源之前将易失性存储器中存储的数据保存在非易失性存储器中。此外，由于在下次通电定时需要返回保存的数据，因此发生启动时间由于数据返回耗时而变长的新问题。
[0005]提出了如下技术:采用诸如磁阻存储器(下文中称为“MRAM”)的非易失性存储器作为诸如DDR3 SDRAM的易失性存储器的替代(例如，日本特开第2013-4043号公报(JP2013-4043A))。由于即使当设备电源切断时MRAM也能够通过磁性保持数据，并且允许高速访问，因此没有必要在切断设备电源之前保存上述数据。此外，使用MRAM的信息设备在首次通电时将引导程序存储到MRAM中，当在切断电源之后再次接通电源时，执行从MRAM读取的引导程序。这使得能够高速启动。
[0006]顺便提及，MRAM与作为易失性存储器的DDR3 SDRAM兼容。因此，在配设有多个存储器槽以能够安装多个存储器设备的信息设备中，由于用户能够添加和更换存储器设备，因此在信息设备中可以使DDR3 SDRAM与MRAM混合。在这种情况下，由于可能将应当被存储在MRAM中的引导程序存储在DDR3 SDRAM中，因此无法有效地利用MRAM的性能。


【发明内容】

[0007]本发明提供一种能够使信息设备的非易失性存储器确实地展现其性能的存储器控制设备。
[0008]因此，本发明的第一方面提供一种存储器控制设备，所述存储器控制设备包括:检测单元，其被构造为检测数据可写入的半导体存储器是非易失性存储器还是易失性存储器；以及设定单元，其被构造为对易失性存储器进行设定，而对使用所述检测单元检测出的非易失性存储器进行不同的设定。
[0009]因此，本发明的第二方面提供一种由计算机执行的存储器控制方法，所述存储器控制方法包括:检测步骤，检测数据可写入的半导体存储器是非易失性存储器还是易失性存储器；以及设定步骤，对易失性存储器进行设定，而对在所述检测步骤中检测出的非易失性存储器进行不同的设定。
[0010]因此，本发明的第三方面提供一种信息设备，所述信息设备包括:半导体存储器；以及存储器控制设备，其被构造为对所述半导体存储器的操作进行控制，其中，所述存储器控制设备包括:检测单元，其被构造为检测所述半导体存储器中的各个是非易失性存储器还是易失性存储器；以及设定单元，其被构造为对易失性存储器进行设定，而对使用所述检测单元检测出的非易失性存储器进行不同的设定。
[0011]在本发明中，在信息设备启动时检测存储器信息，并且指定非易失性存储器。由于这使得能够根据检测结果设定和改变内存映射以及电源控制，因此确实地展现非易失性存储器的性能。
[0012]通过以下参照附图对示例性实施例的描述，本发明的其他特征将变得清楚。

【专利附图】

【附图说明】
[0013]图1是示意性地示出根据本发明的实施例的包括MFP的网络系统的配置以及MFP的硬件配置的框图。
[0014]图2是示意性地示出图1中的MFP的控制器单元中的CPU与存储器控制器之间的关系的框图。
[0015]图3A和图3B是示出在图1中的MFP中的写入均衡(leveling)期间在储器总线上的存储器控制器和第一 RAM的elk和dqs的信号的时序图。
[0016]图4是示出图1中的MFP中的存储器设备(第一 RAM和第二 RAM)的初始化序列的流程图。
[0017]图5A和图5B是示出从图1中的MFP配设的第一 RAM和第二 RAM(存储器模块)的sro读取的存储器信息的示例的图。
[0018]图6是示出图1中的MFP配设的第一 RAM和第二 RAM的初始化校准的结果的示例的图。
[0019]图7是示出图1中的MFP的工作存储器列表的示例的图。
[0020]图8是示出通过使用刷新命令间隔的改变来确定图1中的MFP配设的存储器设备(第一 RAM和第二 RAM)是易失性存储器还是非易失性存储器的方法的流程图。
[0021]图9是示出对图1中的MFP的控制器单元中的第一 RAM和第二 RAM的电源进行控制的结构的框图。
[0022]图10是示出在图9的结构中用于检测非易失性存储器以及控制电源的电源控制存储器列表的初始化序列的流程图。
[0023]图11是示出通过图10所示的流程图的处理生成的电源控制存储器列表的示例的图。
[0024]图12是示出在图9的结构中当MFP进入省电模式时执行的电源控制序列的流程图。
[0025]图13是示出通过使用电源的切断来确定图1的MFP配设的存储器设备(第一 RAM和第二 RAM)是易失性存储器还是非易失性存储器的方法的流程图。
[0026]图14是在配备有图1和图9所示的结构的MFP的操作期间执行的电源控制序列的流程图。

【具体实施方式】
[0027]下文中，将参照附图详细描述根据本发明的实施例。虽然在下面的描述中，MFP(多功能外围设备)被视为配备有存储器控制设备的信息设备，但是本发明不限于此。
[0028]图1是示意性地示出根据本发明的第一实施例的包括MFP的网络系统的配置以及MFP的硬件配置的框图。该网络系统由主机150与MFP 100经由外部网络190连接来构成。例如，主机150向MFP 100发送绘制命令(打印数据)，接收到绘制命令的MFP 100将该命令转换为能够输出(打印)的图像数据，并将其打印在纸张上。
[0029]主机150配备有应用151、打印机驱动器152以及网络I/F 153。应用151是在主机150上操作的软件。预定应用的执行使得能够生成页面布局文档、文字处理文档、图形文档等。通过应用151生成的数字文档数据被发送到根据数字文档数据生成绘制命令的打印机驱动器152。通过打印机驱动器152生成的绘制命令例如被以如同H)L(页面描述语言)的、用于生成页面图像数据的打印机描述语言来记载。在绘制命令中通常包括文字、图形、图像等的数据绘制指令。通过打印机驱动器152生成的绘制命令经由网络I/F 153和外部网络190被发送到MFP 100。
[0030]MFP 100配设有控制器单元101、打印机单元102、扫描器单元(未示出)以及调制解调器(未示出)。控制器单元101包括网络I/F 110、CPU 112、ROM 113、存储器控制器114、操作单元115、显示单元116、解释器117、绘制器118、图像处理单元119、第一 RAM 120以及第二 RAM 121。控制器单元101中包括的这些模块经由系统总线111连接。
[0031]网络I/F 110是用于将MFP 100与外部网络190连接的接口。网络I/F110基于诸如以太网(注册商标)的通信协议，经由外部网络190从与外部网络190连接的主机150或者外部设备(未示出)接收绘制命令。此外，MFP 100的设备信息(例如卡纸信息、纸大小信息等)以及图像数据经由网络I/F 110被发送到与外部网络190连接的主机150或者外部设备(未不出)。
[0032]在ROM 113中存储有用于控制MFP 100的操作的、包括如稍后描述的初始化序列、电源控制序列等的各种程序。CPU 112将ROM 113中存储的各种程序和数据展开到第一 RAM120或者第二 RAM 121的工作区域中，并执行程序以控制构成MFP 100的各种模块的操作。这样控制MFP 100的整体操作。
[0033]首先描述作为半导体存储器的第一 RAM 120和第二 RAM 121的一般使用方法，稍后描述在本实施例中的具体使用方法。如上所述，作为临时存储设备，第一 RAM 120和第二RAM 121用作CPU 112的工作区域，并且还临时存储当CPU 112执行各种程序时生成的各种数据。此外，第一 RAM 120和第二 RAM 121在使用打印机单元102的处理期间临时存储中间语言数据、光栅图像数据等(稍后描述)。应当注意，MFP 100可以配设有除第一 RAM120和第二 RAM 121以外的存储器设备(仅限RAM)。
[0034]存储器控制器114控制第一 RAM 120、第二 RAM 121以及控制器单元101中包括的其他模块之间的数据发送和接收。操作单元115是用于接收来自用户的输入的接口，并且由各种硬键以及触摸面板构成。作为液晶显示器等的显示单元116显示示出用户的指令以及MFP 100的状态的UI (用户界面)画面。液晶显示器可以是操作单元115的触摸面板。
[0035]解释器117对经由网络I/F 110接收到的绘制命令进行解释，并生成中间语言数据。绘制器118从由解释器117生成的中间语言数据生成光栅图像。图像处理单元119对绘制器118生成的光栅图像应用图像处理，例如颜色转换处理、使用查找表的伽马校正处理以及伪半色调处理，并生成提供给打印机单元102的图像数据。打印机单元102根据图像处理单元119生成的图像数据，使用调色剂等在纸张上形成图像。
[0036]在MFP 100中，在第一 RAM 120和第二 RAM 121中可以混合作为非易失性存储器的MRAM和作为易失性存储器的DRAM (或者SDRAM)。因此，CPU 112进行检测非易失性存储器并将固件(下文中称为“F/W”)存储在检测到的非易失性存储器中的内存映射。下文中，将描述其详情。
[0037]图2是示意性地示出MFP 100的控制器单元101中的CPU 112与存储器控制器114之间的关系的框图。CPU 112通过执行ROM 113中存储的引导程序，执行包括第一 RAM 120和第二 RAM 121的、与系统总线111连接的各模块的初始化序列。此外，CPU 112从ROM 113或者硬盘驱动器(HDD，未示出)读取F/W，并将其作为程序展开到第一 RAM 120和第二 RAM121上。CPU 112通过执行展开的程序，进行各种数值计算(信息处理)并控制MFP 100的操作。此外，CPU 112将关于构成控制器单元101的各种模块的信息存储在第一 RAM 120、第二 RAM 121或者HDD(未示出)中，并保持信息。
[0038]控制第一 RAM 120和第二 RAM 121的存储器控制器114通过存储器总线201向第一 RAM 120和第二 RAM 121发出命令，并进行存储器访问。此外，存储器控制器114执行调整与第一 RAM 120和第二 RAM 121的高速通信的写入访问和读取访问的定时的校准。能够将公知技术用于该校准，下文中将对其进行简要描述。
[0039]为了对RAM进行高速的数据读取和写入，通常应当适当地设计延迟调整。例如，有必要设计通过内部触发器(flip-flop)采集从RAM输出的读取数据的部分以及将来自触发器的数据与系统时钟同步的部分。
[0040]存在如下已知技术:为了确定同步数据的范围，计算直到从存储器控制器输出的时钟作为数据选通信号DQS经由RAM返回到存储器控制器为止的延迟量。延迟量被称为往返延迟。例如，在固态技术协会(JEDEC)的规范中，包含用于调整读取和写入的访问定时的读取均衡(read leveling)和写入均衡(write leveling)作为DDR3 SDRAM的功能。当将“I”设定给RAM的MRl寄存器的写入均衡启用时，写入均衡输出elk信号与dqs信号之间的歪斜(skew)信息。具体地，针对存储器控制器发出的dqs信号的上升沿，elk信号被采样，并且高电平被返回到dq信号。存储器控制器通过在elk信号与dqs信号之间轻微地移相，基于dq信号调整定时使得定时之间的间隔变得最长。
[0041]图3A和图3B是示出在写入均衡期间存储器总线201上的存储器控制器114与第一 RAM 120的elk和dqs信号的时序图。应当注意，在关于图3A和图3B的描述中，第一RAM 120 应是 DDR3 SDRAM。
[0042]即使从存储器控制器114同时输出elk信号与dqs信号,第一 RAM 120中的elk信号和dqs信号的上升定时也受配线长度、配线负荷等的影响而不同。在图3A中，由于elk信号和dqs信号在不同的定时到达，因此第一 RAM 120将“O”返回到dq信号。存储器控制器114对elk信号和dqs信号的输出定时进行偏移,并搜索dq信号的改变点。与此相反，在图3B中，由于dq信号为“1”，因此在dqs信号的上升沿，elk信号被采样。
[0043]另一方面，当MPR(多用途寄存器)在读取均衡中有效时，从第一 RAM 120输出预定数据模式。存储器控制器114能够知道接收到该数据模式的定时，并调整读取命令的发出定时与读取数据的接收定时之间的延迟。在读取访问时，第一 RAM 120输出dqs信号。
[0044]存储器控制器114首先检测在发出读取命令之后直到接收到数据为止的循环次数。存储器控制器114将考虑命令和数据传送延迟时间的循环次数逐个添加到发送读取命令之后的第一 RAM 120的读取延迟时间，并检测读取MPR的值的定时。当检测到循环次数时，为了调整elk信号与dqs信号之间的歪斜，存储器控制器114在对检测到内部dqs信号之后读取数据的读取定时进行逐渐偏移的同时，检测最佳改变点。
[0045]存储器控制器114能够根据预定协议对第一 RAM 120和第二 RAM 121进行数据的写入和读取。在本实施例中，第一 RAM 120和第二 RAM 121应为分别由多个存储器设备和SPD(串行存在检测)构成的存储器模块。此外，第一 RAM 120为易失性存储器，易失性存储器应为DDR3 SDRAM。易失性存储器不限于DDR3 SDRAM，但是可以为SDRAM、DDR SDRAM、DDR2 SDRAM, DDR4 SDRAM、SRAM等。此外，第二 RAM 121为非易失性存储器，非易失性存储器应为DDR3 MRAM。非易失性存储器不限于DDR3 MRAM，但是可以为其他非易失性存储器。
[0046]描述返回到图2。存储器总线201是用于连接存储器控制器114、第一 RAM 120以及第二 RAM 121的高速通信总线。当向MFP 100供电时，CPU 112经由系统总线111读取ROM 113中存储的引导程序，并执行用于初始化MFP 100的初始化序列。下文中，参照图4的流程图描述引导程序进行的第一 RAM 120和第二 RAM 121的初始化序列。
[0047]图4是示出在MFP 100中安装的第一 RAM 120和第二 RAM 121的初始化序列的流程图。当CPU 112读取ROM 113中存储的引导程序，将其展开到第一 RAM 120或者第二 RAM121，并执行展开的程序时，实现图4的流程图中的各处理。应当注意，省略关于除第一 RAM120和第二 RAM 121以外的模块的初始化序列的描述。此外，这里描述作为不限于第一 RAM120和第二 RAM 121的存储器设备(仅限RAM)的初始化序列。然后，将描述关于第一 RAM120和第二 RAM 121的处理结果。
[0048]首先，在步骤S401中，CPU 112经由串行总线通过控制信号“O”和“I”(参见图2)获得关于存储器设备的存储器信息。例如，从存储器模块中安装的sro获得规范信息。这使得能够进行各存储器设备的电源控制。应当注意，规范信息例如是关于易失性存储器或者非易失性存储器的信息、最大时钟频率、容量、信号定时等。
[0049]图5A和图5B是示出从存储器模块的STO读取的存储器信息的示例的图。应当注意，图5A和图5B所示的地址和值为示例，未对所有定时参数进行描述。例如，CPU 112将从SH)读取的存储器信息中的必要信息存储在HDD (未示出)中。
[0050]图5A示出了获得的关于第一 RAM 120的存储器信息，读取的地址和值示出了第一RAM 120为DDR3 SDRAM、1066MHz、lGbit、8存储体以及易失性的。图5B示出了获得的关于第二 RAM 121的存储器信息，该信息示出了第二 RAM 121为DDR3 MRAM、1066MHz、lGbit、8存储体以及非易失性的。
[0051]接下来，CPU 112向存储器控制器114发出存储器初始化的校准的执行命令。因此，在步骤S402中，存储器控制器114执行初始化存储器设备的校准。具体地，CPU 112基于步骤S401中获得的信息，通过存储器控制器114将地址逐个映射到在存储器初始化时安装的存储器设备。然后，CPU 112使用存储器控制器114针对各存储器设备调整写入均衡和读取均衡的定时。CPU 112存储各存储器设备的各存储体的写入访问定时和读取访问的定时elk信号与dqs信号之间的歪斜信息和读取延迟。
[0052]图6是示出第一 RAM 120和第二 RAM 121的初始化校准的结果的示例的图。当存储器控制器114进行的第一 RAM 120和第二 RAM 121的初始化校准完成时，CPU 112能够访问第一 RAM 120和第二 RAM 121。
[0053]在步骤S402结束之后，CPU 112开始对每个芯片选择(下文中称为“CS”)的存储器映射处理，并且在步骤S403中确定是否存在未应用存储器映射处理的剩余CS。当存在剩余CS时(步骤S403中“是”)，CPU 112使处理进入步骤S404。当不存在剩余CS时(步骤S403中“否”)，CPU 112使处理进入步骤S410。
[0054]在步骤S404中，CPU 112基于在步骤S401中获得的存储器信息确定在步骤S403中选择的CS的存储器设备是否为DDR3 MRAM(非易失性存储器)。当所述存储器设备为DDR3MRAM时(其为非易失性存储器(步骤S404中“是”))，CPU 112使处理进入步骤S405。当所述存储器设备不是DDR3 MRAM时(其为易失性存储器(步骤S404中“否”)，CPU 112使处理进入步骤S409。
[0055]在步骤S405中，CPU 112确定选择的CS是否具有F/W存储标记。例如，通过确定存储器设备的首地址0x0中是否存储有预定标记，进行该判断。当存在F/W存储标记时(步骤S405中“是”)，CPU 112使处理进入步骤S406。当不存在F/W存储标记时(步骤S405中“否”)，CPU 112使处理进入步骤S407。
[0056]在步骤S406中，CPU 112向F/W存储列表和F/W可存储列表添加和存储CS信息。然后，CPU 112将处理返回步骤S403。
[0057]在步骤S407中，CPU 112确定是否存在F/W存储容量。具体地，CPU 112将在步骤S401中获得的存储器容量信息与预先存储在ROM 113中的F/W容量信息进行比较。当存在F/W存储容量时(步骤S407中“是”)，CPU 112使处理进入步骤S408。当不存在F/W存储容量时(步骤S407中“是”)，CPU 112使处理进入步骤S409。
[0058]在步骤S408中，CPU 112向F/W可存储列表中添加和存储CS信息。在步骤S409中，CPU 112向工作存储器列表中添加和存储CS信息。在完成步骤S408或S409之后，处理返回步骤S403。
[0059]图7是示出MFP 100的工作存储器列表的示例的图。在针对所有CS完成步骤S403至S409中的处理之后，获得图7所示的工作存储器列表。在本实施例中，CSO (芯片选择O)和CSl (芯片选择I)应分别与第一 RAM 120和第二 RAM 121相对应，F/W存储标记应被写入第二 RAM 121中。由于第一 RAM 120为易失性存储器，因此在F/W存储列表和F/W可存储列表中的CSO中写入“否”，而在工作存储器列表中的CSO中写入“是”。另一方面，由于第二 RAM 121为非易失性存储器并且具有F/W存储标记，因此在F/W存储列表和F/W可存储列表中的CSl中写入“是”，而在工作存储器列表中的CSl中写入“否”。
[0060]在步骤S403中的确定为“否”之后的在步骤S410中，CPU 112根据图7中的工作存储器列表确定是否存在添加到F/W存储列表的存储器。当存在添加的存储器时(步骤S410中“是”)，CPU 112使处理进入步骤S411。当不存在添加的存储器时(步骤S410中“否”)，CPU 112使处理进入步骤S415。
[0061]在步骤S411中，CPU 112根据图7中的工作存储器列表确定是否存在添加到F/W可存储列表的存储器。当存在添加的存储器时(步骤S411中“是”)，CPU 112使处理进入步骤S412。当不存在添加的存储器时(步骤S411中“否”)，CPU 112使处理进入步骤S414。
[0062]在步骤S412中，CPU 112选择在F/W可存储列表中为“是”的一个CS，并将该CS的存储器设备添加到F/W存储列表。在后续步骤S413中，CPU 112将预定标记值存储在步骤S412中选择的CS的存储器设备的首地址0x0中。因此，在MFP 100的下次启动时，在步骤S405中确定在步骤S412中添加到F/W存储列表的存储器设备具有F/W存储标记。
[0063]在步骤S414中，CPU 112将F/W存储在具有F/W存储标记的存储器设备中。应当注意，F/W可以被存储在ROM 113、如同HDD(未示出)的存储介质或者外部网络190的存储设备中。在步骤S414之后，处理进入步骤S415。
[0064]在步骤S415中，CPU 112进行如图7中的工作存储器列表所示的地址映射。具体地，在步骤S415中，当引导程序执行F/W时指定的地址区域被分配给存储F/W的存储器设备(CS)。在本实施例中，F/W执行地址应为0x0000_0000，并且0x0000_0000被分配给如图7所示的CSl的DDR3 MRAM(第二 RAM 121)。此外，用作工作存储器的地址区域被分配给除分配了 F/W执行地址的存储器设备以外的存储器设备。因此，如图7所示，0χ8000_0000被分配给 CSO 的 DDR3 SDRAM (第一 RAM 120)。
[0065]在后续步骤S416中，CPU 112从在步骤S415中指定的地址开始执行F/W，之后结束该处理。
[0066]在本实施例中，进行存储器映射，使得F/W被存储在非易失性存储器(DDR3MRAM(第二 RAM 121))中。除此之外，也可以使用相同的方法将必须保持在MFP 100中的传真图像数据、页面计数数据、剩余调色剂量等存储在非易失性存储器中。此外，可以将临时使用的中间图像数据(例如，通过MFP 100配设的扫描器单元(未示出)读取的扫描数据)存储在易失性存储器(DDR3 SDRAM(第一 RAM 120))中。
[0067]顺便提及，假定如下情况:作为非易失性存储器的第二 RAM 121的容量不足以存储F/W。在这种情况下，当存在其他非易失性存储器(例如，闪存)或者HDD时，将F/W以及必须保持的其他程序和数据映射到其他非易失性存储器或者HDD。此外，还假定第一 RAM120和第二 RAM 121两者都为易失性存储器(S卩，不存在非易失性存储器)。在这种情况下，采用与针对上述非易失性存储器的容量不足的情况相同的方法。
[0068]如上所述，根据第一实施例，即使在MFP 100中混合安装非易失性存储器和易失性存储器，也能够知道哪个存储器设备是非易失性存储器。由于F/W被映射到非易失性存储器，因此例如MFP 100的向省电模式(睡眠模式)转变以及从省电模式返回所需的时间段被缩短。
[0069]接下来，将描述本发明的第二实施例。在第一实施例中，CPU 112在初始化序列的步骤S401中从在存储器模块中安装的sro获得关于存储器设备的存储器信息，并确定存储器设备是非易失性存储器还是易失性存储器。另一方面，在第二实施例中，当不存在来自SPD的存储器信息时，通过改变刷新命令间隔来确定存储器设备是非易失性存储器还是易失性存储器。更具体地，CPU 112通过在预定时间段以上禁止发出刷新命令，确定存储器设备是非易失性存储器还是易失性存储器。
[0070]图8是示出使用刷新命令间隔的改变的非易失性/易失性存储器检测序列的流程图。这里也描述作为不限于第一 RAM 120和第二 RAM 121的存储器设备(仅限RAM)的初始化序列。然后，将描述关于第一 RAM 120和第二 RAM 121的处理结果。
[0071]虽然在步骤S801之前执行图4的步骤S402中的处理，但是省略关于步骤S402的处理内容的描述。在步骤S402之后的步骤S801中，CPU 112确定是否存在未确定存储器类型(步骤S806)的剩余CS。当存在剩余CS时(步骤S8101中“是”)，CPU 112使处理进入步骤S802。当不存在剩余CS时(步骤S801中“否”)，CPU 112结束该处理。
[0072]在步骤S802中，CPU 112将测试数据写入到在步骤S801中选择的剩余CS的存储器设备中。例如，在多个地址中写入特定模式。在后续步骤S803中，CPU 112执行用于改变对存储器控制器114的刷新命令的发出间隔的处理。例如，作为易失性存储器的DDR3SDRAM需要定期地对放电中丢失的电荷进行再次充电。因此，JEDEC的平均周期刷新间隔tREFI(0 < Tcase < 85(摄氏度))限定必须在平均7.8 μ s内发出刷新命令。由于在该规定以外不保证保持数据，因此存储器控制器114平均7.8 μ s发出一次刷新命令。然而，在不发出刷新命令的情况下，非易失性存储器保持数据。因此，CPU 112停止刷新命令的发出，或者将发出间隔设定为如1ms的足够大的值。
[0073]接下来，在步骤S804中，CPU 112确定是否经过比在步骤S803中设定的发出间隔长的固定时间段。CPU 112在未经过固定时间段的同时等待(步骤S804中“否”)，而当经过固定时间段时(步骤S804中“是”)使处理进入步骤S805。在步骤S805中，CPU 112从选择的CS的存储器设备中读取在步骤S802中写入的地址的值，并与写入数据进行比较。
[0074]接下来，在步骤S806中，CPU 112确定选择的CS的存储器类型，即确定存储器设备是否为非易失性存储器。作为步骤S805中的比较的结果，当写入数据与读取数据完全一致时，CPU 112确定选择的CS的存储器设备是非易失性存储器。当写入数据与读取数据不一致时，CPU 112确定选择的CS的存储器设备是易失性存储器。然后，CPU 112将处理返回步骤S801。
[0075]根据该处理，作为DDR3 SDRAM的第一 RAM 120被确定为易失性存储器，作为DDR3MRAM的第二 RAM 121被确定为非易失性存储器。
[0076]根据利用上述的刷新命令间隔的改变的非易失性/易失性存储器检测序列，能够确定存储器设备是否为非易失性的。因此，即使在MFP 100中安装的存储器设备中混合安装非易失性存储器和易失性存储器，也确实地将F/W映射到非易失性存储器。因此，获得与第一实施例相同的效果。
[0077]接下来，将描述本发明的第三实施例。在第三实施例中，对当在CPU 112检测到在MFP 100中安装的存储器设备(第一 RAM 120和第二 RAM 121)之后转变到省电模式(睡眠模式)时，CPU 112针对各存储器设备执行的电源控制处理进行描述。
[0078]图9是示出对MFP 100的控制器单元101中第一 RAM 120和第二 RAM 121的电源进行控制的结构的框图。通过向图2所示的结构添加第一电源开关901和第二电源开关902构成图9所示的结构。因此，省略与图2相同的部分的描述。
[0079]第一电源开关901和第二电源开关902根据设定分别改变第一 RAM 120和第二RAM 121的电源的打开(ON)/关闭(OFF)。除了第一实施例的处理以外，CPU 112通过使用控制信号2和控制信号3设定第一电源开关901和第二电源开关902来控制第一 RAM 120和第二 RAM 121的电源。
[0080]将参照图10和图11对在图9所示的结构中CPU 112检测非易失性存储器并控制电源的方法进行描述。图10是示出电源控制存储器列表的初始化序列的流程图。此外，图11是示出通过图10所示的流程图的处理生成的电源控制存储器列表的示例的图。当CPU112读取ROM 113中存储的引导程序，将其展开到第一 RAM 120或者第二 RAM 121，并执行展开的程序时，实现图10的流程图中的各处理。
[0081]此外，这里描述作为不限于第一 RAM 120和第二 RAM 121的存储器设备(仅限RAM)的初始化序列。然后，将描述关于第一 RAM 120和第二 RAM 121的处理结果。此外，省略关于除存储器设备以外的模块的控制序列的描述。
[0082]步骤S1001和S1002中的处理与之前参照图4描述的步骤S401和S402中的处理相同。即，当向MFP 100供电时，如同第一实施例中所述，CPU 112经由系统总线111执行ROM 113中存储的引导程序。因此，CPU 112获得存储器信息并执行初始化序列。此时，第一电源开关901和第二电源开关902应始终处于通电的状态。
[0083]在步骤S1003中，CPU 112确定是否存在未进行电源控制设定的剩余CS。当存在剩余CS时(步骤S1003中“是”)，CPU 112使处理进入步骤S1004。当不存在剩余CS时(步骤S1003中“否”)，CPU 112结束该处理。在步骤S1004中，CPU 112确定在步骤S1003中选择的CS中是否安装了存储器模块。当安装了存储器模块时(步骤S1004中“是”)，CPU112使处理进入步骤S1005。当未安装存储器模块时(步骤S1004中“否”)，CPU 112使处理进入步骤S1009。
[0084]在步骤S1005中，CPU 112基于在步骤S1001中获得的存储器信息确定选择的CS的存储器设备是否为DDR3 MRAM(非易失性存储器)。当所述存储器设备为DDR3 MRAM时(其为非易失性存储器(步骤S1005中“是”))，CPU 112使处理进入步骤S1006。当所述存储器设备不是DDR3 MRAM时(其为易失性存储器(步骤S1005中“否”))，CPU 112使处理进入步骤S1007。在步骤S1007中，CPU 112确定在选择的CS的存储器设备中是否存储了数据(是否存在由存储器设备保持的数据)。当存在由存储器设备保持的数据时(步骤S1007中“是”)，CPU 112使处理进入步骤S1008。当不存在由存储器设备保持的数据时(步骤S1007中“否”)，CPU 112使处理进入步骤S1006。
[0085]在步骤S1006中，CPU 112将关于选择的CS的CS信息添加(存储)到电源控制存储器列表的断电存储器列表。在步骤S1008中，CPU 112将关于选择的CS的CS信息添加到电源控制存储器列表的自刷新存储器列表。由于在选择的CS中未安装存储器设备，因此在步骤S1009中，CPU 112将CS信息添加到电源控制存储器列表的无电源控制存储器列表。CPU 112在执行步骤S1006、S1008或者S1009中的处理之后，使处理返回到步骤S1003。
[0086]在本实施例中，CSO和CSl分别与第一 RAM 120和第二 RAM 121相对应。在其他CS中不存在存储器设备。第一 RAM 120为DDR3 SDRAM，第二 RAM 121为DDR3 MRAM。根据图10中的电源控制存储器列表的生成序列，获得图11所示的电源控制存储器列表。应当注意，电源控制存储器列表被存储在例如HDD(未示出)中。虽然确定在启动时是否存在步骤S1007中保持的数据，但是可以在启动F/W之后进行相同的确定以改变电源控制存储器列表。
[0087]当向MFP 100供电时，CPU 112针对存储器设备执行上述电源控制序列。将参照图12描述当MFP 100进入省电模式时执行的电源控制序列。图12是示出当MFP 100进入省电模式时执行的电源控制序列的流程图。
[0088]在步骤S1201中，CPU 112参照初始化序列根据图10的流程图生成的电源控制存储器列表，获得存储器信息。在后续步骤S1202中，CPU 112确定是否存在未进行电源控制设定(步骤S1204、S1206以及S1207中的一个)的剩余CS。当存在剩余CS时(步骤S1202中“是”)，CPU 112使处理进入步骤S1203。当不存在剩余CS时(步骤S1202中“否”)，CPU112结束该处理。
[0089]在步骤S1203中，CPU 112基于在步骤S1201中获得的存储器信息确定是否能够对选择的CS的存储器设备断电。当由于非易失性存储器而能够断电时(步骤S1203中“是”)，CPU 112使处理进入步骤S1204。当由于易失性存储器而无法断电时(步骤S1203中“否”)，CPU 112使处理进入步骤S1205。
[0090]在步骤S1205中，CPU 112确定选择的CS的存储器设备是否需要自刷新设定。当需要自刷新设定时(步骤S1205中“是”)，CPU 112使处理进入步骤S1206。当不需要自刷新设定时(步骤S1205中“否”)，CPU 112使处理进入步骤S1207。
[0091]在步骤S1204中，CPU 112设定电源开关(第一电源开关901或者第二电源开关902)以关断选择的CS的存储器设备的电源。因此，当MFP 100进入省电模式时，选择的CS的存储器设备的电源被关断。
[0092]在步骤S1206中，CPU 112对存储器控制器114进行用于使选择的CS的存储器设备转变到自刷新模式的设定。因此，当MFP 100进入省电模式时，选择的CS的存储器设备转变到自刷新模式。应当注意，在不进行自刷新的情况下，在将存储器设备中保持的数据保存在HDD(未示出)之后，可以关断电源。
[0093]在步骤S1207中，由于在选择的CS中未安装存储器设备并且没有电力消耗，因此CPU 112不控制电源。CPU 112在执行步骤51204、51206或者51207中的处理之后，使处理返回到步骤S1202。
[0094]应当注意，当MFP 100从省电模式返回到正常操作模式时，CPU 112设定省电模式下的断电状态下的存储器设备的电源开关，使得电源接通。因此，在图11中的电源控制存储器列表的情况下，作为非易失性存储器(DDR3 MRAM)的第二RAM 121的第二电源开关902的电源接通。此外，当MFP 100从省电模式返回到正常操作模式时，CPU 112通过存储器控制器114使自刷新存储器设备(在图11的电源控制存储器列表中不适用)返回到正常操作。
[0095]如上所述，在第三实施例中，通过如上所述控制电源，减少MFP 100在省电模式下的电力消耗。
[0096]接下来，将描述本发明的第四实施例。在第三实施例中，如同第一实施例，在初始化序列的步骤S1001中，CPU 112从在存储器模块中安装的SPD中获得存储器信息，并确定存储器模块是非易失性存储器还是易失性存储器。另一方面，在第四实施例中，通过确认当安装的存储器设备的电源曾被切断并且在经过固定时间段之后被供给时是否保持数据，来确定存储器设备是非易失性存储器还是易失性存储器。
[0097]图13是示出使用电源的切断的非易失性/易失性存储器检测序列的流程图。在执行初始化序列的步骤S1002(参见图10)之后，引导程序执行图13中的非易失性/易失性存储器检测序列。这里还描述作为不限于第一 RAM 120和第二 RAM 121的存储器设备(仅限RAM)的初始化序列。然后，将描述关于第一 RAM 120和第二 RAM 121的处理结果。
[0098]在步骤S1301中，CPU 112首先确定是否存在未确定存储器类型(步骤S1307)的剩余CS。当存在剩余CS时(步骤S1301中“是”)，CPU 112使处理进入步骤S1302。当不存在剩余CS时(步骤S1301中“否”)，CPU 112结束该处理。在步骤S1302中，CPU 112将测试数据写入到在步骤S1301中选择的剩余CS的存储器设备中。例如，在剩余CS的多个地址中写入特定模式。
[0099]在后续步骤S1303中，CPU 112对选择的CS的存储器设备的电源开关进行断电的设定，并设定断电的时间段。结果，停止对选择的CS的存储器设备供电。然后，在步骤S1304中，CPU 112确定是否经过比在步骤S1303中设定的时间段更长的固定时间段。当未经过固定时间段时，CPU 112等待(步骤S1304中“否”)。当经过固定时间段时(步骤S1304中“是”)，CPU 112使处理进入步骤S1305。在步骤S1305中，CPU 112对选择的CS的存储器设备的电源开关进行通电的设定。结果，恢复对选择的CS的存储器设备供电。
[0100]接下来，在步骤S1306中，CPU 112从选择的CS的存储器设备中读取在步骤S1302中写入的地址的值，并与写入数据进行比较。然后，在步骤S1307中，CPU 112确定选择的CS的存储器设备的存储器类型。具体地，作为步骤S1306的比较的结果，当写入数据与读取数据完全一致时，CPU 112确定选择的CS的存储器设备是非易失性存储器。另一方面，当写入数据与读取数据不一致时，CPU 112确定选择的CS的存储器设备是易失性存储器。在执行步骤S1307的处理之后，处理返回到步骤S1301。
[0101]根据该处理，作为DDR3 SDRAM的第一 RAM 120被确定为易失性存储器，作为DDR3MRAM的第二 RAM 121被确定为非易失性存储器。
[0102]根据利用电源的切断的非易失性/易失性存储器检测序列，能够确定存储器设备是否为非易失性的。因此，即使在MFP 100安装的存储器设备中混合安装了非易失性存储器和易失性存储器，也减少了省电模式下的电力消耗。
[0103]接下来，将描述本发明的第五实施例。在第一和第二实施例中，描述了在MFP 100启动时到存储器设备的映射。此外，在第三和第四实施例中，描述了在MFP 100启动时以及转变到省电模式时的电源控制处理。另一方面，在第五实施例中，将参照图14描述当进行MFP 100配设的各种功能(复印功能、打印功能以及发送功能)时执行的电源控制序列。
[0104]图14是示出在MFP 100的操作期间执行的电源控制序列的流程图。当CPU 112读取ROM 113中存储的引导程序，将其展开到第一 RAM 120或者第二 RAM 121，并执行展开的程序时，实现图14的流程图中的各处理。
[0105]MFP 100可执行的包括复印操作、打印操作、发送操作等的操作分别需要不同的存储容量作为工作存储器以存储中间图像数据等。因此，在本实施例中，根据各操作所需的存储器容量，进行对存储器设备的电源切换操作。图14的流程图示出其校准方法。
[0106]当向MFP 100供电时，首先，在步骤S1401中，CPU 112执行在第一和第三实施例中描述的初始化序列。因此，F/W被存储在预定存储器设备中，并且电源控制存储器列表被创建(更新)，MFP 100变为待机状态。在本实施例中，由于第一 RAM 120为易失性存储器，因此第一 RAM 120应存储临时使用的中间图像数据等。此外，由于第二 RAM 121为非易失性存储器，因此第二 RAM 121应当存储F/W。
[0107]在后续步骤S1402中，CPU 112确定是否提供了作业。当未提供作业时，CPU 112等待(步骤S1402中“否”)。当提供了作业时(步骤S1402中“是”)，CPU 112使处理进入步骤S1403。在步骤S1403中，CPU 112确定作业是否为复印操作。当作业是复印操作时(步骤S1403中“是”)，CPU 112使处理进入步骤S1406。当作业不是复印操作时(步骤S1403中“否”)，CPU 112使处理进入步骤S1404。应当注意，复印操作通过扫描器单元采集在MFP 100的给送器上放置的原稿的图像，应用诸如颜色转换、浓度转换、边缘增强处理以及网屏处理等的图像处理，通过打印机单元102在纸张上形成图像，并输出打印的纸张。
[0108]在步骤S1404中，CPU 112确定作业是否为打印操作。当作业是打印操作时(步骤S1404中“是”)，CPU 112使处理进入步骤S1406。当作业不是打印操作时(步骤S1404中“否”)，CPU 112使处理进入步骤S1405。应当注意，打印操作对从主机150或者USB连接外部装置(未示出)接收到的H)L、JPEG等的图像数据应用诸如绘制处理、颜色转换、浓度转换、边缘增强处理以及网屏处理等的图像处理，通过打印机单元102在纸张上形成图像，并输出打印的纸张。
[0109]在步骤S1405中，CPU 112确定作业是否为发送操作。当作业是发送操作时(步骤S1405中“是”)，CPU 112使处理进入步骤S1406。当作业不是发送操作时(步骤S1405中“否”)，CPU 112使处理进入步骤S1411。应当注意，发送操作首先通过扫描器单元采集MFP 100的给送器上放置的原稿的图像，对获取的图像应用诸如颜色转换、浓度转换、边缘增强处理以及网屏处理等的图像处理，并生成JPEG格式等的文件。然后，生成的文件经由网络被发送到指定的电子邮件地址，或者通过连接到调制解调器的电话线发送到外部传真装置。应当注意，步骤S1403至S1405中的处理(确定)的顺序是随机的，可以首先进行任何确定。
[0110]在步骤S1406中，CPU 112对在步骤S1403至S1405中选择的一个操作计算所需的工作存储器区域(存储器使用量)。在复印操作和发送操作的情况下，CPU 112基于片材大小等计算工作存储器区域，以临时存储扫描数据作为中间图像数据。在打印操作的情况下，CPU 112基于片材大小等，计算用于临时存储中间语言数据、光栅图像数据等的工作存储器区域以及打印所需的工作存储器区域。结果，CPU 112根据在步骤S1401中的初始化序列中执行的内存映射的结果，选择应当使用的存储器设备。
[0111]在步骤S1407中，CPU 112根据第三实施例进行用于对各CS的存储器设备的电源控制的设定进行更新的处理，并确定是否存在未处理的剩余CS。当存在剩余CS时(步骤S1407中“是”)，CPU 112使处理进入步骤S1408。当不存在剩余CS时(步骤S1407中“否”)，CPU 112使处理进入步骤S1411。
[0112]在步骤S1408，CPU 112确定在步骤S1407中选择的CS的存储器设备是否被选择作为在步骤S1406中使用的存储器设备。当存储器设备未被选择作为使用的存储器设备时(步骤S1408中“否”)，CPU 112使处理进入步骤S1410。当存储器设备被选择作为使用的存储器设备时(步骤S1408中“是” )，CPU 112使处理进入步骤S1409。
[0113]在步骤S1409中，CPU 112确定不使用选择的CS的存储器设备，并进行在图12中(第三实施例)的步骤S1203至S1207中执行的转变到省电模式的处理。应当注意，调整信号定时，使得即使当选择的CS的存储器设备的电源被关断时，也维持除选择的CS以外的CS的存储器设备的操作。当选择的CS的存储器设备处于省电模式并且电源关闭时，CPU 112在步骤S1410中使所述存储器设备从省电模式返回到正常操作模式。应当注意，当选择的存储器设备处于正常操作模式时，在步骤S1410中不进行处理。CPU 112在执行步骤S1409或者S1410中的处理之后，使处理返回到步骤S1407。
[0114]在步骤S1411中，CPU 112确定进行的作业是否结束。当作业未结束时，CPU 112等待(步骤S1411中“否”)，而当作业结束时(步骤S1411中“是”)使处理进入步骤S1412。在步骤S1412中，CPU 112确定是否存在下一作业。当存在下一作业时(步骤S1412中“是”)，CPU 112使处理返回步骤S1403。当不存在下一作业时(步骤S1412中“否”)，CPU112使处理进入步骤S1413。
[0115]在步骤S1413中，CPU 112对所有存储器设备进行在图12 (第三实施例)中的步骤S1203至S1207中执行的转变到省电模式的处理。然后，CPU 112将处理返回步骤S1402。
[0116]根据上述电源控制序列，即使提供了作业，由于将不必要的存储器设备转变到省电模式，因此也减少了 MFP 100的电力消耗。
[0117]虽然描述了本发明的实施例，但是本发明不限于上述实施例，只要不偏离本发明的主旨，本发明包括各种变型。此外，上述实施例示出了本发明的示例，并且可以适当地组合实施例。
[0118]在第一实施例中，构成MFP 100的模块被作为硬件设备支持(参见图1)。另一方面，当CPU 112执行ROM 113中存储的程序时，可以实现如同图像处理单元119的一些模块的功能。在这种情况下，实现解释器117、绘制器118以及图像处理单元119的功能的程序应支持到易失性存储器的各种数据的读取/写入功能。
[0119]其他实施例
[0120]本发明的实施例还能够由读出并执行记录在存储介质(例如非暂时性计算机可读存储介质)上的用于执行本发明的上述实施例的一个或者更多个的功能的计算机可执行指令的系统或装置的计算机来实现，以及通过由系统或装置的计算机例如读出并执行来自存储介质的用于执行上述实施例的一个或者更多个的功能的计算机可执行指令来执行的方法来实现。计算机可以包括中央处理单元(CPU)、微处理单元(MPU)或者其他电路中的一个或者更多个，并且可以包括独立的计算机或者独立的计算机处理器的网络。计算机可执行指令可以从例如网络或者存储介质提供给计算机。存储介质可以包括例如硬盘、随机访问存储器(RAM)、只读存储器(ROM)、分布式计算机系统的存储、光盘(例如压缩盘(CD)、数字通用盘(DVD)或者蓝光盘(BD)?)、闪存设备、存储器卡等中的一个或者更多个。
[0121]虽然参照示例性实施例描述了本发明，但是应当理解，本发明不限于所公开的示例性实施例。应对所附权利要求的范围给予最宽的解释，以使其涵盖所有这些变型以及等同结构和功能。
[0122]本申请要求2013年9月25日提交的日本专利申请第2013-198330号的优先权，该申请的全部内容通过弓I用并入本文。
【权利要求】
1.一种存储器控制设备，所述存储器控制设备包括: 检测单元，其被构造为检测可写入数据的半导体存储器是非易失性存储器还是易失性存储器；以及 设定单元，其被构造为对易失性存储器进行设定，而对使用所述检测单元检测出的非易失性存储器进行不同的设定。
2.根据权利要求1所述的存储器控制设备，其中，所述设定单元包括: 映射单元，其被构造为将存储预定数据的地址映射到使用所述检测单元检测出的非易失性存储器。
3.根据权利要求1所述的存储器控制设备，其中，所述设定单元包括: 电源控制单元，其被构造为当所述非易失性存储器从正常操作模式转变到省电模式时，关断所述非易失性存储器的电源，而当所述非易失性存储器从所述省电模式返回到所述正常操作模式时，接通所述非易失性存储器的电源。
4.根据权利要求1所述的存储器控制设备，其中，在即使当在将预定数据写入在所述半导体存储器的预定地址之后，在固定时间段以上未发出刷新命令时，写入到所述半导体存储器的所述预定地址的所述预定数据也未变化的情况下，所述检测单元确定所述半导体存储器是非易失性存储器。
5.根据权利要求1所述的存储器控制设备，其中，在即使当切断所述半导体存储器的电源并再次对所述半导体存储器供电时，写入到所述半导体存储器的预定地址的预定数据也未变化的情况下，所述检测单元确定所述半导体存储器是非易失性存储器。
6.一种由计算机执行的存储器控制方法，所述存储器控制方法包括: 检测步骤，检测可写入数据的半导体存储器是非易失性存储器还是易失性存储器；以及 设定步骤，对易失性存储器进行设定，而对在所述检测步骤中检测出的非易失性存储器进行不同的设定。
7.一种信息设备，所述信息设备包括: 半导体存储器；以及 存储器控制设备，其被构造为对所述半导体存储器的操作进行控制， 其中，所述存储器控制设备包括: 检测单元，其被构造为检测所述半导体存储器中的各个是非易失性存储器还是易失性存储器；以及 设定单元，其被构造为对易失性存储器进行设定，而对使用所述检测单元检测出的非易失性存储器进行不同的设定。
【文档编号】G11C16/06GK104464813SQ201410491575
【公开日】2015年3月25日 申请日期:2014年9月23日 优先权日:2013年9月25日
【发明者】野村贺久 申请人:佳能株式会社