本发明涉及一种数据写入方法，尤其涉及一种用于可重写式非易失性存储器模块的数据写入方法、存储器控制电路单元及存储器存储装置。
背景技术：
：：数字相机、手机与mp3在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可重写式非易失性存储器(rewritablenon-volatilememory)具有数据非易失性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记型电脑。固态硬盘就是一种以快闪存储器模块作为存储媒体的存储器存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。一般而言，在存储器存储装置为数字相机、摄影机、通信通信装置或平板电脑等系统所使用的sd卡、cf卡或嵌入式存储装置等各式非易失性存储器存储装置的应用中，当进行录影或摄影且欲储存影片或影像时，倘若存储器存储装置写入数据的速度过慢，将会导致暂存于快取存储器的数据在还未写入至可重写式非易失性存储器模块之前就被抹除的情况。在此情况下，由于数据的遗失将使得所欲储存的影片或影像不完整。基此，如何提升存储器存储装置进行数据写入操作时的速度与效能，以避免数据在还未写入至可重写式非易失性存储器模块之前就被抹除的情况发生，进而确保数据的可靠度是此领域技术人员所致力的目标。技术实现要素：本发明提供一种数据写入方法、存储器控制电路单元及存储器存储装置，可提升存储器存储装置进行数据写入操作时的速度与效能。本发明的一范例实施例提供一种数据写入方法，其用于可重写式非易失性存储器模块，其中所述可重写式非易失性存储器模块包括多个实体抹除单元，其中所述实体抹除单元至少包括多个第一实体抹除单元与多个第二实体抹除单元，所述数据写入方法包括：接收第一写入指令与对应于所述第一写入指令的第一数据，且将所述第一数据写入第一实体抹除单元中的至少一第三实体抹除单元；以及若所述第一实体抹除单元中的至少一第四实体抹除单元的使用频率小于一预定值，执行对应所述第一写入指令的数据整理操作以复制所述至少一第四实体抹除单元中所储存的至少一第二数据至第二实体抹除单元的至少其中之一。在本发明的一范例实施例中，上述在执行对应所述第一写入指令的所述数据整理操作时，第一实体抹除单元中的所述至少一第四实体抹除单元尚未被写满。在本发明的一范例实施例中，上述数据写入方法，还包括：为每一个第一实体抹除单元记录一计数值，且在将所述第一数据写入所述第一实体抹除单元中的至少一第三实体抹除单元之后的步骤包括：计数所述至少一第三实体抹除单元以外的第一实体抹除单元的计数值；若所述至少一第四实体抹除单元的计数值的计数值大于第一预定门槛值，判断所述第一实体抹除单元中的所述至少一第四实体抹除单元的所述使用频率小于所述预定值；以及在复制所述至少一第二数据至所述第二实体抹除单元的至少其中之一之后，抹除所述至少一第四实体抹除单元中所储存的至少一第二数据，且将对应所述至少一第四实体抹除单元的计数值归零。在本发明的一范例实施例中，上述数据写入方法，还包括：为每一个第一实体抹除单元记录一计数值，且在将所述第一数据写入所述第一实体抹除单元中的至少一第三实体抹除单元之后的步骤包括：计数所述至少一第三实体抹除单元的计数值；若所述至少一第四实体抹除单元的计数值的计数值小于第二预定门槛值，判断所述第一实体抹除单元中的所述至少一第四实体抹除单元的所述使用频率小于所述预定值；以及在复制所述至少一第二数据至所述第二实体抹除单元的至少其中之一之后，抹除所述至少一第四实体抹除单元中所储存的至少一第二数据，且将对应所述至少一第四实体抹除单元的计数值归零。在本发明的一范例实施例中，所述第一实体抹除单元用以储存具有不连续的逻辑地址的数据，且所述第二实体抹除单元用以储存于具有连续的逻辑地址的数据，其中复制所述至少一第四实体抹除单元中所储存的所述至少一第二数据至所述第二实体抹除单元的至少其中之一的步骤包括：从一闲置区中选择所述第二实体抹除单元的至少其中之一以写入所述至少一第二数据，且储存有数据的所述第二实体抹除单元的数量不大于一预定数目。在本发明的一范例实施例中，上述第二实体抹除单元中配置有一指令信息队列，其中复制所述至少一第四实体抹除单元中所储存的至少一第二数据至所述第二实体抹除单元的至少其中之一的步骤包括：将对应至少一第二数据的一第一指令信息放入所述指令信息队列中，其中所述指令信息队列中的指令信息是以管线的方式被执行。在本发明的一范例实施例中，上述实体抹除单元还包括多个第五实体抹除单元，且所述数据写入方法还包括：执行对应所述第一写入指令的数据合并操作以根据所述第一指令信息复制第二实体抹除单元中的至少一第二数据至所述第五实体抹除单元的至少其中之一。在本发明的一范例实施例中，上述数据写入方法，还包括：接收第二写入指令与对应于所述第二写入指令的第三数据，并执行对应所述第二写入指令的数据整理操作，其中对应所述第一写入指令的数据合并操作是独立于对应所述第二写入指令的数据整理操作而被执行。在本发明的一范例实施例中，上述第一实体抹除单元与第二实体抹除单元中的一个存储单元是基于第一程序化模式来程序化，且第一数目的比特数据被储存至所述存储单元。所述第五实体抹除单元中的一个存储单元是基于第二程序化模式来程序化，且第二数目的比特数据被储存至所述存储单元，其中所述第一数目小于所述第二数目。本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制可重写式非易失性存储器模块，其中所述可重写式非易失性存储器模块包括多个实体抹除单元，其中所述实体抹除单元至少包括多个第一实体抹除单元与多个第二实体抹除单元，其中所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以耦接至主机系统。所述存储器接口用以耦接至所述可重写式非易失性存储器模块。所述存储器管理电路耦接至所述主机接口与所述存储器接口，其中所述存储器管理电路用以接收第一写入指令与对应于所述第一写入指令的第一数据，且将所述第一数据写入第一实体抹除单元中的至少一第三实体抹除单元。若所述第一实体抹除单元中的至少一第四实体抹除单元的使用频率小于一预定值，所述存储器管理电路还用以执行对应所述第一写入指令的数据整理操作以复制至少一第四实体抹除单元中所储存的至少一第二数据至第二实体抹除单元的至少其中之一。在本发明的一范例实施例中，上述在执行对应所述第一写入指令的所述数据整理操作时，第一实体抹除单元中的所述至少一第四实体抹除单元尚未被写满。在本发明的一范例实施例中，上述存储器管理电路还用以为每一个第一实体抹除单元记录一计数值，且在将所述第一数据写入所述第一实体抹除单元中的至少一第三实体抹除单元之后的操作中，存储器管理电路还用以计数所述至少一第三实体抹除单元以外的第一实体抹除单元的计数值。若至少一第四实体抹除单元的计数值的计数值大于一第一预定门槛值，所述存储器管理电路判断第一实体抹除单元中的所述至少一第四实体抹除单元的使用频率小于所述预定值。在复制所述至少一第二数据至所述第二实体抹除单元的至少其中之一之后，存储器管理电路还用抹除所述至少一第四实体抹除单元中所储存的所述至少一第二数据，且将对应所述至少一第四实体抹除单元的计数值归零。在本发明的一范例实施例中，上述存储器管理电路还用以为每一个第一实体抹除单元记录一计数值，且在将所述第一数据写入所述第一实体抹除单元中的至少一第三实体抹除单元之后的操作中，存储器管理电路还用以计数所述至少一第三实体抹除单元的计数值。若所述至少一第四实体抹除单元的计数值的计数值小于一第二预定门槛值，存储器管理电路会判断所述第一实体抹除单元中的所述至少一第四实体抹除单元的使用频率小于所述预定值。在复制所述至少一第二数据至所述第二实体抹除单元的至少其中之一之后，存储器管理电路还用抹除所述至少一第四实体抹除单元中所储存的所述至少一第二数据，且将对应所述至少一第四实体抹除单元的计数值归零。在本发明的一范例实施例中，所述第一实体抹除单元用以储存具有不连续的逻辑地址的数据，且所述第二实体抹除单元用以储存于具有连续的逻辑地址的数据，其中在复制所述至少一第四实体抹除单元中所储存的所述至少一第二数据至所述第二实体抹除单元的至少其中之一的操作中，所述存储器管理电路还用以从一闲置区中选择所述第二实体抹除单元的至少其中之一以写入该至少一第二数据，且储存有数据的所述第二实体抹除单元的数量不大于一预定数目。在本发明的一范例实施例中，上述第二实体抹除单元中配置有一指令信息队列，在复制所述至少一第四实体抹除单元中所储存的所述至少一第二数据至第二实体抹除单元的至少其中之一的操作中，所述存储器管理电路还用以将对应所述至少一第二数据的第一指令信息放入所述指令信息队列中，其中所述指令信息队列中的指令信息是以管线的方式被执行。在本发明的一范例实施例中，上述实体抹除单元还包括多个第五实体抹除单元，所述存储器管理电路还用以执行对应所述第一写入指令的数据合并操作以根据所述第一指令信息复制所述第二实体抹除单元中的所述至少一第二数据至所述第五实体抹除单元的至少其中之一。在本发明的一范例实施例中，上述存储器管理电路还用以接收第二写入指令与对应于所述第二写入指令的第三数据，并执行对应所述第二写入指令的数据整理操作，其中对应所述第一写入指令的数据合并操作是独立于对应所述第二写入指令的数据整理操作而被执行。在本发明的一范例实施例中，上述第一实体抹除单元与第二实体抹除单元中的一个存储单元是基于第一程序化模式来程序化，且第一数目的比特数据被储存至所述存储单元。所述第五实体抹除单元中的一个存储单元是基于第二程序化模式来程序化，且第二数目的比特数据被储存至所述存储单元，其中所述第一数目小于所述第二数目。本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可重写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以耦接至主机系统。所述可重写式非易失性存储器模块包括多个实体抹除单元，其中所述实体抹除单元至少包括多个第一实体抹除单元与多个第二实体抹除单元。所述存储器控制电路单元耦接至所述连接接口单元与所述可重写式非易失性存储器模块，其中所述存储器控制电路单元用以接收第一写入指令与对应于所述第一写入指令的第一数据，且将所述第一数据写入第一实体抹除单元中的至少一第三实体抹除单元。若第一实体抹除单元中的至少一第四实体抹除单元的使用频率小于一预定值，所述存储器控制电路单元还用以执行对应所述第一写入指令的数据整理操作以复制至少一第四实体抹除单元中所储存的至少一第二数据至第二实体抹除单元的至少其中之一。在本发明的一范例实施例中，上述在执行对应所述第一写入指令的该数据整理操作时，第一实体抹除单元中的所述至少一第四实体抹除单元尚未被写满。在本发明的一范例实施例中，上述存储器控制电路单元还用以为每一个第一实体抹除单元记录一计数值，且在将所述第一数据写入所述第一实体抹除单元中的至少一第三实体抹除单元之后的操作中，存储器控制电路单元还用以计数所述至少一第三实体抹除单元以外的第一实体抹除单元的计数值。若所述至少一第四实体抹除单元的计数值的计数值大于一第一预定门槛值，存储器控制电路单元会判断所述第一实体抹除单元中的所述至少一第四实体抹除单元的使用频率小于所述预定值。其中在复制所述至少一第二数据至所述第二实体抹除单元的至少其中之一之后，存储器控制电路单元还用以抹除所述至少一第四实体抹除单元中所储存的所述至少一第二数据，且将对应所述至少一第四实体抹除单元的计数值归零。在本发明的一范例实施例中，上述存储器控制电路单元还用以为每一个第一实体抹除单元记录一计数值，且在将所述第一数据写入所述第一实体抹除单元中的至少一第三实体抹除单元之后的操作中，存储器控制电路单元还用以计数所述至少一第三实体抹除单元的计数值。若所述至少一第四实体抹除单元的计数值小于一第二预定门槛值，存储器控制电路单元判断所述第一实体抹除单元中的所述至少一第四实体抹除单元的使用频率小于所述预定值。其中在复制所述至少一第二数据至所述第二实体抹除单元的至少其中之一之后，存储器控制电路单元还用以抹除所述至少一第四实体抹除单元中所储存的所述至少一第二数据，且将对应所述至少一第四实体抹除单元的计数值归零。在本发明的一范例实施例中，所述第一实体抹除单元用以储存具有不连续的逻辑地址的数据，且所述第二实体抹除单元用以储存于具有连续的逻辑地址的数据，其中复制所述至少一第四实体抹除单元中所储存的所述至少一第二数据至所述第二实体抹除单元的至少其中之一的操作中，存储器控制电路单元还用以从一闲置区中选择所述第二实体抹除单元的至少其中之一以写入所述至少一第二数据，且储存有数据的所述第二实体抹除单元的数量不大于一预定数目。在本发明的一范例实施例中，上述第二实体抹除单元中配置有一指令信息队列，在复制所述至少一第四实体抹除单元中所储存的所述至少一第二数据至第二实体抹除单元的至少其中之一的操作中，所述存储器控制电路单元还用以将对应所述至少一第二数据的第一指令信息放入所述指令信息队列中，其中所述指令信息队列中的指令信息是以管线的方式被执行。在本发明的一范例实施例中，上述实体抹除单元还包括多个第五实体抹除单元，所述存储器控制电路单元还用以执行对应所述第一写入指令的数据合并操作以根据所述第一指令信息复制所述第二实体抹除单元中的所述至少一第二数据至所述第五实体抹除单元的至少其中之一。在本发明的一范例实施例中，上述存储器控制电路单元还用以接收第二写入指令与对应于所述第二写入指令的第三数据，并执行对应所述第二写入指令的数据整理操作，其中对应所述第一写入指令的数据合并操作是独立于对应所述第二写入指令的数据整理操作而被执行。在本发明的一范例实施例中，上述第一实体抹除单元与第二实体抹除单元中的一个存储单元是基于第一程序化模式来程序化，且第一数目的比特数据被储存至所述存储单元。所述第五实体抹除单元中的一个存储单元是基于第二程序化模式来程序化，且第二数目的比特数据被储存至所述存储单元，其中所述第一数目小于所述第二数目。基于上述，本发明范例实施例是藉由识别为每一个实体抹除单元所计数的计数值，可得知每一个用以暂存数据之实体抹除单元处于闲置状态的时间，以主动地去整理暂存有长时间未被更动的数据的实体抹除单元，由此避免因没有足够的实体抹除单元来暂存数据时所导致的等待时间过长，以及数据遗失的现象产生。另一方面，通过本发明的以管线的方式取得指令信息队列的指令信息并执行的机制，对应某一个写入指令的数据整理操作与对应另一个写入指令的数据合并操作可以同时地被执行，由此实质地缩短对于一个写入指令的数据写入时间，进而提升存储器存储装置进行数据写入操作时的速度与效能。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是根据本发明的一范例实施例所显示的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；图2是根据本发明的另一范例实施例所显示的主机系统、存储器存储装置及i/o装置的示意图；图3是根据本发明的另一范例实施例所显示的主机系统与存储器存储装置的示意图；图4是根据本发明的一范例实施例所显示的存储器存储装置的概要方框图；图5是根据本发明的一范例实施例所显示的存储器控制电路单元的概要方框图；图6是根据本发明的一范例实施例所显示的管理可重写式非易失性存储器模块的示意图；图7a与图7b显示为执行传统数据整理操作与传统数据合并操作所需的数据写入时间；图8a是根据本发明的一范例实施例所显示的执行对应第一写入指令的数据整理操作的示意图；图8b是根据本发明的一范例实施例所显示的执行对应第一写入指令的数据合并操作的示意图；图9a与图9b是根据本发明的一范例实施例所显示的执行数据整理操作与数据合并操作所需的数据写入时间；图10是根据本发明的范例实施例所显示的数据写入方法的流程图。附图标记：10、30：存储器存储装置；11、31：主机系统；110：系统总线；111：处理器；112：随机存取存储器；113：只读存储器；114：数据传输接口；12：输入/输出(i/o)装置；20：主机板；201：随身盘；202：存储卡；203：固态硬盘；204：无线存储器存储装置；205：全球定位系统模块；206：网络接口卡；207：无线传输装置；208：键盘；209：屏幕；210：喇叭；32：sd卡；33：cf卡；34：嵌入式存储装置；341：嵌入式多媒体卡；342：嵌入式多芯片封装存储装置；402：连接接口单元；404：存储器控制电路单元；406：可重写式非易失性存储器模块；502：存储器管理电路；504：主机接口；506：存储器接口；508：错误检查与校正电路；510：缓冲存储器；512：电源管理电路；601：slc区域；602：mlc区域；410(0)～410(b)、610(0)～610(b)：实体抹除单元；612(0)～612(c)：逻辑单元；cmd1：第一写入指令；d1：第一数据；d2：第二数据；800：指令信息队列；802：第一端；804：第二端；infor(2)、infor(10)、infor(5)、infor(9)、infor(20)、infor(4)、infor(8)、infor(18)：指令信息；s1001：步骤(接收第一写入指令与对应于所述第一写入指令的第一数据，且将所述第一数据写入第一实体抹除单元中的至少一第三实体抹除单元)；s1003：步骤(若所述第一实体抹除单元中的至少一第四实体抹除单元的使用频率小于预定值，执行对应第一写入指令的数据整理操作以复制至少一第四实体抹除单元中所储存的至少一第二数据至第二实体抹除单元的至少其中之一)。具体实施方式一般而言，存储器存储装置(也称，存储器储存系统)包括可重写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。图1是根据本发明的一范例实施例所显示的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所显示的主机系统、存储器存储装置及i/o装置的示意图。请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至系统总线(systembus)110。在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10耦接。例如，主机系统11可经由数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与i/o装置12耦接。例如，主机系统11可经由系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一个或多个。通过数据传输接口114，主机板20可以经由有线或无线的方式耦接至存储器存储装置10。耦接或无线传输至存储器存储装置10，其中存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。其中，无线存储器存储装置204可例如是近距离无线通信(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通信技术为基础的各种类型存储器存储装置。此外，主机板20也可以通过系统总线110耦接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各种类型的式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以储存数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所显示的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数字相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的sd卡32、cf卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmmc,emmc)341和/或嵌入式多芯片封装存储装置(embeddedmultichippackage,emcp)342等各类型将存储器模块直接耦接于主机系统的基板上的嵌入式存储装置。图4是根据本发明的一范例实施例所显示的存储器存储装置的概要方框图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可重写式非易失性存储器模块406。在本范例实施例中，连接接口单元402是相容于序列先进附件(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并列先进附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用序列总线(universalserialbus,usb)标准、安全数字(securedigital,sd)接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、记忆棒(memorystick,ms)接口标准、多芯片封装(multi-chippackage)接口标准、多媒体存储卡(multimediacard,mmc)接口标准、嵌入式多媒体存储卡(embeddedmultimediacard,emmc)接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、嵌入式多芯片封装(embeddedmultichippackage,emcp)接口标准、小型快闪(compactflash,cf)接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑栅或控制指令，并且根据主机系统11的指令在可重写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。可重写式非易失性存储器模块406是耦接至存储器控制电路单元404并且用以储存主机系统11所写入的数据。可重写式非易失性存储器模块406可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可储存1个比特的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可储存2个比特的快闪存储器模块)、三阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可储存3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。可重写式非易失性存储器模块406是耦接至存储器控制电路单元404，并且用以储存主机系统11所写入的数据。可重写式非易失性存储器模块406具有实体抹除单元410(0)～410(b)。例如，实体抹除单元410(0)～410(b)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有多个实体程序化单元，其中属于同一个实体抹除单元之实体程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体程序化单元、256个实体程序化单元或其他任意个实体程序化单元所组成。图5是根据本发明的一范例实施例所显示的存储器控制电路单元的概要方框图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未显示)与只读存储器(未显示)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。在另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式储存于可重写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未显示)、只读存储器(未显示)及随机存取存储器(未显示)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将储存于可重写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。此外，在另一范例实施例中，存储器管理电路502的控制指令也可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。存储单元管理电路用以管理可重写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可重写式非易失性存储器模块406下达写入指令序列以将数据写入至可重写式非易失性存储器模块406中。存储器读取电路用以对可重写式非易失性存储器模块406下达读取指令序列以从可重写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可重写式非易失性存储器模块406下达抹除指令序列以将数据从可重写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可重写式非易失性存储器模块406的数据以及从可重写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一个或多个程式码或指令码并且用以指示可重写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可重写式非易失性存储器模块406以指示执行相对应的操作。主机接口504是耦接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于sata标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于pata标准、ieee1394标准、pciexpress标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。存储器接口506是耦接至存储器管理电路502并且用以存取可重写式非易失性存储器模块406。也就是说，欲写入至可重写式非易失性存储器模块406的数据会经由存储器接口506转换为可重写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可重写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可重写式非易失性存储器模块406。这些指令序列可包括一个或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。错误检查与校正电路508是耦接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可重写式非易失性存储器模块406中。之后，当存储器管理电路502从可重写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。缓冲存储器510是耦接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可重写式非易失性存储器模块406的数据。电源管理电路512是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。在本范例实施例中，可重写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。例如，同一条字元线上的存储单元会组成一个或多个实体程序化单元。若每一个存储单元可储存2个以上的比特，则同一条字线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(leastsignificantbit，lsb)是属于下实体程序化单元，并且一存储单元的最高有效比特(mostsignificantbit，msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以储存使用者数据，而冗余比特区用以储存系统数据(例如，错误更正码)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512比特组(byte,b)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。图6是根据本发明的一范例实施例所显示的管理可重写式非易失性存储器模块的示意图。必须了解的是，在此描述可重写式非易失性存储器模块406的实体单元的运作时，以“选择”与“分组”等词来操作实体单元是逻辑上的概念。也就是说，可重写式非易失性存储器模块406的实体单元的实际位置并未更动，而是逻辑上对可重写式非易失性存储器模块406的实体单元进行操作。请参照图6，在本范例实施例中，存储器管理电路502会将可重写式非易失性存储器模块406的实体抹除单元610(0)～610(b)与逻辑地分组为储存区与闲置(spare)区。储存区中的实体单元储存有数据，而闲置区中的实体单元尚未被用来储存数据。例如，属于储存区的每一个实体单元可能储存有有效数据和/或无效数据，而属于储存区的某一个实体单元被抹除之后就会被关联至闲置区。当属于储存区的某一个实体单元被写满之后，某一个实体单元会被从闲置区选择并且被关联至储存区，以储存其他数据。此外，在本范例实施例中，存储器管理电路502还会进一步地将可重写式非易失性存储器模块406的实体抹除单元610(0)～610(b)逻辑地分组为slc区域601与tlc区域602，并配置逻辑单元612(0)～612(c)以映射slc区域601的实体抹除单元610(0)～610(a)中的部分实体抹除单元，以及tlc区域602的实体抹除单元610(a+1)～610(b)中的部分实体抹除单元。例如，在本范例实施例中，主机系统11是通过逻辑地址(logicaladdress,la)来存取slc区域601与mlc区域602中的数据，因此，逻辑单元612(0)～612(c)中的每一个逻辑单元是指一个逻辑地址。此外，逻辑单元612(0)～612(c)中的每一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。并且，逻辑单元612(0)～612(c)中的每一个逻辑单元可被映射至一个或多个实体抹除单元。值得注意的是，在本发明范例实施例中，是以存储器管理电路502将可重写式非易失性存储器模块406的实体抹除单元610(0)～610(b)逻辑地分组为slc区域601与tlc区域602的例子进行说明，然而，本发明并不限于此。例如，在另一范例实施例中，存储器管理电路502也可以是将可重写式非易失性存储器模块406的实体抹除单元610(0)～610(b)逻辑地分组为slc区域与mlc区域。存储器管理电路502会将逻辑单元与实体抹除单元之间的映射关系(也称为逻辑-实体映射关系)记录于至少一逻辑-实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体映射表来执行对于存储器存储装置10的数据存取。特别是，在本范例实施例中，存储器管理电路502还会将属于slc区域601的实体抹除单元610(0)～610(a)(包括第一实体抹除单元610(0)～610(d)或第二实体抹除单元610(d+1)～610(b))配置为初始地基于一程序化模式(以下也称为第一程序化模式)来程序化并且将属于tlc区域602的实体抹除单元610(a+1)～610(b)(以下也称为第五实体抹除单元)初始地配置为基于另一程序化模式(以下也称为第二程序化模式)来程序化。一般来说，基于第一程序化模式来程序化存储单元的程序化速度会高于基于第二程序化模式来程序化存储单元的程序化速度。此外，基于第一程序化模式而被储存的数据的可靠度也往往高于基于第二程序化模式而被储存的数据的可靠度。在本范例实施例中，第一程序化模式是指单层存储单元(singlelayermemorycell,slc)模式、下实体程序化(lowerphysicalprogramming)模式、混合程序化(mixtureprogramming)模式及少层存储单元(lesslayermemorycell)模式的其中之一。在单层存储单元模式中，一个存储单元只储存一个比特的数据。在下实体程序化模式中，只有下实体程序化单元会被程序化，而此下实体程序化单元所对应之上实体程序化单元可不被程序化。在混合程序化模式中，有效数据(或，真实数据)会被程序化于下实体程序化单元中，而同时虚拟数据(dummydata)会被程序化至储存有效数据的下实体程序化单元所对应的上实体程序化单元中。在少层存储单元模式中，一个存储单元储存一第一数目的比特的数据。例如，此第一数目可设为“1”。在本范例实施例中，第二程序化模式是指多阶存储单元(mlc)程序化模式、三阶(tlc)存储单元程序化模式或类似模式。在第二程序化模式中，一个存储单元储存有一第二数目的比特的数据，其中此第二数目等于或大于“2”。例如，此第二数目可设为2或3。在另一范例实施例中，上述第一程序化模式中的第一数目与第二程序化模式中的第二数目皆可以是其他数目，只要满足第二数目大于第一数目即可。一般而言，在存储器存储装置10为数字相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统所使用的sd卡、cf卡或嵌入式存储装置等各式非易失性存储器存储装置的情况下，slc区域601的实体抹除单元610(0)～610(a)会被划分为至少包括多个第一实体抹除单元610(0)～610(d)与多个第二实体抹除单元610(d+1)～610(a)，第一实体抹除单元610(0)～610(d)用以暂存来自主机系统11的具有不同路径的数据、小数据(例如，经常性地反复地更新的数据或小于一个实体程序化单元的数据)等具有不连续的逻辑地址的数据，而第二实体抹除单元610(d+1)～610(a)用以暂存第一实体抹除单元中经整理后的具有连续的逻辑地址的数据。例如，存储器管理电路502会将每三个第一实体抹除单元分为一组，以及将每三个第二实体抹除单元分为一组，当一组第一实体抹除单元中的下实体程序化单元被写入的数据达到一定程度时，存储器管理电路502会从闲置区选择一组第二实体抹除单元，并进一步将第一实体抹除单元中未经排序的数据整理至此组第二实体抹除单元中的下实体程序化单元，在此，所述将第一实体抹除单元中的数据整理至第二实体抹除单元中的操作也称为数据整理操作，且储存有数据的第二实体抹除单元的数量不大于一预定数目。之后，存储器管理电路502会将此一组第二实体抹除单元的下实体程序化单元中的数据程序化至一个第五实体抹除单元中的所有实体程序化单元中以完成影像数据或视频数据的储存。在此，所述将第二实体抹除单元中的数据程序化至第五实体抹除单元中的操作也称为数据合并操作。图7a与图7b显示为执行传统数据整理操作与传统数据合并操作所需的数据写入时间。请参照图7a，目前在存储器存储装置为数字相机、摄影机、通信装置或平板电脑等系统所使用的sd卡、cf卡或嵌入式存储装置等各式非易失性存储器存储装置的应用中，为了避免因数据写入速度过慢而造成暂存于快取存储器的数据在还未写入至可重写式非易失性存储器模块之前就被抹除的情况，因此对于写入数据的写入时间有较严格的需求(例如，写入时间要小于1秒(sec))。假设数据整理操作与数据合并操作各需600毫秒(ms)，则在目前存储器存储装置是在执行对应一个写入指令的数据整理操作后，接续地执行对应此写入指令的数据合并操作的前提下，存储器存储装置显然无法达到上述对于写入数据的写入时间的需求(即，1sec)。此外，在主机系统进行录影或摄影时，其会产生用以记录影片或影像信息的档案信息与中介数据(metadata)，倘若此些档案信息与中介数据在被写入一组第一实体抹除单元时被分散在此组第一实体抹除单元的不同的实体抹除单元中，且此组第一实体抹除单元在被写入此些档案信息与中介数据且经一段时间之后其中的数据就未被再更动，此时，尽管此组第一实体抹除单元尚未被写满(即，此实体抹除单元的部分实体程序化单元尚未被写入数据)，即，此组第一实体抹除单元尚有空间可暂存数据，存储器管理电路仍会将此组第一实体抹除单元视为已被占用。请参照图7b，在多组第一实体抹除单元皆视为已被占用情况下，若存储器管理电路接收来自主机系统欲写入某个逻辑单元的数据时，将会没有足够的第一实体抹除单元来暂存此数据，进而导致主机系统需等待存储器管理电路执行对应于另一指令的数据整理的操作。在此情况下，存储器存储装置显然也无法达到上述对于写入数据的写入时间的需求(即，1sec)。换言之，若因主机系统等待存储器管理电路执行数据整理的操作而导致执行写入操作的时间过久，则主机系统11可能会把暂存于快取存储器的等待写入的数据清除，而产生因数据遗失所造成的影像或影片不完整。有鉴于此，在本范例实施例中，存储器管理电路502会为每一个第一实体抹除单元610(0)～610(d)记录计数值，并且在将对应一个写入指令(也称为第一写入指令)的数据(也称为第一数据)写入第一实体抹除单元610(0)～610(d)中的至少一实体抹除单元(也称为至少一第三实体抹除单元)时更新此些计数值。此些计数值会反应出每一个第一实体抹除单元处于闲置状态的时间，而通过识别为每一个第一实体抹除单元所计数的计数值，存储器管理电路502可得知每一个第一实体抹除单元的使用频率。在本范例实施例中，当存储器管理电路502判断第一实体抹除单元中的至少一实体抹除单元(也称为至少一第四实体抹除单元)的使用频率小于一预定值时，存储器管理电路502即会对此至少一第四实体抹除单元执行数据整理操作以将此至少一第四实体抹除单元中所储存的数据(也称为至少一第二数据)程序化至第二实体抹除单元的至少其中之一。特别是，在执行此数据整理操作时，此至少一第四实体抹除单元可能尚未被写满(即，此实体抹除单元的部分实体程序化单元尚未被写入数据)，据此，藉由存储器管理电路502主动地去整理暂存有长时间未被更动的数据的实体抹除单元，可避免存储器管理电路仍502将尚未被写满的实体抹除单元视为已被占用，更避免了上述因没有足够的第一实体抹除单元来暂存数据所导致的时间延迟与数据遗失的现象产生。为了更清楚地描述本发明的数据写入方法与存储器管理电路502的运作，以下将参照图8a～图8b以一范例来进行说明。图8a是根据本发明的一范例实施例所显示之执行对应第一写入指令的数据整理操作的示意图。图8b是根据本发明的一范例实施例所显示的执行对应第一写入指令之数据合并操作的示意图。请先参照图8a，存储器管理电路502从主机系统11接收到第一写入指令cmd1与对应于此第一写入指令cmd1的第一数据d1，并将此第一数据d1写入第一实体抹除单元中的第三实体抹除单元610(0)后，存储器管理电路502会计数第三实体抹除单元610(0)以外的第一实体抹除单元的计数值，即，将第一实体抹除单元610(1)～610(d)的计数值皆累加1，并判断此些第一实体抹除单元610(1)～610(d)中是否具有计数值大于一预定门槛值(也称为第一预定门槛值)的至少一实体抹除单元。具体而言，每当存储器管理电路502从主机系统11接收写入指令时，未被写入对应此些写入指令的数据的第一实体抹除单元的计数值会不断地被累加，换言之，计数值会反应出第一实体抹除单元处于一闲置状态的时间，而在此范例中，经多次未被写入数据的第一实体抹除单元的计数值会越大。在此，假设存储器管理电路502判断第四实体抹除单元610(3)的计数值大于所述第一预定门槛值，即，相当于第四实体抹除单元610(3)的使用频率小于预定值，则存储器管理电路502会执行数据整理操作以复制第四实体抹除单元610(3)中所储存的数据(也称为第二数据d2)至第二实体抹除单元610(d+1)。之后，存储器管理电路502会抹除第四实体抹除单元610(3)中所储存的第二数据d2以释出一个空的实体抹除单元，并将此第四实体抹除单元610(3)的计数值归零。本发明并不加以限制识别第一实体抹除单元610(0)～610(d)中使用频率小于预定值的实体抹除单元的方法，例如，在另一范例实施例中，在将第一数据写入第一实体抹除单元610(0)～610(d)中的第三实体抹除单元610(0)时，存储器管理电路502是计数此第三实体抹除单元610(0)的计数值，即，将第三实体抹除单元610(0)的计数值累加1，并判断第三实体抹除单元610(0)以外的第一实体抹除单元610(1)～610(d)中是否具有计数值小于一预定门槛值(也称为第二预定门槛值)的至少一实体抹除单元。在此范例中，每当存储器管理电路502从主机系统11接收写入指令时，被写入对应此些写入指令的数据的第一实体抹除单元的计数值会被累加，换言之，经多次未被写入数据的第一实体抹除单元的计数值会越小。在此，假设存储器管理电路502判断第四实体抹除单元610(3)的计数值小于所述第二预定门槛值，即，相当于第四实体抹除单元610(3)的使用频率小于预定值，则存储器管理电路502会执行数据整理操作以复制第四实体抹除单元610(3)中所储存的第二数据d2至第二实体抹除单元610(d+1)。之后，存储器管理电路502会抹除第四实体抹除单元610(3)中所储存的第二数据d2以释出一个空的实体抹除单元，并将此第四实体抹除单元610(3)的计数值归零。应注意的是，在上述范例实施例中，是以第四实体抹除单元不同于用以写入对应第一写入指令之第一数据的第三实体抹除单元的例子进行执行数据整理操作的说明，然而，在另一范例实施例中，用以写入对应第一写入指令的第一数据的第三实体抹除单元也有可能是长时间未被更动的数据的实体抹除单元，换言之，所识别出的使用频率小于预定值的第四实体抹除单元也可以是第三实体抹除单元。在此例子中，存储器管理电路502也会执行数据整理操作以复制第三实体抹除单元中原先储存有的数据与对应第一写入指令的第一数据至第二实体抹除单元的至少其中之一。此外，本发明并不欲加以限制上述的第一预定门槛值与第二预定门槛值，例如，所述第一预定门槛值可相同或不同于所述第二预定门槛值，且所述第一预定门槛值与所述第二预定门槛值可以是根据存储器存储装置10出厂时的技术规格来设定，也可以是根据存储器存储装置10的执行效能而被设定。此外，在又一范例实施例中，存储器管理电路502会记录每一个第一实体抹除单元610(0)～610(d)于一预定时段中数据的写入时间、写入次数或写入数据量，并且在将第一数据写入第一实体抹除单元610(0)～610(d)中的第三实体抹除单元610(0)时，对写入时间间隔较久、写入次数较少或写入数据量较少者进行数据整理操作，而所述数据整理操作已在前述对于图8a的描述中进行详细说明，在此不再重述。上述存储器管理电路502所执行的复制第四实体抹除单元610(3)中所储存的第二数据d2至第二实体抹除单元610(d+1)的数据整理操作是在存储器管理电路502接收第一写入指令cmd1后所执行的，因此，本范例实施例中将其称为对应第一写入指令cmd1的数据整理操作。在本范例实施例中，第二实体抹除单元610(d+1)～610(a)中更配置有一指令信息队列800，在存储器管理电路502执行对应第一写入指令cmd1的数据整理操作时，存储器管理电路502会将对应此第二数据d2的指令信息infor(2)(也称为第一指令信息)放入指令信息队列800中，其中指令信息队列800中的指令信息是以管线(pipeline)的方式被执行。具体而言，指令信息队列800中指令信息的执行顺序是符合先进先出(firstinfirstout,fifo)规则，例如，指令信息队列800具有第一端802与第二端804，指令信息队列800中指令信息会从第一端802开始陆续地被执行，而存储器管理电路502执行数据整理操作时所放入的对应某一数据的指令信息会接续前一个指令信息而被放入指令信息队列800中，换言之，存储器管理电路502当前放入的指令信息即为第二端804的指令信息。由于储存在第二实体抹除单元610(d+1)～610(a)的数据是经过整理且具有连续的逻辑地址的数据，因此，对应此些数据的指令信息也是依照此连续的逻辑地址而被排列于指令信息队列800中。特别是，在本范例实施例中，只要指令信息队列800中存放有指令信息，则存储器管理电路502就会不断地执行数据合并操作，以根据此些指令信息复制第二实体抹除单元中对应此些指令信息且具有一个实体抹除单元的大小的数据至第五实体抹除单元610(a+1)～610(b)的其中之一。请参照图8a与图8b，当存储器管理电路502将对应第二数据d2的第一指令信息infor(2)放入指令信息队列800中的同时，存储器管理电路502事实上仍会持续地根据其他的指令信息下达写入指令序列以执行数据合并操作，由此第一指令信息infor(2)会渐渐地往第一端802靠近，进而被存储器管理电路502所执行。例如，存储器管理电路502会根据指令信息infor(18)、指令信息infor(8)与第一指令信息infor(2)从一组第二实体抹除单元中复制包括第二数据d2且具有一个实体抹除单元的大小的数据至第五实体抹除单元610(a+1)中。在此，将包括第二数据d2且具有一个实体抹除单元的大小的数据程序化至第五实体抹除单元610(a+1)的操作称为对应第一写入指令cmd1的数据合并操作。特别是，通过本范例实施例的以管线的方式取得指令信息队列的指令信息并执行的机制，当一个写入指令被执行时，存储器管理电路502会先将对应此写入指令的数据整理至可重写式非易失性存储器模块406中用以暂存数据的实体抹除单元(即，第一阶段的数据整理操作)，之后，对应此些数据的指令信息会以管线的方式被执行，且对应此写入指令的数据会被写入可重写式非易失性存储器模块406中实际用以储存数据的实体抹除单元(即，第二阶段的数据合并操作)。因此，对应某一个写入指令的第一阶段(即，数据整理操作)与对应另一个写入指令的第二阶段(即，数据合并操作)可以同时地被执行。图9a与图9b是根据本发明的一范例实施例所显示的执行数据整理操作与数据合并操作所需的数据写入时间。更详细地说，假设在存储器管理电路502接收第一写入指令cmd1之后，接收到另一写入指令(也称为第二写入指令cmd2)与对应于此第二写入指令cmd2的数据(也称为第三数据)，存储器管理电路502也会执行对应于此第二写入指令cmd2的数据整理操作。在此，对应于此第二写入指令cmd2的数据整理操作是相同或相似于上述对应于第一写入指令cmd1的数据整理操作，而数据整理操作已在前述对于图8a的描述中进行详细说明，在此不再重述。特别是，对应第一写入指令cmd1的数据合并操作是独立于对应第二写入指令cmd2的数据整理操作而被执行。例如，对应第一写入指令cmd1的数据合并操作是在对应第二写入指令cmd2的数据整理操作的期间被执行。值得注意的是，在此所述的“对应第一写入指令cmd1的数据合并操作是在对应第二写入指令cmd2的数据整理操作的期间被执行”指的可以是对应第一写入指令cmd1的数据合并操作与对应第二写入指令cmd2的数据整理操作同时被执行(如图9a所示)，或是执行对应第一写入指令cmd1的数据合并操作的期间(例如，数据合并操作的期间901～903的其中之一)与执行对应第二写入指令cmd2的数据整理操作的期间重叠(如图9b所示)，本发明并不加以限制。如此一来，在执行数据整理操作与执行数据合并操作各需600ms的例子中，藉由本发明的以管线的方式取得指令信息队列的指令信息并执行的的机制，存储器管理电路502所执行的对应一个指令的数据整理操作与数据合并操作的数据写入时间相当于仅需600ms或1sec以内的时间，据此，可满足存储器存储装置的数据写入时间的需求，更避免因数据写入速度过慢而造成暂存于快取存储器的数据在还未写入至可重写式非易失性存储器模块之前就被抹除的情况。图10是根据本发明的范例实施例所显示的数据写入方法的流程图。请参照图10，在步骤s1001中，存储器管理电路502接收第一写入指令与对应于所述第一写入指令的第一数据，且将所述第一数据写入第一实体抹除单元中的至少一第三实体抹除单元。在步骤s1003中，若所述第一实体抹除单元中的至少一第四实体抹除单元的使用频率小于所述预定值，存储器管理电路502会执行对应第一写入指令的数据整理操作以复制至少一第四实体抹除单元中所储存的至少一第二数据至第二实体抹除单元的至少其中之一。然而，图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。综上所述，本发明范例实施例提出的数据写入方法、存储器存储装置与存储器控制电路单元，藉由识别为每一个实体抹除单元所计数的计数值，可得知每一个用以暂存数据之实体抹除单元处于闲置状态的时间，以主动地去整理暂存有长时间未被更动的数据的实体抹除单元，由此避免因没有足够的实体抹除单元来暂存数据所导致的时间延迟与数据遗失的现象产生。另一方面，通过本发明的以管线的方式取得指令信息队列的指令信息并执行的机制，对应某一个写入指令的数据整理操作与对应另一个写入指令的数据合并操作可以同时地被执行，由此实质地缩短对于一个写入指令之数据写入时间。综上，配合本发明主动地去整理暂存有长时间未被更动的数据的实体抹除单元与以管线执行指令信息的机制，不仅能有效地满足存储器存储装置的数据写入时间的需求，更避免因数据写入速度过慢而造成暂存于快取存储器的数据在还未写入至可重写式非易失性存储器模块之前就被抹除的情况。如此一来，有效地提升了存储器存储装置进行数据写入操作时的速度与效能，更确保所储存的数据的可靠度。虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属
技术领域：
：中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，均在本发明范围内。当前第1页12当前第1页12