非依电性存储器装置及其操作方法与流程

本发明是有关于一种存储器，且特别是有关于一种非依电性存储器装置及其操作方法。

背景技术：

闩锁器(latch)、正反器(flip-flop)、静态随机存取存储器(staticrandomaccessmemory,sram)等具有存储数据功能的传统逻辑存储器电路进入待机模式时，为了保存数据持续存在，系统必须要一直提供电源给传统逻辑存储器电路。此时，传统逻辑存储器电路的功耗十分可观。若单纯地以传统非依电性存储器来取代所述逻辑存储器电路，虽然在待机模式可完全切断传统非依电性存储器的电源而达到零功耗的目的，但是传统非依电性存储器无法达到所述逻辑存储器电路的操作速度。因此若可结合所述逻辑存储器电路与非依电性存储器的优点，便可保持原先操作速度的特色，并且在待机模式中切断电源来解决功耗问题。

技术实现要素：

本发明提供一种非依电性存储器装置及其操作方法，以特定的架构结合逻辑存储器电路与非依电性存储元件的特性。在正常操作期间此非依电性存储器装置具有逻辑存储器电路的存取特性，而在断电期间逻辑存储器电路的已存储数据可以备份至非依电性存储元件。

本发明的实施例提供一种非依电性存储器装置。非依电性存储器装置包括逻辑存储器电路、非依电性存储元件、写电路以及读电路。写电路的输入端耦接至逻辑存储器电路的输出端，以接收逻辑存储器电路的已存储数据。写电路的第一输出端耦接至非依电性存储元件的第一端。写电路的第二输出端耦接至非依电性存储元件的第二端。在写期间，写电路将逻辑存储器电路的已存储数据写入非依电性存储元件。读电路的第一输入端耦接至非依电性存储元件的第一端。读电路的第二输入端耦接至非依电性存储元件的第二端。读电路的输出端耦接至逻辑存储器电路的输出端。在读期间读电路经由逻辑存储器电路的输出端将非依电性存储元件的数据回存至逻辑存储器电路。

在本发明的一实施例中，上述的逻辑存储器电路包括与非门、第一传输门、第一非门以及第二传输门。与非门的第一输入端耦接至重置信号。第一传输门的第一端耦接至与非门的输出端。第一传输门的第二端耦接至逻辑存储器电路的输出端。第一传输门的p通道栅极受控于第一读信号。第一传输门的n通道栅极受控于第二读信号，其中第二读信号为第一读信号的反相信号。在正常操作期间与写期间，第一传输门为导通。在读期间，第一传输门为截止。第一非门的输入端耦接至第一传输门的第二端。第二传输门的第一端耦接至第一非门的输出端。第二传输门的第二端耦接至与非门的第二输入端。第二传输门的p通道栅极受控于第一栅控信号。第二传输门的n通道栅极受控于第二栅控信号，其中第二栅控信号为第一栅控信号的反相信号。

在本发明的一实施例中，上述的逻辑存储器电路还包括第三传输门。第三传输门的第一端作为逻辑存储器电路的输入端。第三传输门的第二端耦接至与非门的第二输入端。第三传输门的p通道栅极受控于第二栅控信号。第三传输门的n通道栅极受控于第一栅控信号。

在本发明的一实施例中，上述的非依电性存储器装置还包括第二非门、第二与非门以及第三非门。第二非门的输入端接收第一读信号。第二非门的输出端提供第二读信号。第二与非门的第一输入端接收原始栅控信号。第二与非门的第二输入端耦接至第二非门的输出端。第二与非门的输出端提供第二栅控信号。第三非门的输入端耦接至第二与非门的输出端，以接收第二栅控信号。第三非门的输出端提供第一栅控信号。

在本发明的一实施例中，上述的逻辑存储器电路包括与非门、第一非门以及第一开关。与非门的第一输入端耦接至重置信号。与非门的输出端耦接至逻辑存储器电路的输出端。第一非门的输入端耦接至与非门的输出端。第一开关的第一端耦接至第一非门的输出端。第一开关的第二端耦接至与非门的第二输入端。第一开关受控于第一栅控信号。

在本发明的一实施例中，上述的逻辑存储器电路还包括第二开关。第二开关的第一端作为逻辑存储器电路的输入端。第二开关的第二端耦接至与非门的第二输入端。第二开关受控于第二栅控信号，其中第二栅控信号为第一栅控信号的反相信号。

在本发明的一实施例中，上述的逻辑存储器电路包括第一与非门、第一传输门、第一非门、第二传输门、第三传输门、第四传输门、第二与非门、第五传输门、第二非门以及第六传输门。第一与非门的第一输入端耦接至第一重置信号。第一传输门的第一端耦接至第一与非门的输出端。第一传输门的p通道栅极受控于第一读信号。第一传输门的n通道栅极受控于第二读信号，其中第二读信号为第一读信号的反相信号。在正常操作期间与写期间，第一传输门为导通。在读期间，第一传输门为截止。第一非门的输入端耦接至第一传输门的第二端。第二传输门的第一端耦接至第一非门的输出端。第二传输门的第二端耦接至第一与非门的第二输入端。第二传输门的p通道栅极受控于第一时脉信号。第二传输门的n通道栅极受控于第二时脉信号，其中第二时脉信号为第一时脉信号的反相信号。第三传输门的第一端耦接至第一与非门的输出端。第三传输门的n通道栅极受控于第三时脉信号。第三传输门的p通道栅极受控于第四时脉信号，其中第四时脉信号为第三时脉信号的反相信号。第四传输门的第一端耦接至第一非门的输入端。第四传输门的n通道栅极受控于第一读信号。第四传输门的p通道栅极受控于第二读信号，其中在正常操作期间与写期间，第四传输门为截止。在读期间，第四传输门为导通。第二与非门的第一输入端耦接至第二重置信号，其中第二重置信号为第一重置信号的反相信号。第二与非门的第二输入端耦接至第三传输门的第二端。第五传输门的第一端耦接至第二与非门的输出端。第五传输门的第二端耦接至逻辑存储器电路的输出端。第五传输门的p通道栅极受控于第一读信号。第五传输门的n通道栅极受控于第二读信号。在正常操作期间与写期间，第五传输门为导通。在读期间，第五传输门为截止。第二非门的输入端耦接至第五传输门的第二端。第六传输门的第一端耦接至第二非门的输出端。第六传输门的第二端耦接至第二与非门的第二输入端与第四传输门的第二端。第六传输门的p通道栅极受控于第三时脉信号。第六传输门的n通道栅极受控于第四时脉信号。

在本发明的一实施例中，上述的非依电性存储器装置还包括第三非门、第三与非门、第四非门、第五非门、第四与非门以及第六非门。第三非门的输入端接收第一读信号。第三非门的输出端提供第二读信号。第三与非门的第一输入端接收原始时脉信号。第三与非门的第二输入端耦接至第三非门的输出端。第三与非门的输出端提供第四时脉信号。第四非门的输入端耦接至第三与非门的输出端，以接收第四时脉信号。第四非门的输出端提供第三时脉信号。第五非门的输入端接收原始时脉信号。第四与非门的第一输入端耦接至第五非门的输出端。第四与非门的第二输入端耦接至第三非门的输出端。第四与非门的输出端提供第二时脉信号。第六非门的输入端耦接至第四与非门的输出端，以接收第二时脉信号。第六非门的输出端提供第一时脉信号。

在本发明的一实施例中，上述的逻辑存储器电路包括第一与非门、第一非门、第一开关、第二开关、缓冲器、第二与非门、第二非门以及第三开关。第一与非门的第一输入端耦接至第一重置信号。第一非门的输入端耦接至第一与非门的输出端。第一开关的第一端耦接至第一非门的输出端。第一开关的第二端耦接至第一与非门的第二输入端。第一开关受控于第一时脉信号。第二开关的第一端耦接至第一与非门的输出端。第二开关受控于第二时脉信号。缓冲器的输出端耦接至第一非门的输入端。缓冲器受控于读信号。第二与非门的第一输入端耦接至第二重置信号，其中第二重置信号为第一重置信号的反相信号。第二与非门的第二输入端耦接至第二开关的第二端。第二非门的输入端耦接至第二与非门的输出端。第三开关的第一端耦接至第二非门的输出端。第三开关的第二端耦接至第二与非门的第二输入端与缓冲器的输入端。第三开关受控于第三时脉信号，其中第三时脉信号为第二时脉信号的反相信号。

在本发明的一实施例中，上述的写电路包括第一电平移位器以及第二电平移位器。第一电平移位器的输入端耦接至逻辑存储器电路的输出端。第一电平移位器的输出端作为写电路的第二输出端。第一电平移位器受控于写信号。当写信号为第一逻辑态时，第一电平移位器的输出端被禁能。当写信号为第二逻辑态时，第一电平移位器的输出端依照逻辑存储器电路的输出端的信号而决定输出高写电压或低写电压，其中高写电压与低写电压的电压差大于非依电性存储元件的阈电压。第二电平移位器的输入端耦接至逻辑存储器电路的第二输出端。第二电平移位器的输出端作为写电路的第一输出端。第二电平移位器受控于写信号。当写信号为第一逻辑态时，第二电平移位器的输出端被禁能。当写信号为第二逻辑态时，第二电平移位器的输出端依照逻辑存储器电路的第二输出端的信号而决定输出高写电压或低写电压。

在本发明的一实施例中，上述的写电路包括第一缓冲器以及第二缓冲器。第一缓冲器的输入端耦接至逻辑存储器电路的输出端。第一缓冲器的输出端作为写电路的第二输出端。第一缓冲器的电源端耦接至高写电压。第一缓冲器的参考电压端耦接至低写电压。高写电压与低写电压的电压差大于非依电性存储元件的阈电压。第一缓冲器受控于写信号而决定是否禁能第一缓冲器的输出端。第二缓冲器的输入端耦接至逻辑存储器电路的第二输出端。第二缓冲器的输出端作为写电路的第一输出端。第二缓冲器的电源端耦接至高写电压。第二缓冲器的参考电压端耦接至低写电压。第二缓冲器受控于写信号而决定是否禁能第二缓冲器的输出端。

在本发明的一实施例中，上述的读电路包括第一开关、电阻器、第二开关以及第三开关。第一开关的第一端作为读电路的输出端，以耦接至逻辑存储器电路的输出端。第一开关的第二端作为读电路的第一输入端，以耦接至非依电性存储元件的第一端。第一开关受控于第一读信号。在正常操作期间与写期间，第一开关为截止。在读期间，第一开关为导通。电阻器的第一端耦接至第一开关的第二端。第二开关的第一端耦接至电阻器的第二端。第二开关的第二端耦接至系统电压。第二开关的控制端受控于第二读信号。在正常操作期间与写期间，第二开关为截止。在读期间，第二开关为导通。第三开关的第一端作为读电路的第二输入端，以耦接至非依电性存储元件的第二端。第三开关的第二端耦接至参考电压。第三开关的控制端受控于第一读信号。在正常操作期间与写期间，第三开关为截止。在读期间，第三开关为导通。

在本发明的一实施例中，上述的读电路包括缓冲器、电阻器、第一开关以及第二开关。缓冲器的输出端作为读电路的输出端，以耦接至逻辑存储器电路的输出端。缓冲器的输入端作为读电路的第一输入端，以耦接至非依电性存储元件的第一端。缓冲器受控于第一读信号。在正常操作期间与写期间，缓冲器被禁能。在读期间，缓冲器被致能。电阻器的第一端耦接至缓冲器的输入端。第一开关的第一端耦接至电阻器的第二端。第一开关的第二端耦接至系统电压。第一开关的控制端受控于第二读信号。在正常操作期间与写期间，第一开关为截止。在读期间，第一开关为导通。第二开关的第一端作为读电路的第二输入端，以耦接至非依电性存储元件的第二端。第二开关的第二端耦接至参考电压。第二开关的控制端受控于第一读信号。在正常操作期间与写期间，第二开关为截止。在读期间，第二开关为导通。

本发明的实施例提供一种非依电性存储器装置的操作方法。所述操作方法包括：配置逻辑存储器电路、非依电性存储元件、写电路以及读电路于非依电性存储器装置；由写电路在写期间将逻辑存储器电路的已存储数据写入非依电性存储元件；以及由读电路在读期间经由逻辑存储器电路的输出端将非依电性存储元件的数据回存至逻辑存储器电路。其中，写电路的输入端耦接至逻辑存储器电路的输出端，写电路的第一输出端耦接至非依电性存储元件的第一端，写电路的第二输出端耦接至非依电性存储元件的第二端，读电路的第一输入端耦接至非依电性存储元件的第一端，读电路的第二输入端耦接至非依电性存储元件的第二端，读电路的输出端耦接至逻辑存储器电路的输出端。

在本发明的一实施例中，上述的非依电性存储元件包括电阻性存储元件。电阻性存储元件的上电极与下电极分别作为所述非依电性存储元件的第一端与第二端。

在本发明的一实施例中，上述的操作方法还包括：在正常操作期间禁能写电路以及读电路；在写期间禁能读电路；在写期间致能写电路，以便将逻辑存储器电路的已存储数据写入非依电性存储元件；在读期间禁能写电路；以及在读期间致能读电路，以便将非依电性存储元件的数据回存至逻辑存储器电路。

基于上述，本发明实施例所述非依电性存储器装置及其操作方法可以利用特定的架构结合逻辑存储器电路与非依电性存储元件。在正常操作期间，写电路以及读电路被禁能。因此，非依电性存储元件在正常操作期间不会影响逻辑存储器电路的运作。在写期间，读电路被禁能而写电路被致能，因此写电路可以将逻辑存储器电路的已存储数据写入(备份至)非依电性存储元件。在读期间，写电路被禁能而读电路被致能，因此读电路可以将非依电性存储元件的数据回存至逻辑存储器电路。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明一实施例所绘示的一种非依电性存储器装置的电路方块示意图。

图2是依照一实施例说明图1所示非依电性存储元件的特性曲线示意图。

图3是依照本发明实施例说明一种非依电性存储器装置的操作方法的流程示意图。

图4是依照本发明另一实施例所绘示的一种非依电性存储器装置的电路方块示意图。

图5是依照本发明一实施例说明图4所示电路的信号时序示意图。

图6是依照本发明再一实施例所绘示的一种非依电性存储器装置的电路方块示意图。

图7是依照本发明又一实施例所绘示的一种非依电性存储器装置的电路方块示意图。

图8是依照本发明一实施例说明图7所示电路的信号时序示意图。

图9是依照本发明又一实施例所绘示的一种非依电性存储器装置的电路方块示意图。

符号说明：

100、400、600、700、900：非依电性存储器装置

110：逻辑存储器电路

111：与非门

112、114、115：传输门

113、116：非门

117、118：开关

120：写电路

121：第一电平移位器

122：第二电平移位器

123：第一缓冲器

124：第二缓冲器

130：非依电性存储元件

140：读电路

141、143、144：开关

142：电阻器

145：缓冲器

150、160：控制电路

151、153：非门

152：与非门

161、163、164、166：非门

162、165：与非门

210、220、230、240：曲线

711：与非门

717：或非门

712、714、715、716、718、720、721：传输门

713、719、722：非门

723、724、726、727：开关

725：缓冲器

be：下电极

ck：原始时脉信号

ck0、ck0b、ck1、ck1b：时脉信号

d：输入端

g：原始栅控信号

ge：第一栅控信号

geb：第二栅控信号

gnd：接地电压

hrs：高阻态

lrs：低阻态

npp：停止供电期间

q、qb：输出端

r、rb：重置信号

rd：第一读信号

rdb：第二读信号

rp：读期间

s310、s320、s330：步骤

te：上电极

vdd：系统电压

vfw：生成电压

vreset：重置电压

vset：设定电压

wp：写期间

wr：写信号

具体实施方式

在本案说明书全文(包括权利要求)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。

图1是依照本发明一实施例所绘示的一种非依电性存储器装置100的电路方块示意图。非依电性存储器装置100包括逻辑存储器电路110、写电路120、非依电性存储元件130以及读电路140。依照设计需求，逻辑存储器电路110可以是任何依电性存储器元件/电路。例如(但不限于此)，逻辑存储器电路110可以包括闩锁器、正反器、静态随机存取存储器或是其他具有存储数据功能的存储器电路/元件。与非依电性存储元件130相比，逻辑存储器电路110具有更快的存取速度。

逻辑存储器电路110具有输入端(例如输入端d)与输出端(例如输出端q或输出端qb)。写电路120的输入端耦接至逻辑存储器电路110的输出端(例如输出端q或输出端qb)，以接收逻辑存储器电路110的已存储数据。写电路120的第一输出端耦接至非依电性存储元件130的第一端，而写电路120的第二输出端耦接至非依电性存储元件130的第二端。非依电性存储元件130可以是电阻式存储器(resistivememory)、相变化存储器(phasechangememory,pcm)或是其他非易失性存储器。例如，于图1所示实施例中，非依电性存储元件130包括电阻性存储元件，其中电阻性存储元件的上电极(topelectrode)te作为所述非依电性存储元件130的第一端以耦接至写电路120的第一输出端，而电阻性存储元件的下电极(bottomelectrode)be作为所述非依电性存储元件130的第二端以耦接至写电路120的第二输出端。读电路140的第一输入端耦接至非依电性存储元件130的第一端(例如上电极te)。读电路140的第二输入端耦接至非依电性存储元件130的第二端(例如下电极be)。读电路140的输出端耦接至逻辑存储器电路110的输出端(例如输出端q或输出端qb)。

应用本实施例者可以视其设计需求而以任何方式实现上述非依电性存储元件130。例如(但不限于此)，上述非依电性存储元件130的构造可以是在基板(substrate)垂直方向上按照“下电极be、可变电阻体、上电极te”的顺序来层叠而成。例如，在镧铝氧化物laalo3(lao)的单晶基板上所沉积的下电极be材料可以是钇钡铜氧化物yba2cu3o7(ybco)膜，可变电阻体的材料可以是钙钛矿型氧化物的结晶性镨钙锰氧化物pr1-xcaxmno3(pcmo)膜，上电极te材料可以是溅镀所沉积的ag膜。此外，除了上述钙钛矿材料以外，已知znse-ge异质构造或者关于ti、nb、hf、zr、ta、ni、v、zn、sn、in、th、al等金属的氧化物亦可能作为上述可变电阻体的材料。基于可变电阻体的材料的不同，非依电性存储元件130的电阻特性亦不相同。依据在上电极te和下电极be之间所施加的电压的方向，此非依电性存储元件130的电阻值能够可逆改变。藉由读取该可变电阻体材料的电阻值，能够实现电阻式存储器的功效。

图2是依照一实施例说明图1所示非依电性存储元件130的特性曲线示意图。图2横轴表示非依电性存储元件130的上电极te与下电极be之间的电压差(即上电极te的电压减下电极be的电压)，而纵轴表示流经非依电性存储元件130的电流值。曲线210与曲线220表示处于低阻态lrs的非依电性存储元件130的电流对电压特性曲线，而曲线230与曲线240表示处于高阻态hrs的非依电性存储元件130的电流对电压特性曲线。依照材质的不同，所述低阻态lrs的电阻值可以是数十欧姆或数百欧姆(例如数kω)，而所述高阻态hrs的电阻值可以大于低阻态lrs电阻值的数十倍以上(例如10k～100mω)。假设非依电性存储元件130处于高阻态hrs(参照曲线230)，当非依电性存储元件130的上电极te与下电极be之间的电压差大于第一阈电压(即图2所示设定电压vset)时，非依电性存储元件130会发生“设定(set)”操作，使得非依电性存储元件130的阻态会从高阻态hrs转变为低阻态lrs。请参照曲线220，当低阻态lrs的非依电性存储元件130的上电极te与下电极be之间的电压差小于第二阈电压(即图2所示重置电压vreset)时，非依电性存储元件130会发生“重置(reset)”操作，使得非依电性存储元件130的阻态会从低阻态lrs转变为高阻态hrs。

图3是依照本发明实施例说明一种非依电性存储器装置100的操作方法的流程示意图。于步骤s310中，逻辑存储器电路110、写电路120、非依电性存储元件130以及读电路130被配置于非依电性存储器装置100。在正常操作期间，写电路120以及读电路140可以被禁能。于被禁能期间中，写电路120的输入端及/或读电路140的输出端处于浮接状态或高阻抗状态。因此，写电路120、非依电性存储元件130以及读电路130在正常操作期间不会影响逻辑存储器电路110的运作。

在写期间，读电路140可以被禁能。于被禁能期间中，读电路140的第一输入端与第二输入端处于浮接状态或高阻抗状态。写电路120在写期间将逻辑存储器电路110的已存储数据写入(备份至)非依电性存储元件130(步骤s320)。举例来说(但不限于此)，假设逻辑存储器电路110的已存储数据为逻辑“1”，则写电路120可以在写期间将非依电性存储元件130的阻态设定为低阻态lrs。假设逻辑存储器电路110的已存储数据为逻辑“0”，则写电路120可以在写期间将非依电性存储元件130的阻态重置为高阻态hrs。系统会判断是否进入待机模式，例如待机或关机。当进入待机或关机(断电)时，非依电性存储器装置100会先进行存储程序(步骤s320，进入写期间)，以将逻辑存储器电路110的信息/数据记录于非依电性存储元件130。完成前述存储程序(步骤s320)后，系统可以停止供电给逻辑存储器电路110，以减少逻辑存储器电路110的功耗。至此，非依电性存储器装置100已进入待机或关机状态/模式。

当非依电性存储器装置100结束待机或关机状态/模式时，所述非依电性存储器装置100进行恢复程序(步骤s330，进入读期间)，以便将非依电性存储元件130所存储的信息写回到逻辑存储器电路110。于恢复程序中，逻辑存储器电路110的输出端(例如输出端q或输出端qb)尚处于未备妥状态(例如浮接状态、高阻抗状态、或其他未知逻辑态等)。在读期间，写电路120可以被禁能。于被禁能期间中，写电路120的第一输出端与第二输出端处于浮接状态或高阻抗状态。读电路140在读期间经由逻辑存储器电路110的输出端(例如输出端q或输出端qb)将非依电性存储元件130的数据回存至逻辑存储器电路110。举例来说(但不限于此)，假设非依电性存储元件130的“数据”为低阻态lrs(相当于逻辑“1”)，则读电路140在读期间可以经由逻辑存储器电路110的输出端将逻辑“1”回存至逻辑存储器电路110。假设非依电性存储元件130的“数据”为高阻态hrs(相当于逻辑“0”)，则读电路140在读期间可以经由逻辑存储器电路110的输出端将逻辑“0”回存至逻辑存储器电路110。完成前述恢复程序(步骤s330)后，逻辑存储器电路110可以进行正常操作。

因此，本实施例所述非依电性存储器装置100及其操作方法可以利用特定的架构结合逻辑存储器电路110与非依电性存储元件130。在正常操作期间，写电路120以及读电路140被禁能。因此，非依电性存储元件130在正常操作期间不会影响逻辑存储器电路110的运作。在写期间，读电路140被禁能，而写电路120被致能以将逻辑存储器电路110的已存储数据写入(备份至)非依电性存储元件130。在读期间，写电路140被禁能，而读电路140被致能以将非依电性存储元件130的数据回存至逻辑存储器电路110。

图4是依照本发明另一实施例所绘示的一种非依电性存储器装置400的电路方块示意图。非依电性存储器装置400包括逻辑存储器电路110、写电路120、非依电性存储元件130、读电路140以及控制电路150。图4所示逻辑存储器电路110、写电路120、非依电性存储元件130以及读电路140可以参照图1至图3的相关说明而类推。

于图4所示实施例中，控制电路150包括非门151、与非门152以及非门153。非门151的输入端可以从前级电路(例如控制器，未绘示)接收第一读信号rd。非门151的输出端提供第二读信号rdb给逻辑存储器电路110与读电路140，其中第二读信号rdb为第一读信号rd的反相信号。与非门152的第一输入端可以从前级电路(例如控制器，未绘示)接收原始栅控信号g。与非门152的第二输入端耦接至非门151的输出端，以接收第二读信号rdb。与非门152的输出端提供第二栅控信号geb给逻辑存储器电路110。非门153的输入端耦接至与非门152的输出端，以接收第二栅控信号geb。非门153的输出端提供第一栅控信号ge给逻辑存储器电路110，其中第一栅控信号ge为第二栅控信号geb的反相信号。

于图4所示实施例中，逻辑存储器电路110包括与非门111、传输门112、非门113、传输门114、传输门115以及非门116。传输门115的p通道栅极受控于第二栅控信号geb。传输门115的n通道栅极受控于第一栅控信号ge。传输门115的第一端作为逻辑存储器电路110的输入端d。传输门115的第二端耦接至与非门111的第二输入端。与非门111的第一输入端可以从前级电路(例如控制器，未绘示)接收重置信号rb。非门116的输入端耦接至与非门111的输出端。非门116的输出端作为逻辑存储器电路110的输出端q。

传输门112的第一端耦接至与非门111的输出端。传输门112的第二端耦接至逻辑存储器电路110的输出端qb。传输门112的p通道栅极受控于第一读信号rd。传输门112的n通道栅极受控于第二读信号rdb。在正常操作期间与写期间，传输门112为导通。在读期间，传输门112为截止。非门113的输入端耦接至传输门112的第二端。传输门114的第一端耦接至非门113的输出端。传输门114的第二端耦接至与非门111的第二输入端。传输门114的p通道栅极受控于第一栅控信号ge。传输门114的n通道栅极受控于第二栅控信号geb。

于图4所示实施例中，写电路120包括第一电平移位器121与第二电平移位器122。第一电平移位器121的输入端耦接至逻辑存储器电路110的输出端qb。第一电平移位器121的输出端作为写电路120的第二输出端，以耦接至非依电性存储元件130的第二端(例如下电极be)。第一电平移位器121的致能控制端可以从前级电路(例如控制器，未绘示)接收写信号wr。第一电平移位器121受控于写信号wr。当写信号wr为第一逻辑态(例如逻辑“0”)时，第一电平移位器121的输出端被禁能。当写信号wr为第二逻辑态(例如逻辑“1”)时，第一电平移位器121的输出端依照逻辑存储器电路110的输出端qb的信号而决定输出高写电压(例如生成(forming)电压vfw)或低写电压(例如接地电压gnd)。其中，高写电压与低写电压的电压差大于非依电性存储元件130的阈电压，例如大于图2所示设定电压vset的绝对值，以及/或是大于图2所示重置电压vreset的绝对值。

第二电平移位器122的输入端耦接至逻辑存储器电路110的输出端q。第二电平移位器122的输出端作为写电路120的第一输出端，以耦接至非依电性存储元件130的第一端(例如上电极te)。第二电平移位器122的致能控制端可以从前级电路(例如控制器，未绘示)接收写信号wr。第二电平移位器122受控于写信号wr。当写信号wr为第一逻辑态(例如逻辑“0”)时，第二电平移位器122的输出端被禁能。当写信号wr为第二逻辑态(例如逻辑“1”)时，第二电平移位器122的输出端依照逻辑存储器电路110的输出端q的信号而决定输出高写电压(例如生成电压vfw)或低写电压(例如接地电压gnd)。

举例来说，假设逻辑存储器电路110的输出端q的信号为逻辑“1”(亦即输出端qb的信号为逻辑“0”)，以及假设写信号wr为第二逻辑态(例如逻辑“1”)，则第一电平移位器121可以在写期间将输出端q的信号转换为高写电压(例如生成电压vfw)，而第二电平移位器122可以在写期间将输出端qb的信号转换为低写电压(例如接地电压gnd)。高写电压被传送至非依电性存储元件130的第一端(例如上电极te)，而低写电压被传送至非依电性存储元件130的第二端(例如下电极be)。因此，非依电性存储元件130的阻态被设定为低阻态lrs。以此类推，当逻辑存储器电路110的输出端q的信号为逻辑“0”(亦即输出端qb的信号为逻辑“1”)时，非依电性存储元件130的阻态在写期间将被重置为高阻态hrs。

写电路120的实现方式并不限于第一电平移位器121与第二电平移位器122。举例来说，在另一实施例中，写电路120包括第一缓冲器123以及第二缓冲器124。第一缓冲器123的输入端耦接至逻辑存储器电路110的输出端qb。第一缓冲器123的输出端作为写电路120的第二输出端，以耦接至非依电性存储元件130的第二端(例如下电极be)。第一缓冲器123的电源端耦接至高写电压(例如生成电压vfw)。第一缓冲器123的参考电压端耦接至低写电压(例如接地电压gnd)。生成电压vfw与接地电压gnd的电压差大于非依电性存储元件130的阈电压，例如大于图2所示设定电压vset的绝对值，以及/或是大于图2所示重设电压vreset的绝对值。第一缓冲器123的致能控制端可以从前级电路(例如控制器，未绘示)接收写信号wr。第一缓冲器123受控于写信号wr而决定是否禁能第一缓冲器123的输出端。

第二缓冲器124的输入端耦接至逻辑存储器电路110的输出端q。第二缓冲器124的输出端作为写电路120的第一输出端，以耦接至非依电性存储元件130的第一端(例如上电极te)。第二缓冲器124的电源端耦接至高写电压(例如生成电压vfw)。第二缓冲器124的参考电压端耦接至低写电压(例如接地电压gnd)。第二缓冲器124的致能控制端可以从前级电路(例如控制器，未绘示)接收写信号wr。第二缓冲器受控于写信号wr而决定是否禁能第二缓冲器124的输出端。

假设逻辑存储器电路110的输出端q的信号为逻辑“1”(亦即输出端qb的信号为逻辑“0”)，以及假设写信号wr为第二逻辑态(例如逻辑“1”)，则第一缓冲器123可以在写期间将输出端q的信号转换为高写电压(例如生成电压vfw)，而第二缓冲器124可以在写期间将输出端qb的信号转换为低写电压(例如接地电压gnd)。因此，当逻辑存储器电路110的输出端q的信号为逻辑“1”(亦即输出端qb的信号为逻辑“0”)时，非依电性存储元件130的阻态被设定为低阻态lrs。以此类推，当逻辑存储器电路110的输出端q的信号为逻辑“0”(亦即输出端qb的信号为逻辑“1”)时，非依电性存储元件130的阻态在写期间将被重置为高阻态hrs。

于图4所示实施例中，读电路140包括开关141、电阻器142、开关143以及开关144。开关141的第一端作为读电路140的输出端，以耦接至逻辑存储器电路110的输出端qb。开关141的第二端作为读电路140的第一输入端，以耦接至非依电性存储元件130的第一端(例如上电极te)。开关141受控于第一读信号rd。在正常操作期间与写期间，开关141为截止。在读期间，开关141为导通。开关141可以是传输门(或其他开关元件/电路)，其中所述传输门的p通道栅极受控于第二读信号rdb，而所述传输门的n通道栅极受控于第一读信号rd。

电阻器142的第一端耦接至开关141的第二端。开关143的第一端耦接至电阻器142的第二端。开关143的第二端耦接至系统电压vdd。开关143的控制端受控于第二读信号rdb。在正常操作期间与写期间，开关143为截止。在读期间，开关143为导通。开关143可以是p通道金属氧化物半导体(p-chennelmetaloxidesemiconductor,pmos)晶体管(或其他开关元件/电路)，其中所述pmos晶体管的栅极受控于第二读信号rdb，如图4所示。开关144的第一端作为读电路140的第二输入端，以耦接至非依电性存储元件130的第二端(例如下电极be)。开关144的第二端耦接至参考电压(例如接地电压gnd)。开关144的控制端受控于第一读信号rd。在正常操作期间与写期间，开关144为截止。在读期间，开关144为导通。开关144可以是n通道金属氧化物半导体(n-chennelmetaloxidesemiconductor,nmos)晶体管(或其他开关元件/电路)，其中所述nmos晶体管的栅极受控于第一读信号rd，如图4所示。

在读期间，开关141、开关143与开关144为导通。假设非依电性存储元件130的组态为低阻态lrs(相当于逻辑“1”)，电阻器142与非依电性存储元件130所形成的电阻串可以提供分压电压(逻辑低电压)给开关141。开关141可以经由逻辑存储器电路110的输出端qb将此逻辑低电压(相当于逻辑“0”)回存至逻辑存储器电路110。因此在读期间结束后，逻辑存储器电路110的输出端qb的信号回复为逻辑“0”(亦即输出端q的信号回复为逻辑“1”)。假设非依电性存储元件130的组态为高阻态hrs(相当于逻辑“0”)，电阻器142与非依电性存储元件130所形成的电阻串可以提供分压电压(逻辑高电压)给开关141。开关141可以经由逻辑存储器电路110的输出端qb将此逻辑高电压(相当于逻辑“1”)回存至逻辑存储器电路110。因此在读期间结束后，逻辑存储器电路110的输出端qb的信号回复为逻辑“1”(亦即输出端q的信号回复为逻辑“0”)。完成前述读期间后，逻辑存储器电路110可以进行正常操作。

图5是依照本发明一实施例说明图4所示电路的信号时序示意图。图5所示横轴表示时间，纵轴表示电压。如图5所示，于进行存储程序(写期间wp)前，逻辑存储器电路110的输出端q是高电压电平(例如逻辑“1”)，亦即逻辑存储器电路110的输出端qb是逻辑“0”。当系统进入待机或关机(断电)前，非依电性存储器装置400会先进行存储程序(写期间wp)，以将逻辑存储器电路110的信息/数据记录于非依电性存储元件130。于写期间wp中，写信号wr被拉升至高电压电平(例如逻辑“1”)，使得第二缓冲器124可以将输出端q的信号(逻辑“1”)转换为高写电压(例如生成电压vfw)，而第一缓冲器123可以将输出端qb的信号(逻辑“0”)转换为低写电压(例如接地电压gnd)。此时，第二缓冲器124所提供的电流从非依电性存储元件130的上电极te流向非依电性存储元件130的下电极be，使得非依电性存储元件130的阻态会被设定为低阻态lrs。

完成前述存储程序(写期间wp)后，非依电性存储器装置400可以进入停止供电期间npp。在停止供电期间npp，系统可以停止供电给逻辑存储器电路110、写电路120与读电路140以减少功耗。至此，非依电性存储器装置400已进入待机或关机状态/模式。

当停止供电期间npp结束时，系统可以恢复供电给逻辑存储器电路110、写电路120与读电路140。在停止供电期间npp结束后，所述非依电性存储器装置400可以进行恢复程序(进入读期间rp)，以便将非依电性存储元件130所存储的信息写回到逻辑存储器电路110。于恢复程序中，读信号rd被拉升至高电压电平(例如逻辑“1”)，使得开关141、开关143与开关144为导通。由于非依电性存储元件130的组态为低阻态lrs(相当于逻辑“1”)，使得逻辑存储器电路110的输出端qb的电压被拉低，进而使得逻辑存储器电路110的输出端q输出高电压电平(相当于逻辑“1”)。因此在读期间rp结束后，逻辑存储器电路110的输出端qb的信号回复为逻辑“0”，亦即输出端q的信号回复为逻辑“1”。

图6是依照本发明再一实施例所绘示的一种非依电性存储器装置600的电路方块示意图。非依电性存储器装置600包括逻辑存储器电路110、写电路120、非依电性存储元件130、读电路140以及控制电路150。图6所示逻辑存储器电路110、写电路120、非依电性存储元件130以及读电路140可以参照图1至图3的相关说明而类推。图6所示写电路120、非依电性存储元件130、读电路140以及控制电路150可以参照图4的相关说明，故不再赘述。

请参照图6，逻辑存储器电路110包括与非门111、非门113、非门116、开关117以及开关118。开关118受控于栅控信号ge。开关118的第一端作为逻辑存储器电路110的输入端d。开关118的第二端耦接至与非门111的第二输入端。与非门111的第一输入端耦接至重置信号rb。非门116的输入端耦接至与非门111的输出端。非门116的输出端作为逻辑存储器电路110的输出端q。与非门111的输出端耦接至逻辑存储器电路110的输出端qb。非门113的输入端耦接至与非门111的输出端。开关117的第一端耦接至非门113的输出端。开关117的第二端耦接至与非门111的第二输入端。开关117受控于栅控信号geb。

于图6所示实施例中，读电路140包括电阻器142、开关143、开关144以及缓冲器145。缓冲器145的输出端作为读电路140的输出端，以耦接至逻辑存储器电路110的输出端qb。缓冲器145的输入端作为读电路140的第一输入端，以耦接至非依电性存储元件130的第一端(例如上电极te)。缓冲器145受控于第一读信号rd。在正常操作期间与写期间，缓冲器145被禁能。在读期间，缓冲器145被致能。电阻器142的第一端耦接至缓冲器145的输入端。开关143的第一端耦接至电阻器142的第二端。开关143的第二端耦接至系统电压vdd。开关143的控制端受控于第二读信号rdb。开关144的第一端作为读电路140的第二输入端，以耦接至非依电性存储元件130的第二端(例如下电极be)。开关144的第二端耦接至参考电压(例如接地电压gnd)。开关144的控制端受控于第一读信号rd。在正常操作期间与写期间，开关143与开关144为截止。在读期间，开关143与开关144为导通。

在读期间，缓冲器145被致能而且开关143与开关144为导通。假设非依电性存储元件130的组态为低阻态lrs(相当于逻辑“1”)，电阻器142与非依电性存储元件130所形成的电阻串可以提供分压电压(逻辑低电压)给缓冲器145。缓冲器145可以经由逻辑存储器电路110的输出端qb将此逻辑低电压(相当于逻辑“0”)回存至逻辑存储器电路110。因此在读期间结束后，逻辑存储器电路110的输出端qb的信号回复为逻辑“0”(亦即输出端q的信号回复为逻辑“1”)。假设非依电性存储元件130的组态为高阻态hrs(相当于逻辑“0”)，电阻器142与非依电性存储元件130所形成的电阻串可以提供分压电压(逻辑高电压)给缓冲器145。缓冲器145可以经由逻辑存储器电路110的输出端qb将此逻辑高电压(相当于逻辑“1”)回存至逻辑存储器电路110。因此在读期间结束后，逻辑存储器电路110的输出端qb的信号回复为逻辑“1”(亦即输出端q的信号回复为逻辑“0”)。完成前述读期间后，逻辑存储器电路110可以进行正常操作。

图7是依照本发明又一实施例所绘示的一种非依电性存储器装置700的电路方块示意图。非依电性存储器装置700包括逻辑存储器电路110、写电路120、非依电性存储元件130、读电路140以及控制电路160。图7所示逻辑存储器电路110、写电路120、非依电性存储元件130以及读电路140可以参照图1至图3的相关说明而类推。图7所示写电路120、非依电性存储元件130以及读电路140可以参照图4的相关说明，故不再赘述。

于图7所示实施例中，控制电路160包括非门161、与非门162、非门163、非门164、与非门165以及非门166。非门161的输入端可以从前级电路(例如控制器，未绘示)接收第一读信号rd。非门161的输出端提供该第二读信号rdb给逻辑存储器电路110与读电路140，其中第二读信号rdb为第一读信号rd的反相信号。与非门162的第一输入端可以从前级电路(例如控制器，未绘示)接收原始时脉信号ck。与非门162的第二输入端耦接至非门161的输出端，以接收第二读信号rdb。与非门162的输出端提供时脉信号ck1b给逻辑存储器电路110。非门163的输入端耦接至与非门162的输出端，以接收时脉信号ck1b。非门163的输出端提供时脉信号ck1给逻辑存储器电路110，其中时脉信号ck1为时脉信号ck1b的反相信号。非门164的输入端接收原始时脉信号ck。与非门165的第一输入端耦接至非门164的输出端。与非门165的第二输入端耦接至非门161的输出端，以接收第二读信号rdb。与非门165的输出端提供时脉信号ck0b给逻辑存储器电路110。非门166的输入端耦接至与非门165的输出端，以接收时脉信号ck0b。非门166的输出端提供时脉信号ck0给逻辑存储器电路110。

于图7所示实施例中，逻辑存储器电路110包括与非门711、传输门712、非门713、传输门714、传输门715、传输门716、或非门717、传输门718、非门719、传输门720、传输门721以及非门722。传输门721的p通道栅极受控于时脉信号ck0b。传输门721的n通道栅极受控于时脉信号ck0。传输门721的第一端作为逻辑存储器电路110的输入端d。传输门721的第二端耦接至与非门711的第二输入端。与非门711的第一输入端可以从前级电路(例如控制器，未绘示)接收重置信号rb。传输门712的第一端耦接至与非门711的输出端。传输门712的p通道栅极受控于第一读信号rd。传输门712的n通道栅极受控于第二读信号rdb。在正常操作期间与写期间，传输门712为导通。在读期间，传输门712为截止。非门713的输入端耦接至传输门712的第二端。传输门714的第一端耦接至非门713的输出端。传输门714的第二端耦接至与非门711的第二输入端。传输门714的p通道栅极受控于时脉信号ck0。传输门714的n通道栅极受控于时脉信号ck0b。

传输门715的第一端耦接至与非门711的输出端。传输门715的n通道栅极受控于时脉信号ck1。传输门715的p通道栅极受控于时脉信号ck1b。传输门716的第一端耦接至非门713的输入端。传输门716的n通道栅极受控于第一读信号rd。传输门716的p通道栅极受控于该第二读信号rdb。在正常操作期间与写期间，传输门716为截止。在读期间，传输门716为导通。或非门717的第一输入端可以从前级电路(例如控制器，未绘示)接收重置信号r，其中重置信号r为重置信号rb的反相信号。或非门717的第二输入端耦接至传输门715的第二端。非门722的输入端耦接至或非门717的输出端。非门722的输出端作为逻辑存储器电路110的输出端qb。传输门718的第一端耦接至或非门717的输出端。传输门718的第二端耦接至逻辑存储器电路110的输出端q。传输门718的p通道栅极受控于第一读信号rd。传输门718的n通道栅极受控于第二读信号rdb。在正常操作期间与写期间，传输门718为导通。在读期间，传输门718为截止。非门719的输入端耦接至传输门718的第二端。传输门720的第一端耦接至非门719的输出端。传输门720的第二端耦接至或非门717的第二输入端与传输门716的第二端。传输门720的p通道栅极受控于时脉信号ck1。传输门720的n通道栅极受控于时脉信号ck1b。

于图7所示实施例中，写电路120包括第一电平移位器121与第二电平移位器122。第一电平移位器121的输入端耦接至逻辑存储器电路110的输出端q。第一电平移位器121的输出端作为写电路120的第二输出端，以耦接至非依电性存储元件130的第二端(例如下电极be)。第二电平移位器122的输入端耦接至逻辑存储器电路110的输出端qb。第二电平移位器122的输出端作为写电路120的第一输出端，以耦接至非依电性存储元件130的第一端(例如上电极te)。

写电路120的实现方式并不限于第一电平移位器121与第二电平移位器122。举例来说，在另一实施例中，写电路120包括第一缓冲器123以及第二缓冲器124。于图7所示实施例中，第一缓冲器123的输入端耦接至逻辑存储器电路110的输出端q。第一缓冲器123的输出端作为写电路120的第二输出端，以耦接至非依电性存储元件130的第二端(例如下电极be)。第二缓冲器124的输入端耦接至逻辑存储器电路110的输出端qb。第二缓冲器124的输出端作为写电路120的第一输出端，以耦接至非依电性存储元件130的第一端(例如上电极te)。

于图7所示实施例中，读电路140包括开关141、电阻器142、开关143以及开关144。开关141的第一端作为读电路140的输出端，以耦接至逻辑存储器电路110的输出端q。开关141的第二端作为读电路140的第一输入端，以耦接至非依电性存储元件130的第一端(例如上电极te)。电阻器142的第一端耦接至开关141的第二端。开关143的第一端耦接至电阻器142的第二端。开关143的第二端耦接至系统电压vdd。开关144的第一端作为读电路140的第二输入端，以耦接至非依电性存储元件130的第二端(例如下电极be)。开关144的第二端耦接至参考电压(例如接地电压gnd)。

图8是依照本发明一实施例说明图7所示电路的信号时序示意图。图8所示横轴表示时间，纵轴表示电压。如图8所示，于进行存储程序(写期间wp)前，逻辑存储器电路110的输出端q是高电压电平(例如逻辑“1”)，亦即逻辑存储器电路110的输出端qb是逻辑“0”。当系统进入待机或关机(断电)前，非依电性存储器装置700会先进行存储程序(写期间wp)，以将逻辑存储器电路110的信息/数据记录于非依电性存储元件130。于写期间wp中，写信号wr被拉升至高电压电平(例如逻辑“1”)，使得第一缓冲器123可以将输出端q的信号(逻辑“1”)转换为高写电压(例如生成电压vfw)，而第二缓冲器124可以将输出端qb的信号(逻辑“0”)转换为低写电压(例如接地电压gnd)。此时，第一缓冲器123所提供的电流从非依电性存储元件130的下电极be流向非依电性存储元件130的上电极te，使得非依电性存储元件130的阻态会被重置为高阻态hrs。

完成前述存储程序(写期间wp)后，非依电性存储器装置700可以进入停止供电期间npp。在停止供电期间npp，系统可以停止供电给逻辑存储器电路110、写电路120与读电路140以减少功耗。至此，非依电性存储器装置700已进入待机或关机状态/模式。

当停止供电期间npp结束时，系统可以恢复供电给逻辑存储器电路110、写电路120与读电路140。在停止供电期间npp结束后，所述非依电性存储器装置700可以进行恢复程序(进入读期间rp)，以便将非依电性存储元件130所存储的信息写回到逻辑存储器电路110。于恢复程序中，读信号rd被拉升至高电压电平(例如逻辑“1”)，使得开关141、开关143与开关144为导通。由于非依电性存储元件130的组态为高阻态hrs(相当于逻辑“1”)，使得逻辑存储器电路110的输出端q的电压被拉高，进而使得逻辑存储器电路110的输出端qb输出低电压电平(相当于逻辑“0”)。因此在读期间rp结束后，逻辑存储器电路110的输出端q的信号回复为逻辑“1”，亦即输出端qb的信号回复为逻辑“0”。

图9是依照本发明又一实施例所绘示的一种非依电性存储器装置900的电路方块示意图。非依电性存储器装置900包括逻辑存储器电路110、写电路120、非依电性存储元件130、读电路140以及控制电路160。图9所示逻辑存储器电路110、写电路120、非依电性存储元件130以及读电路140可以参照图1至图3的相关说明而类推。图9所示写电路120、非依电性存储元件130、读电路140以及控制电路160可以参照图7的相关说明，故不再赘述。

请参照图9，逻辑存储器电路110包括与非门711、非门713、或非门717、非门719、非门722、开关723、开关724、缓冲器725、开关726以及开关727。开关727的第一端作为逻辑存储器电路110的输入端d。开关727的第二端耦接至与非门711的第二输入端。开关727受控于时脉信号ck0。与非门711的第一输入端耦接至重置信号rb。非门713的输入端耦接至与非门711的输出端。开关723的第一端耦接至非门713的输出端。开关723的第二端耦接至与非门711的第二输入端。开关723受控于时脉信号ck0b。开关724的第一端耦接至与非门711的输出端。开关724受控于时脉信号ck1。缓冲器725的输出端耦接至非门713的输入端。缓冲器725受控于读信号rd。

或非门717的第一输入端耦接至重置信号r。或非门717的第二输入端耦接至开关724的第二端。或非门717的输出端耦接至逻辑存储器电路110的输出端q。非门722的输入端耦接至或非门717的输出端。非门722的输出端作为逻辑存储器电路110的输出端qb。非门719的输入端耦接至或非门717的输出端。开关726的第一端耦接至非门719的输出端。开关726的第二端耦接至或非门717的第二输入端与缓冲器725的输入端。开关726受控于时脉信号ck1b。

于图9所示实施例中，读电路140包括电阻器142、开关143、开关144以及缓冲器145。缓冲器145的输出端作为读电路140的输出端，以耦接至逻辑存储器电路110的输出端q。图9所示读电路140可以参照图6的相关说明而类推，故不再赘述。

值得注意的是，在不同的应用情境中，上述多个实施例所述逻辑存储器电路110、写电路120及/或读电路140的相关功能可以利用一般的硬件描述语言(hardwaredescriptionlanguages，例如veriloghdl或vhdl)或其他合适的编程语言来实现为软件或硬件。可执行所述相关功能的软件可以被布置为任何已知的计算机可存取媒体(computer-accessiblemedias)，例如磁带(magnetictapes)、半导体(semiconductors)存储器、磁盘(magneticdisks)或光盘(compactdisks，例如cd-rom或dvd-rom)，或者可通过互联网(internet)、有线通信(wiredcommunication)、无线通信(wirelesscommunication)或其它通信介质传送所软件。所述软件可以被存放在计算机的可存取媒体中，以便于由计算机的处理器来存取/执行所述软件的编程码(programmingcodes)。另外，本发明的装置和方法可以通过硬件和软件的组合来实现。

综上所述，本发明诸实施例所述非依电性存储器装置及其操作方法可以利用特定的架构结合逻辑存储器电路110与非依电性存储元件130。在正常操作期间，写电路120以及读电路140被禁能。因此，非依电性存储元件130在正常操作期间不会影响逻辑存储器电路的运作。在写期间，读电路140被禁能，而写电路120被致能以将逻辑存储器电路110的已存储数据写入(备份至)非依电性存储元件130。在读期间，写电路120被禁能，而读电路140被致能以将非依电性存储元件130的数据回存至逻辑存储器电路110。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。