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本申请要求于2016年8月16日提交到韩国知识产权局的第10-2016-0103752号韩国专利申请的优先权的权益，其公开内容通过引用全文合并于此。
与本公开一致的装置和存储系统涉及一种存储系统的接口装置和方法，更具体地，涉及一种用于输出存储装置的内部状态的装置和使用该装置的存储系统。
背景技术：
在包括一个或多个非易失性存储装置的存储系统中，存储控制器检查非易失性存储装置中的每个的诸如就绪/忙碌状态的内部状态，以便控制非易失性存储装置。具体地，在包括多路径的存储系统中，与存储控制器根据多路径检查内部状态所需的读取/忙碌引脚对应的焊盘的数量增加。因此，需要用于检查非易失性存储装置中的每个的内部状态、同时减少存储控制器的焊盘的数量和提高i/o速度的技术。
技术实现要素：
一方面提供一种用于快速识别和输出存储装置中的每个的内部状态、同时减少包括多路径的存储系统中的控制器的焊盘的数量的装置。
另一方面提供一种用于快速确定多路径的存储装置中的每个的内部状态、同时减少控制器的焊盘的数量的存储系统。
根据示例性实施例的一方面，提供了一种用于输出存储装置的状态信号的装置，所述装置包括：状态信号生成电路，被配置为生成指示存储装置的内部操作状态的第一信号；以及状态信号输出控制电路，被配置为接收所述第一信号，并且基于芯片使能信号和初始设置的功能命令中的至少一个将第二信号输出到输出焊盘，其中，第一信号指示两个状态中的一个状态，并且第二信号指示三种状态中的一种状态。
根据示例性实施例的另一方面，提供了一种存储系统，包括：多个存储芯片，每个存储芯片中布置有至少一个第一状态输出引脚；以及存储控制器，其中布置有第一状态输入引脚，所述第一状态输入引脚以线与配置连接到布置在多个存储芯片中的至少一个第一状态输出引脚，所述存储控制器被配置为将芯片使能信号和初始设置的功能命令中的至少一个发送到多个存储芯片，其中，所述多个存储芯片中的每个基于芯片使能信号和初始设置的功能命令中的至少一个，将根据第一内部操作状态具有三个逻辑电平中的一个电平的第一状态信号输出到第一状态输出引脚。
根据示例性实施例的另一方面，提供了一种存储系统，包括：多个存储装置，存储装置中的每个包括第一状态输出引脚；以及存储控制器，耦合到所述存储装置的第一状态输出引脚，所述存储控制器被配置为将芯片使能信号和初始设定的功能命令中的至少一个发送到多个存储芯片中的每个，其中，响应于接收到芯片使能信号和初始设置的功能命令中的至少一个的使能信号，存储装置将基于存储装置的第一内部操作状态的第一状态信号输出到存储装置的第一状态输出引脚，并且响应于接收到芯片使能信号和初始设置的功能命令中的至少一个的禁用信号，存储装置输出高阻抗状态。
附图说明
将从结合附图的以下详细描述中更清楚地理解本发明构思的示例性实施例，附图中：
图1是示出存储器的配置的图；
图2是示出用于说明在图1的存储系统中确定多路径的存储装置中的每个的内部状态的操作的信号的波形的图；
图3是示出另一存储系统的配置的图；
图4是用于说明在图1的存储系统中通过使用状态读取命令确定多路径的存储装置中的每个的内部状态的操作的时序图；
图5是示出根据示例性实施例的用于说明生成多路径的存储装置中的每个的状态信号的方法的信号的波形的图；
图6是示出根据示例性实施例的应用了输出状态信号的方法的存储系统的配置的图；
图7是示出根据另一示例性实施例的应用了输出状态信号的方法的存储系统的配置的图；
图8a和图8b是示出根据其他示例性实施例的应用了输出状态信号的方法的存储系统的配置的图；
图9是示出图6或图7的用于输出状态信号的装置的修改的配置的图；
图10是示出图6或图7的用于输出状态信号的装置的另一修改的配置的图；
图11是示出根据示例性实施例的图9的状态信号输出控制电路的配置的图；
图12是示出图9的状态信号输出控制电路的修改的配置的图；
图13a是示出根据示例性实施例的图11或12的状态信号输出控制电路的推挽电路和三态反相器的配置的详细电路图；
图13b是示出根据另一示例性实施例的图11或12的状态信号输出控制电路的推挽电路和三态反相器的配置的详细电路图；
图14是示出用于说明确定图6或图7的存储系统的多路径的存储装置中的每个的内部状态的操作的信号的波形的图；
图15是示出用于说明确定图8a的存储系统的多路径的存储装置中的每个的内部状态的操作的信号的波形的图；
图16是用于说明确定图6或图7的存储系统的多路径的存储装置中的每个的内部状态的操作的时序图；
图17是示出根据示例性实施例的图6或图7的存储系统的存储装置的配置的图；
图18是示出根据示例性实施例的图17的存储装置的存储单元阵列的图；
图19是示出根据示例性实施例的包括在图18的存储单元阵列中的存储块的电路图；
图20是示出包括在图18的存储单元阵列中的存储块的修改的电路图；
图21是示出根据示例性实施例的图6或图7的存储系统的存储器控制器的配置的图；
图22是示出根据示例性实施例的将存储系统应用于存储卡系统的示例的框图；
图23是根据示例性实施例的包括存储系统的计算系统的框图；以及
图24是示出根据示例性实施例的将存储系统应用于固态驱动器(ssd)系统的示例的框图。
具体实施方式
现在将参考附图更充分地描述本发明构思，附图中示出了示例性实施例。
图1是示出存储系统100a的配置的图。
如图1所示，存储系统100a包括多个存储装置110a-0至110a-7和存储控制器120a。
例如，在图1中，八个存储装置110a-0至110a-7构成一个通道。也就是说，在图1的存储系统100a中，一个通道由八个路径组成。
存储装置110a-0至110a-7可以是非易失性存储设备。存储装置110a-0至110a-7的示例可以包括闪存设备、相变随机存取存储器(pram)、铁电ram(fram)和磁性ram(mram)。
存储装置110a-0至110a-7通过引脚p0至p7分别输出指示内部状态的就绪/忙碌信号rnb，而与芯片使能信号ce[7：0]的状态无关。存储装置110a-0至110a-7的引脚p0至p7以线与(wired-and)配置连接到布置在存储控制器120a中的单个rnb引脚px。因此，存储控制器120a通过单个rnb引脚px接收构成一个通道的多个存储装置110a-0至110a-7的就绪/忙碌信号rnb。
现在将参考图2说明确定包括在图1的存储系统100a的同一通道中的存储装置110a-0至110a-7中的每个的内部状态的方法。
图2是示出用于说明确定图1的存储系统100a的多路径的存储装置中的每个的内部状态的操作的信号的波形的图。为了便于说明，在图2中示出了八个路径0至7中的路径0的存储装置110a-0和路径1的存储装置110a-1的就绪/忙碌信号rnb，用于参考。存储装置110a-2至110a-7的就绪/忙碌信号rnb类似于下面关于图2描述的存储装置110a-0和110a-1的就绪/忙碌信号rnb而操作。
参考图2，根据指示路径0的存储装置110a-0的内部状态的就绪/忙碌信号way0-rnb，在从t1到t3的间隔中输出忙碌状态。根据指示路径1的存储装置110a-1的内部状态的就绪/忙碌信号way1-rnb，在从t2到t4的间隔中输出忙碌状态。
由于存储装置110a-1到110a-7的引脚p0到p7以线与配置连接到布置在存储控制器120a中的单个rnb引脚px，所以当就绪/忙碌信号way0-rnb和way1-rnb中的任何一个处于忙碌状态“低”时，存储控制器120a将通过单个rnb引脚px接收的就绪/忙碌信号rnb维持在忙碌状态。因此，存储控制器120a在从t1到t4的间隔中确定存储装置中的至少一个处于忙碌状态。然而，存储控制器120a不确定在从t1到t4的间隔中存储装置的哪一路径处于忙碌状态。换句话说，由于所有路径使用单个rnb引脚px，所以存储控制器120a不能确定哪个特定存储装置110a-0至110a-7忙碌。
根据图2，由于不能确定路径0的存储装置110a-0在从t3到t4的间隔中处于就绪状态，因此性能可能劣化。在图3中示出用于补偿性能降级的存储系统。
图3是示出存储系统100b的配置的图。
如图3所示，存储系统100b包括多个存储装置110b-0至110b-7和存储控制器120b。
参考图3，为了确定存储装置110b-0至110b-7中的每个的内部状态(例如，rnb)，在存储控制器120b中布置数目与路径的数目相同的引脚px0至px7。因此，存储控制器120b可以单独地识别多路径的存储装置110b-0至110b-7的内部状态。然而，在该配置中，存储控制器120b的引脚的数目(和对应的焊盘的数目)增加。例如，当八个路径构成两个通道时，存储控制器120b需要十六个焊盘来确定存储装置中的一个是否处于就绪/忙碌状态。
根据图4中所示的被建议用于补偿性能劣化的另一种方法，可以通过使用图1的存储系统100a中的状态读取命令来确定多路径的存储装置中的每个的内部状态。
图4是用于说明通过使用图1的存储系统100a中的状态读取命令确定多路径的存储装置中的每个的内部状态的操作的时序图。
参考图4，多路径的多个存储装置中的任何一个存储装置在间隔st1期间接收读取命令，并且在间隔st2期间根据读取命令执行数据读取操作。存储控制器通过在间隔st3期间使用状态读取命令来检查存储装置中的每个的状态。接下来，在间隔st4期间接收随机输出命令cmd，并且在间隔st5期间根据直接存储器访问(dma)操作从存储装置读取的数据被发送到存储控制器。
根据该操作，由于使用状态读取命令以便在间隔st3中确定多路径的存储装置中的每个的内部状态，因此需要命令开销。此外，在状态读取命令之后额外需要随机输出命令cmd来输出数据。因此，增加了执行确定多路径的存储装置中的每个的内部状态的操作所花费的时间。具体地，当多路径的存储装置执行高队列深度随机读取操作时，可以将多个状态读取命令预先存储在队列中，以便读取存储装置中的每个的状态。当确定与存储在队列中的状态读取命令中的每个相对应的存储装置的内部状态所花费的时间增加时，可能降低存储在队列中的其他命令被处理的速度。
根据各种示例性实施例，建议了一种通过解决确定多路径的存储装置中的每个的内部状态的方法的缺点、来提高包括高队列深度随机读取操作的存储装置的操作的效率的方法。
确定多路径的存储装置中的每个的内部状态的方法根据芯片使能信号ce或初始设置的功能命令(例如，ce减小命令)将存储装置的内部状态划分为三种状态，并通过rnb引脚输出所划分的内部状态。例如，内部状态可以被划分为状态0、1和hi-z(高阻抗)。
图5是示出根据示例性实施例的用于说明生成多路径的存储装置中的每个的状态信号的方法的信号的波形的图。
如图5所示，基于芯片使能信号ce或初始设置的功能命令(例如，ce减小命令)，仅在芯片使能间隔(例如，芯片使能信号ce处于“低”状态的间隔)期间输出指示内部状态(例如，就绪/忙碌状态)的状态0或1。在芯片禁用间隔(例如，芯片使能信号ce处于“高”状态的间隔)期间，rnb引脚处于状态hi-z(高阻抗)，而与存储装置的内部状态无关。
图6是示出根据示例性实施例的应用了输出状态信号的方法的存储系统100c的配置的图。
如图6所示，存储系统100c包括多个存储装置110c-0至110c-7和存储控制器120c。
例如，在图6中，八个存储装置110c-0至110c-7构成一个通道。也就是说，在图6的存储系统100c中，一个通道由八个路径组成。然而，本发明构思不限于此，并且可以提供一个或多个通道，并且每个通道可以由多个路径组成。
存储装置110c-0至110c-7可以是非易失性存储设备。存储装置110c-0至110c-7的示例可以包括闪存设备、pram、fram和mram。存储装置110c-0至110c-7可以通过将至少一个非易失性存储设备与至少一个易失性存储设备组合或者通过组合至少两种类型的非易失性存储设备来形成。
例如，存储装置110c-0至110c-7中的每个可以包括单个存储芯片。一个存储芯片可以包括单个裸片或多个裸片。一个裸片可以包括单个平面或多个平面。一个平面包括多个存储块，存储块中的每个包括多个页，并且页中的每个包括多个扇区。存储装置110c-0至110c-7中的每个包括用于输出状态信号的装置20。用于输出指示内部状态的信号的状态输出引脚p0至p7被分别布置在存储装置110c-0至110c-7中。例如，状态输出引脚p0至p7中的每个可以被分配给指示就绪/忙碌状态的rnb引脚。
装置20基于芯片使能信号ce或初始设置的功能命令(例如，ce减小命令)，或者芯片使能信号ce和初始设置的功能命令(例如，ce减小命令)两者，将指示内部操作状态的信号划分为三个状态，并且可以将划分的信号输出到状态输出引脚(例如，rnb引脚)。
例如，装置20基于芯片使能信号ce或初始设置的功能命令(例如，ce减小命令)，在芯片使能间隔中向状态输出引脚输出指示内部状态(例如，就绪/忙碌状态)的状态0或1。例如，状态0可以指示内部状态为忙碌，并且状态1可以指示内部状态为就绪。在其他示例性实施例中，状态0可以指示内部状态为就绪，并且状态1可以指示内部状态为忙碌。在芯片禁用间隔中，状态输出引脚具有状态hi-z(高阻抗)，而与存储装置的内部状态无关。
存储控制器120c生成用于八个路径的芯片使能信号ce[7:0]，并且将芯片使能信号ce[7:0]发送到存储装置110c-0至110c-7。存储装置110c-0至110c-7的状态输出引脚p0至p7分别以线与配置连接到布置在存储控制器120c中的单个rnb引脚px。
因此，存储控制器120c可以通过一个rnb引脚px单独检查存储装置110c-0至110c-7中的每个的内部状态。具体地，存储控制器120c可以与芯片使能信号的逻辑状态相关联地单独检查存储装置110c-0至110c-7中的每个的内部状态。例如，当在路径0的芯片使能信号具有使能逻辑状态的间隔中在rnb引脚px处检测到指示忙碌状态的逻辑状态时，存储控制器120c可以确定多路径的路径0的存储装置110c-0处于忙碌状态。
图7是示出根据另一示例性实施例的应用了输出状态信号的方法的存储系统100d的配置的图。
如图7所示，存储系统100d包括多个存储装置110d-0至110d-7和存储控制器120d。
例如，八个存储装置110d-0至110d-7构成图7中的一个通道。也就是说，在图7的存储系统100d中，一个通道由八个路径组成。然而，本发明构思不限于此，并且至少一个通道可以由多个路径组成。
存储装置110d-0至110d-7可以是非易失性存储设备。存储装置110d-0至110d-7的示例可以包括闪存设备、pram、fram和mram。存储装置110d-0至110d-7可以通过将至少一个非易失性存储设备与至少一个易失性存储设备组合而形成，或者可以通过组合至少两种类型的非易失性存储设备来形成。
类似于图6的存储装置110c-0至110c-7，图7的存储装置110d-0至110d-7可以包括单个裸片或多个裸片，并且裸片中的每个可以包括单个平面或多个平面。一个平面包括多个存储块，存储块中的每个包括多个页，并且页中的每个包括多个扇区。
存储装置110d-0至110d-7中的每个包括装置20。用于输出指示内部状态的信号的状态输出引脚p0至p7被分别布置在存储装置110d-0至110d-7中。例如，状态输出引脚p0至p7中的每个可以被分配给指示就绪/忙碌状态的rnb引脚。
已经参考图6描述了装置20。因此，将不给出其详细说明。
存储控制器120d生成作为初始设置的功能命令的ce减小命令，并将ce减小命令发送到存储装置110d-0到110d-7。ce减小命令是用于设置存储装置110d-0至110d-7中的每个的芯片使能定时的功能命令。也就是说，可以根据ce减小命令来生成根据多路径的存储装置110d-0至110d-7中的每个的芯片使能信号。
存储装置110d-0到110d-7的状态输出引脚p0到p7以线与配置连接到布置在存储控制器120d中的单个rnb引脚px。因此，存储控制器120d可以通过rnb引脚px单独检查存储装置110d-0至110d-7中的每个的内部状态。详细地，存储控制器120d可以根据ce减小命令与芯片使能信号的逻辑状态相关联地单独检查存储装置110d-0至110d-7中的每个的内部状态。
图6或图7的存储系统100c或100d根据每个存储芯片检查内部状态。替代地，当在图6或图7的存储系统100c或100d中根据存储装置110c-0至110c-7或110d-0至110d-7的裸片或平面另外布置状态输出引脚、并且rnb引脚px以裸片或平面为单位附加地布置在存储控制器120c或120d中时，可以根据每个裸片或平面来检查内部状态。换句话说，可以为特定存储装置的每个裸片或每个平面布置状态输出引脚。以下将更详细地描述该配置的示例。
图8a和图8b是示出根据其他示例性实施例的应用了输出状态信号的方法的存储系统100e的配置的图。
如图8a所示，存储系统100e包括多个存储装置110e-0至110e-7和存储控制器120e。然而，与图6的存储器控制器120c不同，存储控制器120e包括第一rnb引脚px0和第二rnb引脚px1。此外，与图6的存储装置110c-0至110c-7不同，用于输出指示内部状态的信号的第一状态输出引脚p0_0至p7_0和第二状态输出引脚p0_1至p7_1可以被布置在存储装置110e-0至110e-7中。
例如，存储装置110e-0至110e-7可以通过第一状态输出引脚p0_0至p7_0输出指示存储装置110e-0至110e-7的第一状态的信号，并且存储装置110e-0至110e-7可以通过第二状态输出引脚p0_1至p7_1输出指示存储装置110e-0至110e-7的第二状态的信号。例如，第一状态可以是指示读取操作是通过还是失败的通过/失败(pass/fail)状态，并且第二状态可以是指示编程操作是通过还是失败的通过/失败状态。然而，本发明构思不限于此，并且第一状态和第二状态可以是存储装置110e-0至110e-7中的每个的各种内部状态中的任何一种。作为另一示例，第一状态可以是存储装置中的第一裸片或平面的状态，并且第二状态可以是存储装置中的第二裸片或平面的状态。
存储控制器120e可以通过使用一个芯片使能信号ce，通过第一rnb引脚px0和第二rnb引脚px1确定存储装置110e-0至110e-7中的每个的两种类型的内部状态(例如，读取操作是通过还是失败，以及编程操作是通过还是失败)，这将在下面详细说明。
如图8b所示，存储系统100f包括多个存储装置110f-0至110f-7和存储控制器120f。然而，与图6的存储器控制器120c不同，存储控制器120f可以包括多个rnb引脚px0至pxn。此外，与图6的存储装置110c-0至110c-7不同，可以在存储装置110f-0至110f-7中布置用于输出指示内部状态的信号的第一状态输出引脚p0_0至p7_0至第n状态输出引脚p0_n至p7_n。例如，存储装置110f-0至110f-7可以通过第一状态输出引脚p0_0至p7_0输出指示存储装置110f-0至110f-7的第一状态的信号，并且可以通过第n状态输出引脚p0_n至p7_n输出指示存储装置110f-0至110f-7的第n状态的信号。这样，存储控制器120f可以通过第一至第nrnb引脚px0至pxn，从存储装置110f-0至110f-7接收指示第一至第n状态的信号。作为另一示例，第一至第n状态可以对应于存储装置中不同裸片或平面的状态。
存储控制器120f可以通过使用一个芯片使能信号ce通过第一至第nrnb引脚px0至pxn确定存储装置110f-0至110f-7的多个内部状态。
图9是示出图6或图7的装置20的修改的配置的图。
如图9所示，用于输出状态信号的装置20a包括状态信号生成电路21a、状态信号输出控制电路22a和输出焊盘23a。
状态信号生成电路21a通过将存储装置的内部操作状态分成两种状态来生成第一信号s1。
例如，状态信号生成电路21a可以生成具有指示根据接收到的命令cmd正在执行操作的忙碌状态的第一逻辑状态的第一信号s1，或者可以生成具有指示根据接收到的命令cmd完成操作的就绪状态的第二逻辑状态的第一信号s1。
替代地，状态信号生成电路21a可以生成第一信号s1，该第一信号s1指示与根据接收的命令cmd执行的读取操作、编程操作和擦除操作中的至少一个操作相关的状态。例如，可以生成指示读取操作、编程操作和擦除操作中的至少一个是通过还是失败的通过/失败状态信号作为第一信号s1。
状态信号输出控制电路22a接收第一信号s1，并且基于芯片使能信号ce和ce减小命令中的至少一个，将被划分为三种状态的第二信号s2输出到输出焊盘23a。
例如，状态信号输出控制电路22a根据芯片使能信号ce和ce减小命令，或基于芯片使能信号ce和ce减小命令两者，在芯片使能间隔中将具有与第一信号s1的逻辑状态相关联的逻辑状态的第二信号s2输出到输出焊盘23a。在芯片禁用间隔中输出焊盘23a具有高阻抗状态，而与第一信号s1的逻辑状态无关。
图10是示出图6或图7的装置20的另一修改的配置的图。
如图10所示，与图9的装置20a不同，状态信号生成电路21b还可以包括基于命令的信号生成控制器21b_a。在示例性实施例中，基于命令的信号生成控制单元21b_a可以接收设置命令s_cmd，并且可以基于设置命令s_cmd，选择与存储装置的多个内部状态中的一个内部状态相关的第一信号s1，作为当状态信号生成电路210b接收命令cmd时要生成的信号。
例如，基于命令的信号生成控制器21b_a可以基于设置命令s_cmd，控制状态信号生成电路21b以在命令cmd是读取命令时生成指示读取操作的通过/失败状态的第一信号s1，并且可以基于设置命令s_cmd，控制状态信号生成电路21b以在命令cmd是编程命令时生成指示编程操作的通过/失败状态的第一信号s1。替代地，基于命令的信号生成控制器21b_a可以基于设置命令s_cmd，控制状态信号生成电路21b生成指示存储装置的忙碌或就绪状态的第一信号s1，而不管命令cmd的类型。
图11是示出根据示例性实施例的图9的状态信号输出控制电路22a的配置的图。
如图11所示，状态信号输出控制电路22a包括推挽电路22-1和三态反相器22-2。
推挽电路22-1通过第一节点nd1接收第一信号s1，并将反相的第一信号/s1输出到第二节点nd2。
当芯片使能信号ce处于第一逻辑状态时，三态反相器22-2接收第二节点nd2的信号，并且将第二节点nd2的信号反相，并将反相的信号输出到输出焊盘23a。当芯片使能信号ce处于第二逻辑状态时，三态反相器22-2进行操作，使得输出焊盘23具有高阻抗状态。也就是说，当芯片使能信号ce处于第二逻辑状态时，输出焊盘23具有高阻抗状态，而与第二节点nd2的信号的逻辑状态无关。因此，由输出焊盘23检测的第二信号s2的状态可以被划分为三个状态0、1和hi-z(高阻抗)。
图12是示出图9的状态信号输出控制电路22a的修改的配置的图。
如图12所示，状态信号输出控制电路22b包括推挽电路22-1、三态反相器22-2和逻辑电路22-3。
已经参考图11描述了推挽电路22-1和三态反相器22-2，因此，将不给出其重复说明。
逻辑电路22-3从ce减小命令生成对于存储装置所属的路径的芯片使能信号ce_rdt。由逻辑电路22-3生成的芯片使能信号ce_rdt具有与施加到图11的三态反相器22-2的芯片使能信号ce的逻辑状态波形基本相同的逻辑状态波形。
因此，从图12的三态反相器22-2输出到输出焊盘23的第二信号s2、以及从图11的三态反相器22-2输出到输出焊盘23的第二信号s2具有相同的状态波形。
图13a是示出根据示例性实施例的图11或图12的推挽电路22-1和三态反相器22-2的配置的详细图。
推挽电路22-1可以包括两个晶体管。例如，推挽电路22-1可以包括一个p沟道金属氧化物半导体(pmos)晶体管p1和一个n沟道金属氧化物半导体(nmos)晶体管n1。详细地，pmos晶体管p1具有连接到第一节点nd1的栅极、连接到电源端子vdd的源极、以及连接到第二节点nd2的漏极。nmos晶体管n1具有连接到第一节点nd1的栅极、连接到接地端子vss的源极、以及连接到第二节点nd2的漏极。
在输入到第一节点nd1的第一信号s1处于“低”逻辑状态的间隔中，pmos晶体管p1导通并且nmos晶体管n1截止。因此，具有“高”状态的信号被输出到第二节点nd2。
在输入到第一节点nd1的第一信号s1处于“高”逻辑状态的间隔中，pmos晶体管p1截止并且nmos晶体管n1导通。因此，具有“低”状态的信号被输出到第二节点nd2。
因此，推挽电路22-1将输入到第一节点nd1的第一信号s1反相，并将反相的第一信号输出到第二节点nd2。
当反相的芯片使能信号/ce处于逻辑“高”状态时，三态反相器22-2a将第二节点nd2的信号反相，并将反相的信号输出到输出焊盘23。当反相的芯片使能信号/ce处于逻辑“低”状态时，三态反相器22-2a变为高阻抗状态。
因此，在反相的芯片使能信号/ce处于逻辑“高”状态的间隔中，具有与第一信号s1的逻辑状态相同的逻辑状态的第二信号s2被输出到输出焊盘23。在反相的芯片使能信号/ce处于逻辑“低”状态的间隔中，输出焊盘23具有高阻抗状态，而与第一信号s1的逻辑状态无关。
图13b是示出根据另一示例性实施例的图11或图12的推挽电路22-1和三态反相器22-2的配置的详细图。
推挽电路22-1与图13a的推挽电路22-1相同。因此，将不再给出其重复说明。
也就是说，当芯片使能信号ce处于逻辑“低”状态时，三态反相器22-2b将第二节点nd2的信号反相，并将反相的信号输出到输出焊盘23。当芯片使能信号ce处于逻辑“高”状态时，三态反相器22-2b变为高阻抗状态。
因此，在芯片使能信号ce处于逻辑“低”状态的间隔中，具有与第一信号s1的逻辑状态相同的逻辑状态的第二信号s2被输出到输出焊盘23。在芯片使能信号ce处于逻辑“高”状态的间隔中，输出焊盘23具有高阻抗状态，而与第一信号s1的逻辑状态无关。
例如，在图13a和图13b中，三态反相器22-2a或22-2b被配置为使得芯片使能信号ce被设置为低有效。替代地，三态反相器22-2a或22-2b可以被配置为使得芯片使能信号ce被设置为高有效。
图14是示出用于说明确定图6或图7的存储系统100c或100d的多路径的存储装置中的每个的内部状态的操作的信号的波形的图。为了参考，为了便于说明，图14示出了路径0的存储装置110c-0或110d-0和路径1的存储装置110c-1或110d-1的就绪/忙碌信号rnb。然而，应当理解，其余路径2-7以类似的方式操作。例如，芯片使能信号在图14中被设置为低有效。
参考图14，路径0的芯片使能信号ce0在从t1到t2的间隔中处于“低”状态。路径0在芯片使能信号ce0处于“低”状态的间隔中是芯片使能的。
当指示在从t1到t2的间隔中的路径0的存储装置110c-0或110d-0的内部状态的就绪/忙碌信号way0-rnb处于就绪状态“高”时，具有高状态的就绪/忙碌信号rnb被发送到存储控制器120c或120d的rnb引脚px。因此，可以在从t1到t2的间隔中将命令cmd发送到路径0。
路径1的芯片使能信号ce1在从t2到t3的间隔中处于“低”状态。路径1在芯片使能信号ce1处于“低”状态的间隔中是芯片使能的。
当指示在从t2到t3的间隔中的路径1的存储装置110c-1或110d-1的内部状态的就绪/忙碌信号way1-rnb处于就绪状态“高”时，具有高状态的就绪/忙碌信号rnb被发送到存储控制器120c或120d的rnb引脚px。因此，可以在t2到t3的间隔中将命令cmd发送到路径1。
假设路径0的存储装置110c-0或110d-0在从t2到t6的间隔中处于忙碌状态，然后当执行发送的命令cmd时在t6之后改变为就绪状态。假设路径1的存储装置110c-1或110d-1在从t3到t7的间隔中处于忙碌状态，然后当执行发送的命令cmd时在t7之后改变为就绪状态。
如图13a或图13b所示，在构成一个通道的路径中的至少一个路径的芯片使能信号ce0或ce1处于“低”状态的间隔中，具有高状态或低状态的就绪/忙碌信号rnb根据每个路径的内部状态，被发送到存储控制器120c或120d的rnb引脚px。在构成一个通道的所有路径的芯片使能信号ce0和ce1处于“高”状态的间隔中，存储控制器120c或120d的rnb引脚px具有高阻抗状态high-z。
因此，存储控制器120c或120d的rnb引脚px在t3-t4、t5-t6、t7-t8和t9之后的间隔中具有高阻抗状态high-z。
由于路径1的芯片使能信号ce1在从t4到t5的间隔中处于“低”状态，因此指示路径1的存储装置110c-1或110d-1的内部状态的就绪/忙碌信号way1-rnb被发送到rnb引脚px。因此，由于在从t4到t5的间隔中路径1的存储装置110c-1或110d-1的内部状态是忙碌状态，因此具有指示忙碌状态的低状态的rnb信号被发送到rnb引脚px。
由于路径0的芯片使能信号ce0在从t6到t7的间隔中处于“低”状态，因此指示路径0的存储装置110c-0或110d-0的内部状态的就绪/忙碌信号way0-rnb被发送到rnb引脚px。因此，由于在从t6到t7的间隔中路径0的存储装置110c-0或110d-0的内部状态是就绪状态，因此具有指示就绪状态的高状态的rnb信号被发送到rnb引脚px。
由于路径1的芯片使能信号ce1在从t8到t9的间隔中处于“低”状态，因此指示路径1的存储装置110c-1或110d-1的内部状态的就绪/忙碌信号way1-rnb发送到rnb引脚px。因此，由于在从t8到t9的间隔中路径1的存储装置110c-1或110d-1的内部状态是就绪状态，因此具有指示就绪状态的高状态的rnb信号被发送到rnb引脚px。
因此，存储控制器120c或120d可以基于多路径的芯片使能信号的状态和发送到单个rnb引脚px的rnb信号的状态，检查每个路径的内部状态。
图15是示出用于说明确定图8a的存储系统100e的多路径的存储装置中的每个的内部状态的操作的信号的波形的图。
参考图8a和图15，在根据预定命令执行编程操作和读取操作之后，第一存储装置110e-0可以处于编程操作通过并且读取操作失败的状态，并且第二存储装置110e-1可以处于编程操作失败并且读取操作通过的状态。然而，当第一存储装置110e-0接收到芯片使能信号ce0时，第一存储装置110e-0可以将具有指示第一存储装置110e-0的编程操作失败的逻辑低状态的way0-rnb0信号输出到第一rnb引脚px0，并且还可以将具有指示读取操作通过的逻辑高状态的way1-rnb1信号输出到第二rnb引脚px1。接下来，当第二存储装置110e-1接收到芯片使能信号ce1时，第二存储装置110e-1可以将具有指示第二存储装置110e-1的编程操作通过的逻辑高状态的way0-rnb0信号输出到第一rnb引脚px0，并且还可以将具有指示读取操作失败的逻辑低状态的way1-rnb1信号输出到第二rnb引脚px1。因此，存储控制器120e可以通过使用一个芯片使能信号ce0来确定第一存储装置110e-0的编程操作和读取操作分别通过和失败。此外，存储控制器120e可以通过使用一个芯片使能信号ce1来确定第二存储装置110e-1的编程操作和读取操作分别失败和通过。
这样，存储控制器120e可以通过将一个芯片使能信号ce0发送到存储装置110e-0，通过多个rnb引脚(例如，px0和px1)来接收存储装置110e-0的两种或更多种类型的内部状态信号。因此，可以减少确定存储装置110e-0至110e-7中的每个的各种内部状态所花费的时间，从而改进存储系统100e的整体性能。
图16是用于说明确定图6或图7的存储系统100c或100d的多路径的存储装置中的每个的内部状态的操作的时序图。
参考图16，多路径的存储装置中的任何一个存储装置在间隔st1期间接收读取命令，并且在间隔st2期间根据读取命令执行数据读取操作。存储控制器通过在间隔st3a期间使用芯片使能信号ce或ce减小命令来检查存储装置中的每个的内部状态。接下来，在间隔st5期间根据dma操作从存储装置读取的数据被发送到存储控制器。
与使用图4的状态读取命令确定多路径的存储装置中的每个的内部状态的操作不同，图16的操作不需要随机输出命令cmd，因此可以省略发送随机输出命令cmd的间隔st4。此外，在图16的操作中，由于不需要根据状态读取命令的使用的命令开销，因此检查多路径的存储装置中的每个的内部状态的间隔st3a的长度被减小到小于图4的间隔st3的长度。
图17是示出根据示例性实施例的图6或图7的存储系统110c或110d的存储装置110的配置的图。
参考图17，存储装置110可以包括存储单元阵列11、控制逻辑12、电压生成器13、行译码器14和页缓冲器15。
存储单元阵列11可以包括布置在多个字线和多个位线之间的交叉处的多个存储单元。在示例性实施例中，多个存储单元可以是闪存存储单元。例如，存储单元阵列11可以是nand闪速存储单元阵列或nor闪速存储单元阵列。现在将假设多个存储单元是nand闪速存储单元来详细说明实施例。
存储单元阵列11具有多个存储单元串联连接的串结构。例如，在每个单元串中，公共源极线csl和位线bl之间的地选择晶体管、一个或多个存储单元、多个主存储单元和串选择晶体管串联连接。哑(dummy)存储单元可以位于地选择晶体管和多个主存储单元之间，以减少对接近公共源极线csl的主存储单元的耦合效应。也就是说，哑存储单元可以位于主存储单元的边缘上。连接到多个位线bl的主存储单元和哑存储单元连接到不同的字线。例如，连接到哑存储单元的字线可以被称为哑字线。
从单元串中最接近于连接全局源极线gsl的地选择晶体管的存储单元开始顺序地执行编程操作，以便最小化作为单元串结构的弱点的背面图案依赖性。全局源极线gsl也可以被称为地选择线。
例如，存储单元阵列11可以被设计为具有二维(2d)平面nand闪速存储单元结构。替代地，存储单元阵列11可以被设计为具有三维(3d)垂直nand闪速存储单元结构。
在示例性实施例中，具有3d结构的存储单元阵列11可单片地形成于存储单元阵列的一个或多个物理层级中，其具有位于硅衬底上方的有源区域、以及与存储单元的操作相关联并形成在硅衬底之上或之内的电路。术语“单片”意指阵列的每一层级的层被直接沉积在阵列的每一基础层级的层上。
在示例性实施例中，3d存储阵列包括垂直朝向的垂直nand串，使得至少一个存储单元位于另一存储单元上。所述至少一个存储单元可以包括电荷俘获层。
以下通过引用并入本文的专利文献描述了3d存储阵列的合适配置，其中3d存储阵列被配置为多个层级，并且字线和/或位线在层级之间共享：美国专利号7,679,133；8,553,466；8,654,587；8,559,235；以及美国专利公开号2011/0233648。
多个存储单元mc在擦除电压施加到存储单元阵列11时具有擦除状态，并且在编程电压施加到存储单元阵列11时具有编程状态。在这种情况下，存储单元mc中的每个可以具有根据阈值电压划分的擦除状态和第一至第n编程状态p1至pn中的任何一个。
这里，n可以是等于或大于2的自然数。例如，当存储单元mc是2位电平单元时，n可以是3。替代地，当存储单元mc是3位电平单元时，n可以是7。替代地，当存储单元mc是4位电平单元时，n可以是15。因此，多个存储单元mc可以包括多电平单元。然而，本发明构思不限于此，并且多个存储单元mc可以包括单电平单元。
控制逻辑12可以基于从存储控制器120a或120b接收的命令cmd、地址addr和控制信号ctrl，将数据写入存储单元阵列11或者可以从存储单元阵列11读取数据，或可以输出用于擦除存储单元阵列11的各种控制信号。因此，控制逻辑12可以整体控制存储装置110中的各种操作。
由控制逻辑12生成的控制信号可以被施加到电压生成器13、行译码器14和页缓冲器15。例如，控制逻辑12可以将电压控制信号ctrl_vol施加到电压生成器13，可以将行地址x_addr施加到行译码器14，并且可以将列地址y_addr施加到页缓冲器15。
例如，控制逻辑12可以包括用于输出状态信号的装置20。因此，控制逻辑12可以通过使用装置20，基于芯片使能信号ce和/或初始设置的功能命令(例如，ce减小命令)中的至少一个，将指示内部操作状态的信号划分为三个状态，并将划分的信号输出到状态输出引脚(例如，rnb引脚)。替代地，可以通过与控制逻辑12分离来将装置20的电路图布置在存储装置110中。
电压生成器13可以基于电压控制信号ctrl_vol生成用于对存储单元阵列11执行编程、读取和擦除操作的各种类型的电压。详细地，电压生成器13可以生成用于驱动多个字线wl的第一驱动电压vwl、用于驱动多个串选择线ssl的第二驱动电压vssl和用于驱动多个地选择线gsl的第三驱动电压vgsl。
在这种情况下，第一驱动电压vwl可以是编程电压(或写入电压)、读取电压、擦除电压、通过电压或编程验证电压。此外，第二驱动电压vssl可以是串选择电压，即，导通或截止电压。此外，第三驱动电压vgsl可以是地选择电压，即，导通或截止电压。
行译码器14可以通过多个字线wl连接到存储单元阵列11，并且可以响应于从控制逻辑12接收的行地址x_addr而激活多个字线wl中的一些字线。详细地，在读取操作期间，行译码器14可将读取电压施加到选择的字线，并且可将通过电压施加到未选择的字线。
在编程操作期间，行译码器14可将编程电压施加到选择的字线，并且可将通过电压施加到未选择的字线。
在擦除操作期间，行译码器14可以将擦除电压(例如，0v)施加到字线wl，并且可以浮置串选择线ssl和地选择线gsl。
页缓冲器15可以通过多个位线bl连接到存储单元阵列11。详细地，在读取操作期间，页缓冲器15可以用作读出放大器并且可以输出存储在存储单元阵列11中的数据data。在编程操作期间，页缓冲器15可以用作写入驱动器，并且可以将数据data输入到存储单元阵列11并存储到存储单元阵列11。
图18是示出根据示例性实施例的图17的存储单元阵列11的图。
参考图18，存储单元阵列11可以是闪速存储单元阵列。在这种情况下，存储单元阵列11可以包括a(a是等于或大于2的整数)个存储块，例如第一至第a存储块blk1至blka，第一至第a存储块blk1至blka中的每个可以包括b(b是等于或大于2的整数)个页page1至pageb，并且页page1至pageb中的每个可以包括c(c是等于或大于2的整数)个扇区sec1至secc。为了便于说明，尽管在图18中仅对于第一存储块blk1示出了页page0至pageb和扇区sec1至secc，但是其他存储块blk2至blka中的每个可以具有与第一存储块blk1的结构相同的结构。
图19是示出根据示例性实施例的包括在图18的存储单元阵列11中的第一存储块blk1的电路图。
参考图19，第一存储块blk1可以是水平nand闪速存储块，并且图18的第一至第a存储块blk1至blka中的每个可以具有与图19中的结构相同的结构。第一存储块blk1可以包括例如d(d是等于或大于2的整数)个单元串str，在每个单元串str中，八个存储单元串联连接。单元串str中的每个可以包括分别连接到串联连接的存储单元的两端的串选择晶体管sst和地选择晶体管gst。可以将包括在一个单元串中的八个存储单元中的与地选择晶体管gst相邻的至少一个存储单元设置为哑存储单元。
在图19中，将与地选择晶体管gst相邻的两个存储单元设置为哑存储单元dmc。因此，将包括在一个单元串中的八个存储单元中的六个存储单元设置为主存储单元mmc。替代地，可以在串选择晶体管sst和主存储单元mmc之间添加至少一个哑存储单元dmc。
哑字线dwl连接到哑存储单元dmc，并且主字线mwl连接到主存储单元mmc。这样，哑存储单元dmc位于地选择晶体管gst和多个主存储单元(例如，第一至第六主存储单元mmc1至mmc6)之间，以便减少对接近公共源极线csl的主存储单元的耦合效应。也就是说，至少一个哑存储单元位于主存储单元的边缘上。
根据实施例，单元串str的数量、哑字线dwl的数量、主字线mwl的数量和位线bl的数量可以以各种方式变化。
替代地，可以从每个存储块中省略哑存储单元dmc，并且存储块可以仅包括主存储单元mmc。
在具有如图19所示的结构的nand闪速存储装置中，可以以存储块为单位执行擦除操作，并且可以以与每个字线对应的页为单位执行编程操作。例如，当存储单元是单电平单元时，一页可以对应于一个字线。替代地，当存储单元是多电平单元或三电平单元时，多个页可对应于每个字线。
图20是示出包括在图18的存储单元阵列11中的第一存储块blk1的修改的电路图。
第一存储块blk1'可以是垂直nand闪速存储块，并且图18的第一至第a存储块blk1至blka中的每个可以具有与图20中的结构相同的结构。第一存储块blk1'可以包括多个单元串str11至str33、多个字线dwl1、dwl2和wl1至wl6、多个位线bl1至bl3、地选择线gsl、多个串选择线ssl1至ssl3、以及公共源极线csl。根据实施例，单元串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量可以以各种方式变化。
单元串str11至str33连接在位线bl1至bl3和公共源极线csl之间。每个单元串(例如单元串str11)可以包括串联连接的串选择晶体管sst、多个存储单元dmc和mmc以及地选择晶体管gst。
在图20中，将与单元串中的地选择晶体管gst相邻的两个存储单元设置为哑存储单元dmc。因此，将包括在一个单元串中的八个存储单元中的六个存储单元设置为主存储单元mmc。替代地，可以在串选择晶体管sst和主存储单元mmc之间添加至少一个哑存储单元dmc。
串选择晶体管sst连接到串选择线ssl1至ssl3。多个存储单元mc1至mc8分别连接到字线wl1至wl8。地选择晶体管gst连接到地选择线gsl。串选择晶体管sst连接到相应的位线bl，并且地选择晶体管gst连接到公共源极线csl。
具有相同高度的字线(例如，wl1)彼此共同连接，并且串选择线ssl1至ssl3彼此分离。当对连接到字线wl1并且属于单元串str11、str12和str13的存储单元编程时，选择字线wl1和串选择线ssl1。
图21是示出根据示例性实施例的、图6或图7的存储器控制器120c或120d的配置的图。
如图21所示，存储控制器120c或120d包括处理器121、ram122、主机接口123、存储器接口124和总线125。
存储控制器120c或120d的元件可以通过总线125彼此电连接。
处理器121通过使用存储在ram122中的程序代码和数据来控制存储系统100c或100d的所有操作。例如，处理器121可以是微处理器或中央处理单元(cpu)。当存储系统100c或100d被初始化时，处理器121可以从存储装置110c-0至110c-7或110d-0至110d-7读取用于控制存储系统100c或100d执行的操作的程序代码和数据，并且可以将程序代码和数据加载到ram122。
状态检查模块122-1的程序代码可以被存储在ram122中。用于基于芯片使能信号ce和初始设置的功能命令(例如，ce减小命令)中的至少一个、通过单个rnb引脚px检查多路径的每个的内部状态的程序可以被包括在状态检查模块122-1的程序代码中。
关于由主机接口层hil执行的处理的程序代码和关于由闪速改变层ftl执行的处理的程序代码可以被加载到ram122。
处理器121可以通过使用状态检查模块122-1来检查连接到存储器接口124的存储装置的状态。例如，状态检查模块122-1可以根据芯片使能信号和/或ce减小命令，从与芯片使能信号的逻辑状态相关联地通过单个rnb引脚px发送的rnb信号，检查存储装置中的每个的单独的就绪/忙碌状态。
处理器121在读取操作期间将读取命令和地址施加到存储装置110，在编程操作期间将编程命令、地址和数据施加到存储装置110，并且在擦除操作期间将擦除命令和地址施加到存储装置110。
主机接口123包括用于向/从连接到存储系统100c或100d的主机(未示出)发送/接收数据、并连接存储系统100c或100d和主机的协议。主机接口123的示例可以包括高级技术附件(ata)接口、串行高级技术附件(sata)接口、并行高级技术附件(pata)接口、通用串行总线(usb)、串行附加小计算机系统(sas)接口、小型计算机系统接口(scsi)、嵌入式多媒体卡(emmc)接口和通用闪速存储(ufs)接口。然而，本发明构思不限于此。主机接口123可以从主机接收命令、地址和数据，或者可以在处理器121的控制下向主机发送数据。
存储器接口124电连接到存储装置。存储器接口124可以在处理器121的控制下向存储装置发送命令、地址和数据，或者可以从存储装置接收数据。存储器接口124可以被配置为支持nand闪速存储器或nor闪速存储器。存储器接口124可以被配置为通过多个通道执行软件或硬件交织操作。例如，每个通道可以包括多个路径。
图22是示出根据示例性实施例的将存储系统应用于存储卡系统1000的示例的框图。
参考图22，存储卡系统1000可以包括主机1100和存储卡1200。主机1100可以包括主机控制器1110和主机连接器(hostcnt)1120。存储卡1200可以包括卡连接器(cardcnt)1210、存储控制器1220和存储器1230。存储控制器1220和存储器1230可以分别是图6或图7的存储控制器120c或120d以及存储装置110。
主机1100可以向存储卡1200写入数据或者可以读取存储在存储卡1200中的数据。主机控制器1110可以将命令cmd、由主机1100中的时钟生成器(未示出)生成的时钟信号clk、以及数据data通过主机连接单元1120发送到存储卡1200。
存储控制器1220可以响应于通过卡连接单元1210接收的命令cmd，与由存储控制器1220中的时钟生成器(未示出)生成的时钟信号同步地在存储装置1230中存储数据。存储装置1230可以存储从主机1100发送的数据data。
存储装置1230的示例可以包括紧凑式闪存卡(cfc)、微驱动器、智能媒体卡(smc)、多媒体卡(mmc)、安全数字卡(sdc)、记忆棒、以及usb闪速存储器驱动器。
图23是根据示例性实施例的包括存储系统2100的计算系统2000的框图。
参考图23，计算系统2000可以包括存储系统2100、处理器2200、ram2300和输入/输出(i/o)2400以及电源2500。
存储系统2100包括存储装置2110和存储控制器2120。存储装置2110和存储控制器2120可分别与图6或图7的存储器控制器120c或120d和存储装置110相同。
虽然在图23中未示出，但是计算系统2000还可以包括可以与视频卡、声卡、存储卡或usb设备或其他电子设备通信的端口。计算系统2000可以是个人计算机或便携式电子设备，诸如笔记本计算机、移动电话、个人数字助理(pda)或照相机。
处理器2200可以执行特定的计算或任务。在示例性实施例中，处理器2200可以是微处理器或cpu。处理器2200可以通过诸如地址总线、控制总线或数据总线的总线2600与ram2300、输入/输出设备2400和存储系统2100通信。根据示例性实施例，处理器2200可以连接到诸如外围部件互连(pci)总线的扩展总线。
ram2300可以存储操作计算系统2000所需的数据。ram2300的示例可以包括动态随机存取存储器(dram)、移动dram、静态随机存取存储器(sram)、pram、fram、电阻随机存取存储器(rram)和/或mram。
i/o2400可以包括诸如键盘、键区或鼠标的输入单元和诸如显示器的输出单元。电源2500可以提供操作计算系统2000所需的操作电压。
图24是示出根据示例性实施例的将存储系统应用于固态驱动器(ssd)系统3000的示例的框图。
参考图24，ssd系统3000可以包括主机3100和固态驱动器(ssd)3200。ssd3200可以通过信号连接器向/从主机3100发送/接收信号，并且通过电源连接器(pwr)接收电力。ssd3200可以包括存储控制器3210、辅助电源3220以及多个存储装置3230、3240和3250。存储控制器3210和多个存储装置3230、3240和3250可以分别是图6或图7的存储控制器120c或120d和存储装置110。
虽然已经通过使用特定术语参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是示例性实施例和术语仅用于说明本发明构思，并且不应被解释为限制由权利要求限定的本发明构思的范围。示例性实施例应当被认为仅是描述性的，而不是为了限制的目的。因此，本发明构思的范围不由本发明构思的详细描述限定，而是由所附权利要求限定，并且该范围内的所有差异将被解释为包括在本发明构思中。