本发明涉及一种利用工艺及设计手段实现单阈值CMOS器件六管结构的静态存储器(SRAM)单元的上电初始化输出为稳定值的设计。更具体的说，本发明涉及利用CMOS电路的加工工艺，调整NMOS器件和PMOS器件的阈值电压，使其在电路上电过程中，通过器件之间的开关竞争，实现SRAM单元上电初值输出为定值，提高带有SRAM单元结构的整体电路内部信号的一致性、稳定性、可靠性。
背景技术：
静态存储器SRAM的结构有很多种，常用的有CMOS工艺的五管SRAM和六管SRAM，统一的结构是都包含一个由锁存环结构，该结构伴随着电源上电，输出结果由锁存结构中的NMOS、PMOS开启竞争结果决定，所以，输出结果是随机的。这种随机态，在电路中可能造成内部线网的短路状态，带来电源漏电的危害，在一些较大规模的集成电路中，严重时甚至造成器件的烧毁。所以，对于大规模应用SRAM结构的集成电路而言，例如大规模SRAM型FPGA电路，SRAM的输出初值对电路的影响必须重视，没有稳定的SRAM上电初值，电路将面临巨大的隐形风险，甚至决定着该集成电路设计的成功与否。
目前，对于一些CMOS结构SRAM的初值的控制，可采用调整管子的沟道长度，阈值电压会被稍微调整。短沟道长度的管子的阈值电压略微低于长沟道长度的管子。尽管如此，更好的控制阈值电压的办法是采用不同的掺杂，通过加工工艺手段来调整器件的阈值，理想的方法是采用双阈值CMOS器件进行电路制造，但是，目前国内商用CMOS工艺提供的条件只提供单阈值器件。所以，本发明是在单阈值CMOS工艺条件的基础上，结合器件参数设计上电初态一定的六管SRAM存储器。
技术实现要素：
本发明提供了一种利用工艺及设计手段实现单阈值CMOS器件六管结构的SRAM单元的上电初始化输出为稳定值的作用，以克服大规模SRAM型集成电路上电后初始态随机对整体电路带来的危害。
本发明为实现上述目的所采用的技术方案是：单阈值CMOS器件六管SRAM单元上电定值输出方法，通过调节晶体管参数来确定SRAM单元上电后的初值，包括以下步骤：
通过调节电路中所有NMOS和PMOS晶体管的掺杂浓度调节晶体管开启的阈值电压；调整锁存电路的晶体管沟长和沟宽尺寸；
SRAM单元上电后，当输入数据的晶体管MN2的源极即B端为逻辑“0”，同时晶体管MN3的漏极即BN端为逻辑“1”，控制信号W被充电到vdd电压时，晶体管MN2和MN3处于开启导通状态，即MN2的漏极处于低电平状态，MN3的源极AN端为高电平，晶体管MP0管开启而处于导通状态，输出QN为高电平“1”，引起MN1晶体管打开处于导通状态；此时，SRAM单元中Q即MN1晶体管的漏极为低电平，即MP0和MN0构成的第一反相器的输出端QN输出逻辑信号“1”。
当SRAM单元保存的输出Q为低电平状态，若要在该SRAM中写入Q为高电平的状态，那么，输入数据的晶体管MN2的源极即B端为逻辑“1”，同时晶体管MN3的漏极即BN端为逻辑“0”，控制信号W被充电到vdd电压时，晶体管MN2和MN1，MP1和MN3同时处于导通状态，节点A即MN2晶体管的漏极电压取决于MN2和MN1的导通电阻的分压情况；
Q点电压分压通过MN2和MN1的沟宽W和沟长L的比值确定，QN点电压分压通过MP0和MN3的沟宽W和沟长L的比值确定，使MP0和MN0构成的第一反相器的输出端QN输出逻辑信号“0”。
所述节点A即MN2晶体管的漏极电压取决于MN2和MN1的导通电阻的分压情况具体为：
A点电压为vdd×(RMN1/RMN1+RMN2)；其中RMN1、RMN2分别为MN1、MN2的导通电阻；
电路中AN端电压为vdd×(RMN3/RMN3+RMP0)；其中RMN3、RMP0分别为MN3、MP0的导通电阻；MOS管的沟道导通电阻与其沟宽与沟长的比成比例；
导通电阻公式
公式中μn为电子迁移率，Cox为栅氧化层电容，VGS为栅源电压，VTH为阈值电压。
所述晶体管MP0、MP1为PMOS晶体管；所述晶体管MN0、MN1、MN2、MN3为NMOS晶体管。
所述通过调节电路中所有NMOS、PMOS晶体管的掺杂浓度调节晶体管开启的阈值电压通过下式实现：
其中，ΔVT为阈值电压变化量，q为基本电荷1.60×10-1库伦，NA为衬底的参杂浓度，Wm为耗尽区宽度，rj为结深，L为沟道长度，C0为每单位面积的栅极氧化层电容。
所述晶体管开启的阈值电压具体为：
晶体管MN0、MN1、MN2、MN3的阈值电压调整为0.7V,将晶体管MP0、MP1阈值电压绝对值调整为1.2V。
所述调整锁存电路的晶体管沟长和沟宽尺寸具体为：晶体管MP0、MN0、MP1、MN1的宽长比使Q端电压降低到由MN0和MP0构成的反相器触发点以下，使其输出可以翻转。
所述调整锁存电路的晶体管沟长和沟宽尺寸具体为：
MP1取沟长/沟宽＝1.1um/0.5um，MN1取沟长/沟宽＝1.2um/4.3um，MP0取沟长/沟宽＝0.5um/1um，MN0取沟长/沟宽＝3.3um/0.5um。
本发明具有以下有益效果及优点：
1.本发明可以实现CMOS器件六管结构的SRAM单元伴随电源上电而确定固定初始态的作用。实现带有该SRAM单元的大规模集成电路内部线网建立明确的电位，提升器件的可靠性、稳定性。
2.该结构依赖于加工工艺来实现NMOS、PMOS器件的阈值电压的调整。
3.阈值电压的调整幅度按照CMOS工艺可接受，确保同一个工艺条件下，CMOS电路功能正确。调整MP0、MN0、MP1、MN1晶体管组成的交叉耦合的锁存电路的器件尺寸，可决定最后SRAM输出Q端的高低电平。
附图说明
图1本发明的六管结构的SRAM单元框图。
具体实施方式
下面结合附图及实施例对本发明做进一步的详细说明。
如图1所示，MP0、MP1为P沟道增强型PMOS晶体管器件，MN0、MN1、MN2、MN3为N沟道增强型NMOS晶体管器件。MP0、MN0、MP1、MN1晶体管组成一个交叉耦合的锁存电路，形成一个类似微型的毫安级的稳定的电流源。MN2、MN3晶体管是存储器的开关门器件。当晶体管MN0关闭，晶体管MP0开启的时候，输出信号Q是逻辑“0”，QN是逻辑“1”。当这些信号反转的时候，输出信号Q是逻辑“1”，QN是逻辑“0”。左右的位线B、BN信号是互为反向的数据信号，通过控制B、BN信号线可以实现存储器的读和写数据的操作。六管SRAM存储器单元带有两个开关门器件，两条位线，可有效实现可靠的读写操作。
本发明涉及两个方面，一是CMOS器件工艺加工过程中，通过调节器件的掺杂浓度的方法来调节CMOS器件开启的阈值电压，二是调整交叉耦合的锁存电路器件的沟长和沟宽尺寸，参考短沟道长度的管子的阈值电压略微低于长沟道长度的管子的原理，见公式1。
其中NA为衬底的参杂浓度，Wm为耗尽区宽度，rj为结深，L为沟道长度，C0为每单位面积的栅极氧化层电容。
对于给定的一种工艺器件，阈值电压将随沟道长度的缩减而下降。
根据设计需求SRAM输出Q端是高电平还是低电平来决定最后器件尺寸。例如，如果电路设计要求SRAM输出Q端为高电平，那么MP1选择驱动能力强，短沟道阈值略低以实现率先开启，MP0选择驱动能力较弱的长沟道器件，其阈值略高于MP1。同时，为实现互锁电路翻转，MN1选择长沟道器件，MN0选择短沟道器件。以0.5um的CMOS工艺器件为例，MP1取沟长/沟宽＝1.1um/0.5um，MN1取沟长/沟宽＝1.2um/4.3um，MP0取沟长/沟宽＝0.5um/1um，MN0取沟长/沟宽＝3.3um/0.5um。针对MN2、MN3器件尺寸的选择，沟长取工艺特征尺寸0.5um，沟宽的选择，考虑在SRAM单元读写过程中，这两个NMOS器件开启后等效电阻分压，满足反相器翻转节点的要求。
以向SRAM单元写入逻辑“0”为例，这时输入数据的B端为逻辑“0”，同时BN端为逻辑“1”的5V电位，控制信号W被充电到vdd为5V电压，Q端为逻辑信号“1”。当MP0管和MN1管都开启时，那么晶体管MP1和晶体管MN2构成了分压的结构，那么节点Q的电压按照vdd×(R(MN2)/R(MN2)+R(MP1))分压得出，MP1管的沟道电阻与其沟宽与沟长的比成比例，MN2管同理如此。它们的宽长比选择必须使得Q端的电压可以降低到由MN0和MP0构成的反相器触发点以下，使其输出可以翻转。经过下一个由MP1、MN1构成的反相器的正反馈，驱动使Q端输出变为逻辑“0”。从而完成写入逻辑“0”的操作。这里选取的MN2、MN3管的沟宽为3um。
在电源上电之前，所有存储单元的节点，尤其是A点和AN点，初始电压值接近0V。上电过程中，vdd电源由0V上升到5V过程中，MP1管的开启阈值略低于MP0可以首先开启，输出Q端电压伴随着电源电压升高而升高，到达MN0管的开启阈值电压后，MN0管导通，输出QN为低电平，从而促进MP1开启，MN1的关闭，形成正反馈，当vdd达到稳定的5V时，输出Q端为稳定的5V，QN则为低电平0V。
针对单阈值CMOS器件，采用降低NMOS的阈值电压，使得NMOS器件在较低电压下实现开启，以提高器件的传输速度；提高PMOS的阈值电压，减小上电过程中的电源中间态阶段的漏电。调整器件参数，微调器件阈值，实现SRAM单元上电后初值为稳定状态。
试验中将NMOS器件阈值电压由0.8V调整为0.7V,将PMOS器件阈值电压绝对值由1.06V调整为1.2V。针对调整后的器件阈值电压以及器件尺寸参数，通过仿真验证的手段进行验证，实验结果表明该结构实现了SRAM单元上电后，输出Q端为高电平5V、QN端为低电平0V，且状态稳定。