半导体电路和半导体电路系统的制作方法

本公开涉及一种半导体电路和半导体电路系统。

背景技术：

从生态角度，电子设备被期待具有减少的功耗。例如，对于半导体电路，经常使用所谓的功率门控，一种被设计为通过选择性地暂停一些电路的供电来减少功耗的技术。因此，希望在供电重新开始之后，其供电被暂停的电路立即返回到在供电被暂停之前的操作状态。用于在这种短时间内实现返回操作的方法之一是将非易失性存储元件包括在所述电路中。例如，ptl1公开这样一种电路：包括作为易失性存储器的静态随机存取存储器(sram)和自旋转移力矩存储元件的组合。

引用列表

专利文献

ptl1:wo2009/028298

技术实现要素：

同时，希望这种包括存储元件的电路减少引起干扰的可能性，并且期待另外的改进。

希望提供一种使得可减少引起干扰的可能性的半导体电路和半导体电路系统。

根据本公开的一个实施例的第一半导体电路包括第一电路、第二电路、第一晶体管、第一存储元件、第一电压设置电路和驱动器。第一电路能够产生在第一节点的电压的反相电压，并且将该反相电压施加于第二节点。第二电路能够产生在第二节点的电压的反相电压，并且将该反相电压施加于第一节点。第一晶体管通过接通而将第一节点耦接到第三节点。第一存储元件具有耦接到第三节点的第一端子和被提供控制电压的第二端子，并且能够呈现第一阻态或第二阻态。第一电压设置电路被耦接到第三节点，并且能够将在第三节点的电压设置为与在第一节点和第二节点中的预定节点的电压对应的电压。驱动器控制第一晶体管的操作，并且设置控制电压。

根据本公开的一个实施例的第二半导体电路包括第一电路、第二电路、第一晶体管、第十六晶体管、第一存储元件、第三存储元件、第一电压设置电路、第三电压设置电路和驱动器。第一电路能够产生在第一节点的电压的反相电压，并且将该反相电压施加于第二节点。第二电路能够产生在第二节点的电压的反相电压，并且将该反相电压施加于第一节点。第一晶体管通过接通而将第一节点耦接到第三节点。第十六晶体管通过接通而将第二节点耦接到第七节点。第一存储元件具有耦接到第三节点的第一端子和被提供控制电压的第二端子，并且能够呈现第一阻态或第二阻态。第三存储元件具有耦接到第七节点的第一端子和被提供控制电压的第二端子，并且能够呈现第一阻态或第二阻态。第一电压设置电路被耦接到第三节点，并且能够将在第三节点的电压设置为与在第一节点和第二节点中的预定节点的电压对应的电压。第三电压设置电路被耦接到第七节点，并且将在第七节点的电压设置为与在第一节点和第二节点中的所述预定节点的电压对应的电压。驱动器控制第一晶体管和第十六晶体管中的每个晶体管的操作，并且设置控制电压。

根据本公开的一个实施例的第一半导体电路系统包括存储部分和控制器。存储部分包括前面的第一半导体电路。

根据本公开的一个实施例的第二半导体电路系统包括存储部分和控制器。存储部分包括前面的第二半导体电路。

在根据本公开的一个实施例的第一半导体电路和第一半导体电路系统中，通过第一电路和第二电路，相对于彼此反相的电压出现在第一节点和第二节点。接通第一晶体管将第一节点耦接到第三节点。第三节点被耦接到第一存储元件的一端。第一存储元件具有被提供控制电压的另一端。控制电压由驱动器设置。另外，第一电压设置电路被耦接到第三节点。第一电压设置电路将在第三节点的电压设置为与在第一节点或第二节点之一的电压对应的电压。

在根据本公开的一个实施例的第二半导体电路和第二半导体电路系统中，通过第一电路和第二电路，相对于彼此反相的电压出现在第一节点和第二节点。接通第一晶体管将第一节点耦接到第三节点。第三节点被耦接到第一存储元件的一端。第一存储元件具有被提供控制电压的另一端。控制电压由驱动器设置。另外，第一电压设置电路被耦接到第三节点。第一电压设置电路将在第三节点的电压设置为与在第一节点或第二节点之一的电压对应的电压。接通第十六晶体管将第二节点耦接到第七节点。第七节点被耦接到第三存储元件的一端。第一存储元件具有被提供控制电压的另一端。另外，第三电压设置电路被耦接到第七节点。第三电压设置电路将在第七节点的电压设置为与在第一节点或第二节点之一的电压对应的电压。

根据本公开的实施例中的第一半导体电路和第一半导体电路系统，在第三节点的电压通过使用第一电压设置电路而被设置为与在第一节点和第二节点中的预定节点的电压对应的电压。这使得可减少引起干扰的可能性。

根据本公开的实施例中的第二半导体电路和第二半导体电路系统，在第三节点的电压通过使用第一电压设置电路而被设置为与在第一节点和第二节点中的预定节点的电压对应的电压，并且在第七节点的电压通过使用第三电压设置电路而被设置为与在第一节点和第二节点中的所述预定节点的电压对应的电压。这使得可减少引起干扰的可能性。

应该注意的是，这里描述的效果未必是限制性的，并且可具有在本公开中描述的任何效果。

附图说明

图1是表示根据本公开的一个实施例的半导体电路的结构的示例的方框图。

图2是表示根据第一实施例的存储器单元(memorycell)的结构的示例的电路图。

图3是表示包括图2中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图4描述图2中示出的存储器单元的操作的示例。

图5a是表示图2中示出的存储器单元的操作的示例的电路图。

图5b是表示图2中示出的存储器单元的操作的示例的另一电路图。

图5c是表示图2中示出的存储器单元的操作的示例的另一电路图。

图5d是表示图2中示出的存储器单元的操作的示例的另一电路图。

图5e是表示图2中示出的存储器单元的操作的示例的另一电路图。

图6是描述图2中示出的存储器单元的操作的示例的另一示图。

图7是表示根据比较示例的存储器单元的结构的示例的电路图。

图8描述图7中示出的存储器单元的操作的示例。

图9a是表示图7中示出的存储器单元的操作的示例的电路图。

图9b是表示图7中示出的存储器单元的操作的示例的另一电路图。

图10是表示图2中示出的存储器单元的结构的示例的布局图。

图11描述存储元件的耦接。

图12是描述存储元件的耦接的另一示图。

图13是描述存储元件的耦接的另一示图。

图14是描述存储元件的耦接的另一示图。

图15是描述根据比较示例的存储元件的耦接的另一示图。

图16描述根据第一实施例的修改示例的存储器单元的操作的示例。

图17a是表示图16中示出的存储器单元的操作的示例的电路图。

图17b是表示图16中示出的存储器单元的操作的示例的另一电路图。

图18是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。

图19a是表示图18中示出的存储器单元的操作的示例的电路图。

图19b是表示图18中示出的存储器单元的操作的示例的另一电路图。

图20是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。

图21是表示包括图20中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图22是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。

图23是表示包括图22中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图24是表示图22中示出的存储器单元的结构的示例的布局图。

图25是表示包括图22中示出的存储器单元的存储器单元阵列的结构的另一示例的电路图。

图26是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。

图27是表示包括图26中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图28是表示根据第一实施例的另一修改示例的存储器单元的示例的电路图。

图29是表示包括图28中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图30是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。

图31a是表示图30中示出的存储器单元的操作的示例的电路图。

图31b是表示图30中示出的存储器单元的操作的示例的另一电路图。

图32是表示根据第一实施例的另一修改示例的存储器单元的结构的示例的电路图。

图33是表示根据修改示例的半导体电路的结构的示例的方框图。

图34是表示应用根据第一实施例的技术的触发器电路的结构的示例的电路图。

图35是表示应用根据第一实施例的技术的触发器电路的结构的另一示例的电路图。

图36是表示根据第二实施例的存储器单元的结构的示例的电路图。

图37是表示包括图36中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图38描述图36中示出的存储器单元的操作的示例。

图39是表示图36中示出的存储器单元的操作的示例的电路图。

图40a是表示图36中示出的存储器单元的操作的示例的另一电路图。

图40b是表示图36中示出的存储器单元的操作的示例的另一电路图。

图40c是表示图36中示出的存储器单元的操作的示例的另一电路图。

图40d是表示图36中示出的存储器单元的操作的示例的另一电路图。

图41a是表示图36中示出的存储器单元的操作的示例的另一电路图。

图41b是表示图36中示出的存储器单元的操作的示例的另一电路图。

图41c是表示图36中示出的存储器单元的操作的示例的另一电路图。

图41d是表示图36中示出的存储器单元的操作的示例的另一电路图。

图42是表示图36中示出的存储器单元的结构的示例的布局图。

图43是表示根据第二实施例的修改示例的存储器单元的结构的示例的电路图。

图44是表示根据第二实施例的另一修改示例的存储器单元的结构的示例的电路图。

图45是表示包括图44中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图46是表示根据第二实施例的另一修改示例的存储器单元的结构的示例的电路图。

图47是表示包括图46中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图48是表示图46中示出的存储器单元的结构的示例的布局图。

图49是表示包括图46中示出的存储器单元的存储器单元阵列的结构的另一示例的电路图。

图50是表示根据第二实施例的另一修改示例的存储器单元的结构的示例的电路图。

图51是表示包括图50中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图52是表示根据第二实施例的另一修改示例的存储器单元的结构的示例的电路图。

图53是表示包括图52中示出的存储器单元的存储器单元阵列的结构的示例的电路图。

图54是表示根据第二实施例的另一修改示例的存储器单元的结构的示例的电路图。

图55a是表示图54中示出的存储器单元的操作的示例的电路图。

图55b是表示图54中示出的存储器单元的操作的示例的另一电路图。

图56a是表示图54中示出的存储器单元的操作的示例的另一电路图。

图56b是表示图54中示出的存储器单元的操作的示例的另一电路图。

图57是表示根据第二实施例的另一修改示例的存储器单元的结构的示例的电路图。

图58是表示应用根据第二实施例的技术的触发器电路的结构的示例的电路图。

图59是表示应用根据第二实施例的技术的触发器电路的结构的另一示例的电路图。

图60是表示应用根据第二实施例的技术的触发器电路的结构的另一示例的电路图。

图61是表示应用根据第二实施例的技术的触发器电路的结构的另一示例的电路图。

图62是表示应用根据实施例的技术的信息处理器的结构的示例的方框图。

图63是表示应用根据实施例的技术的信息处理器的结构的另一示例的方框图。

图64描述存储元件的耦接。

具体实施方式

在下面，参照附图详细地描述本公开的一些实施例。应该注意的是，按照下面的次序给出描述：

1.第一实施例(使用两个存储元件的结构)

2.第二实施例(使用一个存储元件的结构)

3.应用示例

<1.第一实施例>

[结构示例]

图1表示根据第一实施例的半导体电路(半导体电路1)的结构的示例。半导体电路1是存储信息的电路。半导体电路1包括控制器11、电源晶体管12和存储器电路20。

控制器11控制存储器电路20的操作。具体地讲，控制器11基于从外部提供的写命令和写数据将信息写到存储器电路20，并且基于从外部提供的读命令从存储器电路20读出信息。另外，控制器11还具有这样的功能：通过向电源晶体管12提供电源控制信号spg以及接通和断开电源晶体管12，控制对存储器电路20的供电。

在这个示例中，电源晶体管12是p型金属氧化物半导体(mos)晶体管，具有：栅极，被提供电源控制信号spg；源极，被提供电源电压vdd1；和漏极，耦接到存储器电路20。

利用这种结构，在使用存储器电路20的情况下，半导体电路1接通电源晶体管12并且向存储器电路20提供电源电压vdd1作为电源电压vdd。另外，在不使用存储器电路20的情况下，半导体电路1断开电源晶体管12。半导体电路1使得可通过如上所述的所谓的功率门控来减少功耗。

存储器电路20存储数据。存储器电路20包括存储器单元阵列21以及驱动器22和23。

存储器单元阵列21包括按照矩阵布置的存储器单元30。

图2表示每个存储器单元30的结构的示例。图3表示存储器单元阵列21的结构的示例。除了存储器单元阵列21之外，图3还表示驱动器22和23。存储器单元阵列21包括多个字线wl、多个位线bl、多个位线blb、多个控制线ctrl、多个存储控制线strl、多个存储控制线strlb和多个恢复控制线rstl。字线wl在图2和3中沿水平方向延伸。每个字线wl具有耦接到驱动器22的一端，并且驱动器22将信号swl施加于字线wl。位线bl在图2和3中沿垂直方向延伸。每个位线bl具有耦接到驱动器23的一端。位线blb在图2和3中沿垂直方向延伸。每个位线blb具有耦接到驱动器23的一端。控制线ctrl在图2和3中沿水平方向延伸。每个控制线ctrl具有耦接到驱动器22的一端，并且驱动器22将信号sctrl施加于控制线ctrl。存储控制线strl在图2和3中沿水平方向延伸。每个存储控制线strl具有耦接到驱动器22的一端，并且驱动器22将信号sstrl施加于存储控制线strl。存储控制线strlb在图2和3中沿水平方向延伸。每个存储控制线strlb具有耦接到驱动器22的一端，并且驱动器22将信号sstrlb施加于存储控制线strlb。恢复控制线rstl在图2和3中沿水平方向延伸。每个恢复控制线rstl具有耦接到驱动器22的一端，并且驱动器22将信号srstl施加于恢复控制线rstl。

存储器单元30包括静态随机存取存储器(sram)电路40、晶体管31、32和81至88以及存储元件33和34。

sram电路40通过正反馈来存储一位的信息。sram40包括晶体管41至46。晶体管41和43是p型mos晶体管，并且晶体管42、44、45和46是n型mos晶体管。

晶体管41具有：栅极，耦接到节点n1；源极，被提供电源电压vdd；和漏极，耦接到节点n2。晶体管42具有：栅极，耦接到节点n1；源极，接地；和漏极，耦接到节点n2。晶体管41和42被包括在反相器iv1中。反相器iv1使在节点n1的电压vn1反相，并且将反相的结果输出给节点n2。晶体管43具有：栅极，耦接到节点n2；源极，被提供电源电压vdd；和漏极，耦接到节点n1。晶体管44具有：栅极，耦接到节点n2；源极，接地；和漏极，耦接到节点n1。晶体管43和44被包括在反相器iv2中。反相器iv2使在节点n2的电压vn2反相，并且将反相的结果输出给节点n1。晶体管45具有：栅极，耦接到字线wl；源极，耦接到位线bl；和漏极，耦接到节点n1。晶体管46具有：栅极，耦接到字线wl；源极，耦接到位线blb；和漏极，耦接到节点n2。

利用这种结构，反相器iv1的输入端子和反相器iv2的输出端子经节点n1彼此耦接，并且反相器iv2的输入端子和反相器iv1的输出端子经节点n2彼此耦接。这使sram电路40通过正反馈来存储一位的信息。然后，晶体管45和46接通，由此使信息被写到sram电路40或使信息经位线bl和blb被从sram电路40读出。

晶体管31和32是n型mos晶体管。晶体管31具有：栅极，耦接到恢复控制线rstl；漏极，耦接到节点n1；和源极，耦接到晶体管86和87中的每个晶体管的漏极并且耦接到存储元件33的一端。晶体管32具有：栅极，耦接到恢复控制线rstl；漏极，耦接到节点n2；和源极，耦接到晶体管82和83中的每个晶体管的漏极并且耦接到存储元件34的一端。应该注意的是，在这个示例中，n型mos晶体管被用作晶体管31和32，但这不是限制性的。替代地，例如，可使用p型mos晶体管。在这种情况下，例如，希望改变信号srstl的极性等。

晶体管81和82是p型mos晶体管，并且晶体管83和84是n型mos晶体管。晶体管81具有：栅极，耦接到存储控制线strlb；源极，被提供电源电压vdd；和漏极，耦接到晶体管82的源极。晶体管82具有：栅极，耦接到节点n1；源极，耦接到晶体管81的漏极；和漏极，耦接到晶体管83的漏极，耦接到晶体管32的源极并且耦接到存储元件34的一端。晶体管83具有：栅极，耦接到节点n1；漏极，耦接到晶体管82的漏极，耦接到晶体管32的源极并且耦接到存储元件34的一端；和源极，耦接到晶体管84的漏极。晶体管84具有：栅极，耦接到存储控制线strl；漏极，耦接到晶体管83的源极；和源极，接地。

晶体管85和86是p型mos晶体管，并且晶体管87和88是n型mos晶体管。晶体管85具有：栅极，耦接到存储控制线strlb；源极，被提供电源电压vdd；和漏极，耦接到晶体管86的源极。晶体管86具有：栅极，耦接到节点n2；源极，耦接到晶体管85的漏极；和漏极，耦接到晶体管87的漏极，耦接到晶体管31的源极并且耦接到存储元件33的一端。晶体管87具有：栅极，耦接到节点n2；漏极，耦接到晶体管86的漏极，耦接到晶体管31的源极并且耦接到存储元件33的一端；和源极，耦接到晶体管88的漏极。晶体管88具有：栅极，耦接到存储控制线strl；漏极，耦接到晶体管87的源极；和源极，接地。

存储元件33和34中的每个存储元件是非易失性存储元件，并且在这个示例中，是自旋转移力矩(stt；spintransfertorque))磁隧道结(mtj；magnetictunneljunction)元件，该元件通过经自旋注入改变自由层f(稍后描述)的磁化方向来存储信息。存储元件33具有耦接到晶体管31的源极以及晶体管86和87中的每个晶体管的漏极的一端，同时具有耦接到控制线ctrl的另一端。存储元件34具有耦接到晶体管32的源极以及晶体管82和83中的每个晶体管的漏极的一端，同时具有耦接到控制线ctrl的另一端。

接下来，详细地描述存储元件33。应该注意的是，这同样适用于存储元件34。存储元件33包括被钉扎层p、隧道势垒层i和自由层f。在这个示例中，被钉扎层p被耦接到晶体管31的源极以及晶体管86和87中的每个晶体管的漏极，并且自由层f被耦接到控制线ctrl。在这个示例中，存储元件33具有所谓的底钉扎结构，在该结构中，被钉扎层p、隧道势垒层i和自由层f被按照这个次序从半导体电路1的较低层侧堆叠。

被钉扎层p包括铁磁物质，该铁磁物质具有被固定到例如垂直于薄膜表面的方向的磁化方向。自由层f包括铁磁物质，该铁磁物质具有例如与流入的自旋极化电流相应地沿垂直于薄膜表面的方向变化的磁化方向。隧道势垒层i用于分开被钉扎层p和自由层f之间的磁键，同时允许隧道电流流动。

利用这种结构，在存储元件33中，例如，当使电流从自由层f流到被钉扎层p时，具有沿与被钉扎层p的磁化相同的方向的矩(自旋)的极化电子被从被钉扎层p注入到自由层f中，因此使自由层f的磁化方向成为与被钉扎层p的磁化方向相同的方向(平行状态)。在这种平行状态下，存储元件33在两端之间具有较低电阻值(低阻态rl)。

另外，例如，当使电流从被钉扎层p流到自由层f时，电子被从自由层f注入到被钉扎层p中。此时，在注入的电子中，具有沿与被钉扎层p的磁化相同的方向的矩的极化电子被传输通过被钉扎层p，而具有沿与被钉扎层p的磁化相反的方向的矩的极化电子被被钉扎层p反射而被注入到自由层f中。这使自由层f的磁化方向与被钉扎层p的磁化方向相反(反平行状态)。在这种反平行状态下，存储元件33在两端之间具有较高电阻值(高阻态rh)。

因此，在存储元件33和34中，作为自由层f的磁化方向与电流流动的方向相应地变化的结果，阻态在高阻态rh和低阻态rl之间变化。如上所述设置阻态允许存储元件33和34存储信息。

因此，除了sram电路40之外，存储器单元30还包括晶体管31、32和81至88以及存储元件33和34。在通过断开电源晶体管12来执行等待操作的情况下，例如，这使得作为非易失性存储器的存储元件33和34可通过在等待操作之前立即执行存储操作来存储存储在作为易失性存储器的sram电路40中的信息。然后，半导体电路1可使sram电路40通过在等待操作之后立即执行恢复操作来存储存储在存储元件33和34中的信息。这允许半导体电路1在供电重新开始之后在短时间内使每个存储器单元30的状态返回到在供电被暂停之前的状态。

基于从控制器11提供的控制信号，驱动器22将信号swl施加于字线wl，将信号sctrl施加于控制线ctrl，将信号sstrl施加于存储控制线strl，将信号sstrlb施加于存储控制线strlb，并且将信号srstl施加于恢复控制线rstl。

如图3中所示，驱动器22包括晶体管24和25。晶体管24是p型mos晶体管，具有：栅极，被提供信号sctrlb；源极，被提供电源电压vdd；和漏极，耦接到控制线ctrl。晶体管25是n型mos晶体管，具有：栅极，被提供信号sctrlb；漏极，耦接到控制线ctrl；和源极，接地。晶体管24和25被包括在反相器中，并且驱动器22使用这个反相器驱动控制线ctrl。

经位线bl和blb，驱动器23将信息写到存储器单元阵列21或从存储器单元阵列21读出信息。具体地讲，基于从控制器11提供的控制信号和数据，驱动器23经位线bl和blb将信息写到存储器单元阵列21。另外，基于从控制器11提供的控制信号，驱动器23经位线bl和blb从存储器单元阵列21读出信息，并且向控制器11提供读取的信息。

这里，反相器iv1对应于本公开中的“第一电路”的特定示例。反相器iv2对应于本公开中的“第二电路”的特定示例。晶体管31对应于本公开中的“第一晶体管”的特定示例。存储元件33对应于本公开中的“第一存储元件”的特定示例。晶体管32对应于本公开中的“第十六晶体管”的特定示例。存储元件34对应于本公开中的“第三存储元件”的特定示例。

晶体管86和87对应于本公开中的“第一电压设置电路”的特定示例。晶体管86对应于本公开中的“第二晶体管”的特定示例。晶体管87对应于本公开中的“第三晶体管”的特定示例。晶体管85对应于本公开中的“第四晶体管”的特定示例。晶体管88对应于本公开中的“第五晶体管”的特定示例。

晶体管82和83对应于本公开中的“第三电压设置电路”的特定示例。晶体管82对应于本公开中的“第十七晶体管”的特定示例。晶体管83对应于本公开中的“第十八晶体管”的特定示例。晶体管81对应于本公开中的“第十九晶体管”的特定示例。晶体管84对应于本公开中的“第二十晶体管”的特定示例。

[工作和效果]

随后描述根据本实施例的半导体电路1的工作和效果。

(总体操作的概述)

首先，参照图1至3，描述半导体电路1的总体操作的概述。控制器11控制存储器电路20的操作。具体地讲，控制器11基于从外部提供的写命令和写数据将信息写到存储器电路20，并且基于从外部提供的读命令从存储器电路20读出信息。另外，通过向电源晶体管12提供电源控制信号spg并且接通和断开电源晶体管12，控制器11控制对存储器电路20的供电。电源晶体管12基于从控制器11提供的控制信号执行接通-断开操作。然后，作为电源晶体管12接通的结果，电源电压vdd1被提供给存储器电路20作为电源电压vdd。基于从控制器11提供的控制信号，存储器电路20中的驱动器22将信号swl施加于字线wl，将信号sctrl施加于控制线ctrl，将信号sstrl施加于存储控制线strl，将信号sstrlb施加于存储控制线strlb，并且将信号srstl施加于恢复控制线rstl。基于从控制器11提供的控制信号和数据，驱动器23经位线bl和blb将信息写到存储器单元阵列21。另外，基于从控制器11提供的控制信号，驱动器23经位线bl和blb从存储器单元阵列21读出信息，并且向控制器11提供读取的信息。

(详细操作)

在正常操作op1中，半导体电路1使作为易失性存储器的sram电路40存储信息。例如，在通过断开电源晶体管12来执行等待操作op3的情况下，半导体电路1在等待操作op3之前立即执行存储操作op2，由此使作为非易失性存储器的存储元件33和34存储存储在作为易失性存储器的sram电路40中的信息。然后，半导体电路1在等待操作op3之后立即执行恢复操作op4，以使sram电路40存储存储在存储元件33和34中的信息。在下面，详细地描述这个操作。

图4表示半导体电路1中的特定存储器单元30的操作的示例。图5a至5e中的每一个表示存储器单元30的操作的状态。图5a表示正常操作op1中的状态，图5b和5c中的每一个表示存储操作op2中的状态，图5d表示等待操作op3中的状态，并且图5e表示恢复操作op4中的状态。图5a至5e也表示驱动器22中的晶体管24和25。另外，图5a至5e使用符号表示反相器iv1和iv2，并且使用与每个晶体管的操作的状态对应的开关表示晶体管24、25、31、32、81、84、85和88中的每个晶体管。

(正常操作op1)

通过执行正常操作op1，半导体电路1将信息写到作为易失性存储器的sram电路40，或从sram电路40读出信息。

在正常操作op1中，如图4中所示，控制器11将电源控制信号spg的电压设置为低电平。这接通电源晶体管12(图1)，并且电源电压vdd被提供给存储器电路20。然后，如图4中所示，驱动器22将信号srstl的电压设置为低电平。这断开晶体管31和32中的每个晶体管，如图5a中所示。换句话说，sram电路40与存储元件33和34电分离。另外，如图4中所示，驱动器22将信号sstrl的电压设置为低电平，并且将信号sstrlb的电压设置为高电平。这断开晶体管81、84、85和88中的每个晶体管，如图5a中所示。另外，如图4中所示，驱动器22将信号sctrl的电压设置为低电平电压vl(地电平)。具体地讲，如图5a中所示，驱动器22将信号sctrlb(图3)的电压设置为高电平，由此断开晶体管24并且接通晶体管25。作为结果，信号sctrl的电压变为低电平电压vl。

在这个正常操作op1中，信息被写到存储器单元30中的sram电路40，或者信息被从sram电路40读出。具体地讲，在将信息写到sram电路40的情况下，首先，驱动器23向位线bl和blb施加与待写信息对应并且具有相对于彼此反相的电压电平的信号。然后，驱动器22将信号swl的电压设置为高电平，由此接通sram电路40中的晶体管45和46。这使与在位线bl和blb中的每个位线的电压对应的信息被写到sram电路40。另外，在从sram电路40读出信息的情况下，例如，驱动器23将位线bl和blb中的每个位线预充电为高电平电压，并且随后驱动器22将信号swl的电压设置为高电平，由此接通晶体管45和46。这使在位线bl或blb之一的电压根据存储在sram电路40中的信息而变化。然后，通过检测位线bl和blb之间的电压差，驱动器23读出存储在sram电路40中的信息。

此时，如图5a中所示，晶体管31、32、81、84、85和88断开。因此，没有电流在存储元件33和34中流动，并且存储元件33和34的阻态被保持。在这个示例中，存储元件33的阻态被保持在低阻态rl，而存储元件34的阻态被保持在高阻态rh。

(存储操作op2)

接下来，描述存储操作op2。通过在执行等待操作op3之前执行存储操作op2，半导体电路1使存储元件33和34存储存储在sram电路40中的信息。

在存储操作op2中，如图4中所示，驱动器22将信号sstrl的电压设置为高电平，并且将信号sstrlb的电压设置为低电平。这接通晶体管81、84、85和88中的每个晶体管，如图5b和5c中所示。另外，如图4中所示，驱动器22将信号swl的电压设置为低电平。这断开晶体管45和46。

在这个存储操作op2中，使用两个步骤，每个存储器单元30使存储元件33和34存储存储在sram电路40中的信息。首先，在第一步骤中，如图4中所示，驱动器22将信号sctrl的电压设置为低电平电压vl(地电平)，并且在第二步骤中，将信号sctrl的电压设置为高电平电压vh(电源电压电平)。以这种方式，根据存储在sram电路40中的信息设置存储元件33和34的阻态。

具体地讲，在第一步骤中，驱动器22将信号sctrlb(图3)的电压设置为高电平，由此断开晶体管24并且接通晶体管25，如图5b中所示。作为结果，信号sctrl的电压变为低电平电压vl。这使存储电流istr1在存储元件33或34之一中流动。

在这个示例中，在节点n1的电压vn1是高电平电压vh，并且在节点n2的电压vn2是低电平电压vl，这接通晶体管83和86并且断开晶体管82和87。因此，在存储器单元30中，如图5b中所示，存储电流istr1依次从晶体管85流到晶体管86，流到存储元件33，并且流到晶体管25。此时，在存储元件33中，存储电流istr1从被钉扎层p流到自由层f，因此使自由层f的磁化方向与被钉扎层p的磁化方向相反(反平行状态)。作为结果，存储元件33的阻态变为高阻态rh。

接下来，在第二步骤中，驱动器22将信号sctrlb(图3)的电压设置为低电平，由此接通晶体管24并且断开晶体管25，如图5c中所示。作为结果，信号sctrl的电压变为高电平电压vh。这使存储电流istr2在存储元件33或34中的一个存储元件中流动，所述一个存储元件不是在第一步骤中电流在其中流动的那个存储元件。

在这个示例中，晶体管83和86接通，并且晶体管82和87断开。如图5c中所示，这使存储电流istr2依次从晶体管24流到存储元件34，流到晶体管83，并且流到晶体管84。此时，在存储元件34中，存储电流istr2从自由层f流到被钉扎层p，因此使自由层f的磁化方向成为与被钉扎层p的磁化方向相同的方向(平行状态)。作为结果，存储元件34的阻态变为低阻态rl。

应该注意的是，在这个示例中，信号sctrlb的电压在第一步骤中被设置为高电平，并且信号sctrlb的电压在第二步骤中被设置为低电平，但这不是限制性的。替代地，例如，信号sctrlb的电压可在第一步骤中被设置为低电平，并且信号sctrlb的电压可在第二步骤中被设置为高电平。

以这种方式，在第一或第二步骤中的一个步骤中，存储电流在存储元件33中流动，并且在第一和第二步骤中的另一个步骤中，存储电流在存储元件34中流动。作为结果，在存储器单元30中，根据存储在sram电路40中的信息设置存储元件33和34中的每个存储元件的阻态。

应该注意的是，在这个示例中，如图2中所示，控制线ctrl、存储控制线strl和strlb以及恢复控制线rstl沿行方向(图2中的水平方向)延伸，并且因此，存储操作op2被以行为单位执行。例如，通过使用信号sstrl和sstrlb，可设置执行存储操作op2的行和不执行存储操作op2的行。具体地讲，对于执行存储操作op2的行，如图4中所示，驱动器22将信号sstrl的电压设置为高电平，并且将信号sstrlb的电压设置为低电平。另外，对于不执行存储操作op2的行，如图6中所示，驱动器22将信号sstrl的电压设置为低电平，并且将信号sstrlb的电压设置为高电平。另外，在这个示例中，对于执行存储操作op2的行和不执行存储操作op2的行，如图4和6中所示，驱动器22都在第一步骤中将信号sctrl设置为低电平电压vl，并且在第二步骤中将信号sctrl设置为高电平电压vh，但这不是限制性的。对于不执行存储操作op2的行，信号sctrl可被保持在低电平电压vl。

(等待操作op3)

然后，在存储操作op2之后，半导体电路1通过断开电源晶体管12来执行等待操作op3。

在等待操作op3中，如图4中所示，控制器11将电源控制信号spg的电压设置为高电平。这断开电源晶体管12(图1)，以暂停对存储器电路20的供电。这使信号sstrl、sstrlb、sctrl和srstl中的每个信号的电压是低电平。此时，如图5d中所示，存储元件33和34的阻态被保持。

(恢复操作op4)

接下来，描述恢复操作op4。在等待操作op3之后执行正常操作op1的情况下，半导体电路1执行恢复操作op4，以使sram电路40存储存储在存储元件33和34中的信息。

在恢复操作op4中，如图4中所示，控制器11将电源控制信号spg的电压设置为低电平。这接通电源晶体管12(图1)，并且电源电压vdd被提供给存储器电路20。然后，驱动器22在电源晶体管12接通之后立即仅在预定长度的时间段期间将信号srstl的电压设置为高电平。如图5e中所示，在这个时间段期间，这接通晶体管31和32中的每个晶体管。换句话说，sram电路40在这个时间段期间电耦接到存储元件33和34。另外，如图4中所示，驱动器22将信号sstrl的电压设置为低电平，并且将信号sstrlb的电压设置为高电平。如图5e中所示，这断开晶体管81、84、85和88中的每个晶体管。另外，如图4中所示，驱动器22将信号sctrl的电压设置为低电平电压vl(地电平)。这使节点n1经存储元件33接地，并且使节点n2经存储元件34接地。此时，由于存储元件33和34的阻态彼此不同，所以根据存储元件33和34中的每个存储元件的阻态确定在sram电路40的电压状态。

在这个示例中，存储元件33的阻态是高阻态rh，并且存储元件34的阻态是低阻态rl。因此，节点n1被高电阻值下拉，并且节点n2被低电阻值下拉，因此使在节点n1的电压vn1是高电平电压vh并且使在节点n2的电压vn2是低电平电压vl。以这种方式，在存储器单元30中，sram电路40根据存储在存储元件33和34中的信息存储信息。

应该注意的是，在这个示例中，信号srstl的电压在电源晶体管12接通之后立即仅在预定长度的时间段期间被设置为高电平，但这不是限制性的。替代地，例如，信号srstl的电压可在电源晶体管12接通之前预先被设置为高电平。

例如，恢复操作op4由存储器单元阵列21中的所有存储器单元30同时执行。应该注意的是，这不是限制性的，并且存储器单元阵列21中的一些存储器单元30可执行恢复操作op4，而其它存储器单元30不执行恢复操作op4。在这种情况下，如图4中所示，驱动器22针对执行恢复操作op4的行在预定时间段期间将信号srstl设置为高电平，并且针对不执行恢复操作op4的行使信号srstl保持在低电平。

其后，半导体电路1执行正常操作op1(图5a)。然后，随后，半导体电路1按照这个次序重复存储操作op2、等待操作op3、恢复操作op4和正常操作op1。

以这种方式，半导体电路1在等待操作op3之前立即执行存储操作op2，由此使作为非易失性存储器的存储元件33和34存储存储在作为易失性存储器的sram电路40中的信息。然后，半导体电路1在等待操作op3之后立即执行恢复操作op4，由此使sram电路40存储存储在存储元件33和34中的信息。这允许半导体电路1在供电重新开始之后在短时间内使每个存储器单元30的状态返回到在供电被暂停之前的状态。

另外，半导体电路1包括晶体管81至88，并且当执行存储操作op2时，如图5b和5c中所示，使存储电流istr1和istr2在包括这些晶体管81至88的电路中流动。换句话说，在半导体电路1中，防止存储电流istr1和istr2在sram电路40中流动。与以下描述的比较示例的情况相比，这允许半导体电路1减少引起所谓的干扰的可能性。

(比较示例)

接下来，与根据比较示例的半导体电路1r相比，描述本实施例的工作。与根据本实施例的半导体电路1(图1)一样，半导体电路1r包括存储器电路20r。存储器电路20r包括存储器单元阵列21r、驱动器22r和驱动器23r。

图7表示存储器单元阵列21r中的存储器单元30r的结构的示例。存储器单元30r包括sram电路40、晶体管31和32以及存储元件33和34。换句话说，存储器单元30r从根据本实施例的存储器单元30(图2)省略晶体管81至88。

在正常操作op1中，半导体电路1r使作为易失性存储器的sram电路40存储信息。然后，半导体电路1r在等待操作op3之前立即执行存储操作op2，由此使作为非易失性存储器的存储元件33和34存储存储在作为易失性存储器的sram电路40中的信息。然后，半导体电路1r在等待操作op3之后立即执行恢复操作op4，由此使存储元件33和34执行存储。

图8表示半导体电路1r中的特定存储器单元30r的操作的示例。图9a和9b中的每一个表示存储操作op2中的存储器单元30r的操作的状态。如图8中所示，在存储操作op2中，驱动器22r将信号srstl的电压设置为高电平。如图9a和9b中所示，这接通晶体管31和32。

在根据比较示例的半导体电路1r中，使用两个步骤，每个存储器单元30r也使存储元件33和34存储存储在sram电路40中的信息。首先，在第一步骤中，如图8中所示，驱动器22r将信号sctrl的电压设置为低电平电压vl(地电平)。在这个示例中，由于在节点n1的电压vn1是高电平电压vh，所以如图9a中所示，存储电流istr1依次从反相器iv2中的晶体管43流到晶体管31，流到存储元件33，并且流到晶体管25。此时，在存储元件33中，存储电流istr1从被钉扎层p流到自由层f，因此使存储元件33的阻态是高阻态rh。接下来，在第二步骤中，如图8中所示，驱动器22r将信号sctrl的电压设置为高电平电压vh(电源电压电平)。在这个示例中，由于在节点n2的电压vn2是低电平电压vl，所以如图9b中所示，存储电流istr2依次从晶体管24流到存储元件34，流到晶体管32，并且流到反相器iv1中的晶体管42。此时，在存储元件34中，存储电流istr2从自由层f流到被钉扎层p，因此使存储元件34的阻态是低阻态rl。

因此，在根据比较示例的半导体电路1r中，存储电流istr1在第一步骤中从反相器iv2中的晶体管43流动，并且存储电流istr2在第二步骤中流到反相器iv1中的晶体管42。因此，在存储电流istr1和istr2具有大电流值的情况下，存在丢失存储在sram电路40中的信息并且引起所谓的干扰的可能性。另外，在增加sram电路40中的每个晶体管的尺寸以避免这一点的情况下，这导致半导体电路1r的面积的增加。

同时，根据本实施例的半导体电路1包括晶体管81至88，并且当执行存储操作op2时，如图5b和5c中所示，使存储电流istr1和istr2在包括这些晶体管81和88的电路中流动。在半导体电路1中，这防止存储电流istr1和istr2在sram电路40中流动，因此使得可减少引起干扰的可能性。

特别地，在半导体电路1中，晶体管82和83中的每个晶体管的漏极被耦接到存储元件34的一端，并且晶体管86和87中的每个晶体管的漏极被耦接到存储元件33的一端(漏极耦接a)。换句话说，在存储操作op2中，晶体管82和83用作反相器以驱动存储元件34，并且晶体管86和87用作反相器以驱动存储元件33。在半导体电路1中，当执行存储操作op2时，这使得可获得足够的用于存储电流istr1和istr2的电流值。换句话说，例如，在晶体管的源极被耦接到存储元件的一端以通过所谓的源极跟随器来使存储电流在存储操作op2中流动的结构的情况下，存在由于源极跟随器的负反馈操作而导致具有较小电流值的存储电流的可能性。而在半导体电路1中，每个晶体管的漏极被耦接到存储元件的一端，因此防止这种负反馈的发生，并且因此使得可获得足够的用于存储电流istr1和istr2的电流值。另外，由于因此可获得足够的用于存储电流istr1和istr2的电流值，所以可减小例如晶体管82、83、86和87的尺寸。作为结果，这使得可减小存储器单元30的面积，因此允许减小半导体电路1的面积。

应该注意的是，在这个示例中，例如，晶体管82和83中的每个晶体管的漏极被耦接到存储元件34的被钉扎层p，并且晶体管86和87中的每个晶体管的漏极被耦接到存储元件33的被钉扎层p。然而，与将在稍后描述的存储器单元30h(图30)一样，即使在晶体管82和83中的每个晶体管的漏极被耦接到存储元件34的自由层f并且晶体管86和87中的每个晶体管的漏极被耦接到存储元件33的自由层f的情况下，这同样地使得可获得足够的用于存储电流istr1和istr2的电流值并且允许减小半导体电路1的面积。

另外，在半导体电路1中，晶体管81的漏极和晶体管84的漏极被耦接到包括晶体管82和83的反相器，并且晶体管85的漏极和晶体管88的漏极被耦接到包括晶体管86和87的反相器。同样地，这种漏极耦接使得可获得足够的用于存储电流istr1和istr2的电流值，并且允许减小半导体电路1的面积。

另外，在半导体电路1中，驱动器22中的晶体管24和25的漏极被耦接到存储元件33和34中的每个存储元件的另一端(漏极耦接b)。换句话说，晶体管24和25用作反相器以驱动存储元件33和34。在半导体电路1中，像如上所述的晶体管82和83的情况以及晶体管86和87的情况一样，这使得可获得足够的用于存储电流istr1和istr2的值，并且允许减小半导体电路1的面积。

应该注意的是，在这个示例中，既应用漏极耦接a又应用漏极耦接b，但这不是限制性的。可仅执行漏极耦接a，或者可仅执行漏极耦接b。

(布局示例)

图10表示根据本实施例的存储器单元30的布局的示例。在这个示例中，晶体管41至46、31和32中的每个晶体管被利用具有正常阈值电压(标准vth)的晶体管配置，并且晶体管81至88中的每个晶体管被利用具有低阈值电压(低vth或超低vth)的晶体管配置。应该注意的是，在这个示例中，使用具有超低vth的晶体管。因此，利用具有低阈值电压的晶体管配置晶体管81至88使得可利用较小的面积实现足够的存储电流。应该注意的是，这不是限制性的，并且存储器单元30中的所有晶体管可被利用具有正常阈值电压的晶体管配置，或者可被利用具有低阈值电压的晶体管配置。

如上所述，在半导体电路1中，存储电流istr1和istr2不在sram电路40中流动。这使得sram电路40中的晶体管41至46中的每个晶体管可具有与不耦接到存储元件33和34的通常sram电路中的晶体管的尺寸相等的尺寸。

图64示意性地表示存储元件和晶体管的耦接的示例。图64表示一些晶体管trn和一些存储元件163。存储元件163对应于存储元件33和34。半导体层152p是布置在基板151的表面上的p型半导体层，并且被包括在所谓的p阱中。半导体层153n和154n中的每一个是布置在半导体层152p的表面上的n型扩散层(p阱)，并且被包括在每个晶体管trn的漏极和源极中。在半导体层153n和半导体层154n之间的半导体层152p上，布置栅极氧化膜156，并且栅电极157被布置在栅极氧化膜156上。所述多个晶体管trn通过元件隔离层155而彼此分离。

在晶体管trn的半导体层153n上，触点161和触点162被按照这个次序布置。然后，半导体层153n经这些触点161和162被耦接到金属配线165，金属配线165是所谓的第一金属层(m1)。另外，在晶体管trn的半导体层154n上，触点161、存储元件163和过孔164被按照这个次序布置。然后，存储元件163通过过孔164被耦接到金属配线165，金属配线165是第一金属层(m1)。例如，金属配线165通过过孔166被耦接到金属配线167，金属配线167是第二金属层(m2)。

图11示意性地表示存储元件和晶体管的耦接的示例。半导体层202p是布置在基板201的表面上的p型半导体层，并且被包括在所谓的p阱中。半导体层205n是布置在基板201的表面上的n型半导体层，并且被包括在所谓的n阱中。半导体层204n和205n中的每一个是布置在半导体层202p的表面上的n型扩散层(p阱)。半导体层206p和207p中的每一个是布置在半导体层205n的表面上的p型扩散层(n阱)。半导体层203n、204n、206p和207p通过元件隔离层208而彼此分离。

在这个示例中，两个触点212(触点212a和212b)被布置在半导体层204n上。半导体层204n经触点212a被耦接到存储元件214的一端(例如，被钉扎层p)。这个存储元件214对应于存储元件33和34。然后，例如，存储元件214的另一端(例如，自由层f)通过过孔215被耦接到金属配线216，金属配线216是所谓的第一金属层(m1)。另外，半导体层204n经触点212b、触点213b和其它金属配线216被耦接到另一元件(在这个示例中，半导体层206p和207p)。例如，金属配线216通过过孔217被耦接到金属配线218，金属配线218是第二金属层(m2)。这同样适用于第二金属层(m2)上方的上金属层(未示出)。

在图11中的示例中，两个触点212被布置在半导体层204n上，但这不是限制性的。替代地，例如，如图12中所示，可布置具有较大区域的触点212c。这个触点212c是所谓的矩形形状触点(矩形触点)。在这个示例中，在触点212c上，布置存储元件214和触点213b。半导体层204n经触点212c被耦接到存储元件214的一端(例如，被钉扎层p)。然后，例如，存储元件214的另一端(例如，自由层f)通过过孔215被耦接到金属配线216，金属配线216是所谓的第一金属层(m1)。另外，半导体层204n经触点212c、触点213b和其它金属配线216被耦接到另一元件(在这个示例中，半导体层206p和207p)。

应该注意的是，在这个示例中，触点212d(触点212d是所谓的矩形形状触点)也被布置在半导体层206p上，并且在这个触点212d上，布置触点213d(触点213d是所谓的矩形形状触点)。因此，在这个示例中，半导体层204n经触点212c和213b、金属配线216以及触点213d和212d被耦接到半导体层206p。

另外，如图13中所示，触点212e(触点212e是所谓的矩形形状触点)可被布置在从半导体层204n延伸到半导体层206p的宽广区域中。这也允许触点212e用作用于耦接多个元件(在这个示例中，半导体层204n和206p)的配线。

因此，半导体电路1按照这个次序包括作为扩散层的半导体层204n、触点212和存储元件214(存储元件33和34)。换句话说，半导体电路1包括位于第一金属层(m1)下方的存储元件214(存储元件33和34)。这防止限制配线布局，因此使得可增加布置存储元件33和34的自由度。作为结果，可减少存储器单元30的面积。

图14示意性地表示存储元件和多个晶体管的耦接的示例。图14表示晶体管trn1至trn3和存储元件264。存储元件264对应于存储元件33和34。

晶体管trn1至trn3中的每一个是n型mos晶体管。晶体管trn1包括半导体层231n和232n以及栅电极233。半导体层231n和232n中的每一个是n型半导体层(扩散层)，并且被包括在晶体管trn1的漏极和源极中。晶体管trn2包括半导体层241n和242n以及栅电极243。半导体层241n和242n中的每一个是n型半导体层(扩散层)，并且被包括在晶体管trn2的漏极和源极中。晶体管trn3包括半导体层251和252以及栅电极253。半导体层251n和252n中的每一个是n型半导体层(扩散层)，并且被包括在晶体管trn3的漏极和源极中。

在这个示例中，在晶体管trn1的半导体层232n的一部分上，经未示出的触点设置存储元件264。另外，晶体管trn1的半导体层232n经触点261被耦接到金属配线265，金属配线265是所谓的第一金属层(m1)。晶体管trn2的半导体层242n经触点262被耦接到金属配线265。晶体管trn3的半导体层251n经触点263被耦接到金属配线265。

这种结构使得可更可靠地执行存储操作op2和恢复操作op4。换句话说，例如，如图15中所示，在半导体层232n和半导体层242n之间设置作为n型扩散层的半导体层266n并且在半导体层232n和半导体层251n之间设置作为n型扩散层的半导体层267n并且经这些半导体层(扩散层)将半导体层232n、242n和251n彼此耦接的情况下，存在半导体层266n和267n的电阻值影响存储操作op2和恢复操作op4的可能性。具体地讲，例如，在使电流在包括存储元件264、半导体层232n、半导体层266n和晶体管trn2的路径p1中流动的情况下，存在半导体层266n的电阻值影响该路径的电阻值的可能性。另外，在使电流在包括存储元件264、半导体层232n、半导体层267n和晶体管trn3的路径p2中流动的情况下，存在半导体层267n的电阻值影响该路径的电阻值的可能性。而在本实施例中，如图14中所示，半导体层232n、242n和251n使用作为第一金属层(m1)的金属配线265彼此耦接。这允许较小的用于耦接半导体层232n、242n和251n的电阻值，因此使得可更可靠地执行存储操作op2和恢复操作op4。

[效果]

如上所述，根据本实施例，提供晶体管81至88，并且当执行存储操作时，使存储电流在包括这些晶体管的电路中流动。这防止存储电流在sram电路中流动，因此使得可减少引起干扰的可能性。

根据本实施例，晶体管82和83的漏极被耦接到存储元件34的一端，并且晶体管86和87的漏极被耦接到存储元件33的一端。这使得可获得足够的用于存储电流的值，并且允许减小半导体电路的面积。

根据本实施例，晶体管24和25的漏极被耦接到存储元件33和34的另一端。这使得可获得足够的用于存储电流的值，并且允许减小半导体电路的面积。

根据本实施例，扩散层、触点和存储元件被按照这个次序布置，因此使得可减小存储器单元的面积。

[修改示例1-1]

在前面的实施例中，如图4中所示，信号sstrl和sstrlb在存储操作op2中相对于彼此反相，但这不是限制性的。替代地，例如，与图16中示出的半导体电路1a一样，信号sstrl和sstrlb可在存储操作op2中是相同的。在这个示例中，如图16中所示，首先，在第一步骤中，半导体电路1a中的驱动器22a将信号sstrl和sstrlb的电压设置为低电平。如图17a中所示，这接通晶体管81和85并且断开晶体管84和88。此外，在这种情况下，像前面的实施例的情况(图5b)一样，存储电流istr1依次从晶体管85流到晶体管86，流到存储元件33，并且流到晶体管25，因此使存储元件33的阻态是高阻态rh。另外，在第二步骤中，如图16中所示，驱动器22a将信号sstrl和sstrlb的电压设置为高电平。如图17b中所示，这断开晶体管81和85并且接通晶体管84和88。此外，在这种情况下，像前面的实施例的情况(图5c)一样，存储电流istr2依次从晶体管24流到存储元件34，流到晶体管83，并且流到晶体管84，因此使存储元件34的阻态是低阻态rl。

[修改示例1-2]

在前面的实施例中，如图2中所示，每个存储器单元30包括八个晶体管81至84，但这不是限制性的。在下面，详细地描述根据本修改示例的半导体电路1b。

图18表示半导体电路1b中的存储器单元30b的结构的示例。存储器单元30b包括晶体管35和36。在这个存储器单元30b中，根据前面的实施例的存储器单元30(图2)中的所述两个晶体管81和85被利用一个晶体管35替换，并且存储器单元30中的所述两个晶体管84和88被利用一个晶体管36替换。晶体管35是p型mos晶体管，具有：栅极，耦接到存储控制线strlb；源极，被提供电源电压vdd；和漏极，耦接到晶体管82和86中的每个晶体管的源极。晶体管36是n型mos晶体管，具有：栅极，耦接到存储控制线strl；漏极，耦接到晶体管83和87中的每个晶体管的源极；和源极，接地。

这里，晶体管35对应于本公开中的“第二十一晶体管”的特定示例。晶体管36对应于本公开中的“第二十二晶体管”的特定示例。

图19a和19b中的每一个表示存储操作op2中的存储器单元30b的操作的状态。如图4中所示，在存储操作op2中，驱动器22将信号sstrl的电压设置为高电平，并且将信号sstrlb的电压设置为低电平。这接通晶体管35和36，如图19a和19b中所示。

在存储操作op2的第一步骤中，如图4中所示，驱动器22将信号sctrl的电压设置为低电平电压vl(地电平)。在这个示例中，在节点n1的电压vn1是高电平电压vh，并且在节点n2的电压vn2是低电平电压vl，这接通晶体管83和86并且断开晶体管82和87。因此，在存储器单元30b中，如图19a中所示，存储电流istr1依次从晶体管35流到晶体管86，流到存储元件33，并且流到晶体管25，因此使存储元件33的阻态是高阻态rh。

另外，在第二步骤中，如图4中所示，驱动器22将信号sctrl的电压设置为高电平电压vh(电源电压电平)。在这个示例中，晶体管83和86接通，并且晶体管82和87断开。如图19b中所示，这使存储电流istr2依次从晶体管24流到存储元件34，流到晶体管83，并且流到晶体管36，因此使存储元件34的阻态是低阻态rl。

在晶体管35中流动的存储电流istr1(图19a)的电流值几乎与在晶体管81或晶体管85之一中流动的存储电流istr1(图5b)的电流值相同。换句话说，晶体管35可具有几乎与晶体管81和85相同的尺寸。同样地，在晶体管36中流动的存储电流istr2(图19b)的电流值几乎与在晶体管84或晶体管88之一中流动的存储电流istr2(图5c)的电流值相同。换句话说，晶体管36可具有几乎与晶体管84和88相同的尺寸。因此，利用所述一个晶体管35替换所述两个晶体管81和85并且利用所述一个晶体管36替换所述两个晶体管84和88使得可减小存储器单元30b的面积。

[修改示例1-3]

在前面的实施例中，如图3中所示，驱动器22包括产生信号sctrl的反相器(晶体管24和25)，但这不是限制性的。替代地，例如，每个存储器单元可包括产生信号sctrl的反相器。在下面，详细地描述根据本修改示例的半导体电路1c。半导体电路1c包括存储器电路20c。存储器电路20c包括存储器单元阵列21c、驱动器22c和驱动器23。

图20表示存储器单元阵列21c中的存储器单元30c的结构的示例。图21表示存储器单元阵列21c的结构的示例。存储器单元阵列21c包括多个控制线ctrlb。换句话说，根据前面的实施例的存储器单元阵列21包括多个控制线ctrl，而代替多个控制线ctrl，根据本修改示例的存储器单元阵列21c包括多个控制线ctrlb。控制线ctrlb在图20和21中沿水平方向延伸。每个控制线ctrlb具有耦接到驱动器22c的一端，并且驱动器22c将信号sctrlb施加于控制线ctrlb。信号sctrlb是根据前面的实施例的信号sctrl的反相信号。

存储器单元30c包括晶体管37和38。晶体管37是p型mos晶体管，具有：栅极，耦接到控制线ctrlb；源极，被提供电源电压vdd；和漏极，耦接到晶体管38的漏极以及存储元件33和34中的每个存储元件的另一端。晶体管38是n型mos晶体管，具有：栅极，耦接到控制线ctrlb；漏极，耦接到晶体管37的漏极以及存储元件33和34中的每个存储元件的另一端；和源极，接地。这些晶体管37和38被包括在反相器中。然后，该反相器基于信号sctrlb产生信号sctrl，并且向存储元件33和34的另一端提供信号sctrl。

基于从控制器11提供的控制信号，驱动器22c将信号swl施加于字线wl，将信号sctrlb施加于控制线ctrlb，将信号sstrl施加于存储控制线strl，将信号sstrlb施加于存储控制线strlb，并且将信号srstl施加于恢复控制线rstl。

这里，晶体管37对应于本公开中的“第二十三晶体管”的特定示例。晶体管38对应于本公开中的“第二十四晶体管”的特定示例。

[修改示例1-4]

在前面的实施例中，如图2中所示，存储器单元30包括晶体管81、84、85和88，但这不是限制性的。替代地，例如，驱动器22可包括与这些晶体管对应的晶体管。在下面，详细地描述根据本修改示例的半导体电路1d。半导体电路1d包括存储器电路20d。存储器电路20d包括存储器单元阵列21d、驱动器22d和驱动器23。

图22表示存储器单元阵列21d中的存储器单元30d的结构的示例。图23表示存储器单元阵列21d的结构的示例。存储器单元阵列21d包括多个存储控制线strl1和多个存储控制线strlb1。存储控制线strl1在图22和23中沿水平方向延伸。每个存储控制线strl1具有耦接到驱动器22d的一端，并且驱动器22d将信号sstrl1施加于存储控制线strl1。存储控制线strlb1在图22和23中沿水平方向延伸。每个存储控制线strlb1具有耦接到驱动器22d的一端，并且驱动器22d将信号sstrlb1施加于存储控制线strlb1。

存储器单元30c包括晶体管82、83、86和87。晶体管82和86中的每个晶体管具有耦接到存储控制线strlb1的源极，并且晶体管83和87中的每个晶体管具有耦接到存储控制线strl1的源极。

基于从控制器11提供的控制信号，驱动器22d将信号swl施加于字线wl，将信号sctrl施加于控制线ctrl，将信号sstrl1施加于存储控制线strl1，将信号sstrlb1施加于存储控制线strlb1，并且将信号srstl施加于恢复控制线rstl。

如图23中所示，驱动器22d包括晶体管26和27。晶体管26是p型mos晶体管，具有：栅极，被提供信号sstrlb；源极，被提供电源电压vdd；和漏极，耦接到存储控制线strlb1。晶体管26对应于根据前面的实施例的存储器单元30(图2)中的晶体管81和85。晶体管27是n型mos晶体管，具有：栅极，被提供信号sstrl；漏极，耦接到存储控制线strl1；和源极，接地。晶体管27对应于根据前面的实施例的存储器单元30(图2)中的晶体管84和88。

这里，存储控制线strlb1对应于本公开中的“第一控制线”的特定示例。存储控制线strl1对应于本公开中的“第二控制线”的特定示例。晶体管26对应于本公开中的“第六晶体管”的特定示例。晶体管27对应于本公开中的“第七晶体管”的特定示例。

图24表示根据本实施例的存储器单元30d的布局的示例。在存储器单元30d中，与根据前面的实施例的存储器单元30(图2和10)相比，因此可减少晶体管的数量，因此允许减小存储器单元30d的面积。

在半导体电路1d中，如图23中所示，驱动器22d中的每个晶体管26驱动一个存储控制线strlb1，并且驱动器22d中的每个晶体管27驱动一个存储控制线strl1，但这不是限制性的。替代地，例如，与图25中示出的半导体电路1e一样，驱动器22e中的每个晶体管26可驱动多个(在这个示例中，两个)存储控制线strlb1，并且驱动器22e中的每个晶体管27可驱动多个(在这个示例中，两个)存储控制线strl1。

[修改示例1-5]

在前面的实施例中，如图2和3中所示，字线wl、控制线ctrl、存储控制线strl和strlb以及恢复控制线rstl被配置为在图2和3中沿水平方向延伸，并且位线bl和blb被配置为在图2和3中沿垂直方向延伸，但这不是限制性的。在下面，作为示例，详细地描述具有存储控制线strl和strlb沿垂直方向延伸的结构的半导体电路1f。半导体电路1f包括存储器电路20f。存储器电路20f包括存储器单元阵列21f、驱动器22f和驱动器23f。

图26表示存储器单元阵列21f中的存储器单元30f的结构的示例。图27表示存储器单元阵列21f的结构的示例。存储器单元阵列21f包括多个存储控制线strl2和多个存储控制线strlb2。存储控制线strl2在图26和27中沿垂直方向延伸。每个存储控制线strl2具有耦接到驱动器23f的一端，并且驱动器23f将信号sstrl2施加于存储控制线strl2。存储控制线strlb2在图26和27中沿垂直方向延伸。每个存储控制线strlb2具有耦接到驱动器23f的一端，并且驱动器23f将信号sstrlb2施加于存储控制线strlb2。

存储器单元30f包括晶体管81、84、85和88。晶体管81和85中的每个晶体管具有耦接到存储控制线strlb2的栅极，并且晶体管84和88中的每个晶体管具有耦接到存储控制线strl2的栅极。

基于从控制器11提供的控制信号，驱动器22f将信号swl施加于字线wl，将信号sctrl施加于控制线ctrl，并且将信号srstl施加于恢复控制线rstl。

经位线bl和blb，驱动器23f将信息写到存储器单元阵列21f或从存储器单元阵列21f读出信息。另外，驱动器23f还具有这样的功能：基于从控制器11提供的控制信号，将信号sstrl2施加于存储控制线strl2并且将信号sstrlb2施加于存储控制线strlb2。

在这个半导体电路1f中，如图26中所示，存储器单元30f包括晶体管81、84、85和88。然而，替代地，例如，像修改示例1-4中一样，驱动器23f可包括与这些晶体管对应的晶体管。在下面，详细地描述根据本修改示例的半导体电路1g。半导体电路1g包括存储器电路20g。存储器电路20g包括存储器单元阵列21g、驱动器22f和驱动器23g。

图28表示存储器单元阵列21g中的存储器单元30g的结构的示例。图29表示存储器单元阵列21g的结构的示例。存储器单元阵列21g包括多个存储控制线strl3和多个存储控制线strlb3。存储控制线strl3在图28和29中沿垂直方向延伸。每个存储控制线strl3具有耦接到驱动器23g的一端，并且驱动器23g将信号sstrl3施加于存储控制线strl3。存储控制线strlb3在图28和29中沿垂直方向延伸。每个存储控制线strlb3具有耦接到驱动器23g的一端，并且驱动器23g将信号sstrlb3施加于存储控制线strlb3。

存储器单元30g包括晶体管82、83、86和87。晶体管82和86中的每个晶体管具有耦接到存储控制线strlb3的源极，并且晶体管83和87中的每个晶体管具有耦接到存储控制线strl3的源极。

经位线bl和blb，驱动器23g将信息写到存储器单元阵列21g或从存储器单元阵列21g读出信息。另外，驱动器23g还具有这样的功能：基于从控制器11提供的控制信号，将信号sstrl3施加于存储控制线strl3并且将信号sstrlb3施加于存储控制线strlb3。

如图29中所示，驱动器23g包括晶体管28和29。晶体管28是p型mos晶体管，具有：栅极，被提供信号sstrlb2；源极，被提供电源电压vdd；和漏极，耦接到存储控制线strlb3。晶体管28对应于存储器单元30f(图26)中的晶体管81和85。晶体管29是n型mos晶体管，具有：栅极，被提供信号sstrl2；漏极，耦接到存储控制线strl3；和源极，接地。晶体管29对应于存储器单元30f(图26)中的晶体管84和88。

在这个半导体电路1g中，如图29中所示，驱动器23g中的每个晶体管28驱动一个存储控制线strlb3，并且驱动器23g中的每个晶体管29驱动一个存储控制线strl3，但这不是限制性的。替代地，与图25中示出的半导体电路1e一样，驱动器23g中的每个晶体管28可驱动多个(在这个示例中，两个)存储控制线strlb3，并且驱动器23g中的每个晶体管29可驱动多个(在这个示例中，两个)存储控制线strl3。

[修改示例1-6]

在前面的实施例中，如图2中所示，存储元件33的被钉扎层p被耦接到晶体管31的源极以及晶体管86和87中的每个晶体管的漏极，自由层f被耦接到控制线ctrl。存储元件34的被钉扎层p被耦接到晶体管32的源极以及晶体管82和83中的每个晶体管的漏极，自由层f被耦接到控制线ctrl，但这不是限制性的。在下面，详细地描述根据本修改示例的半导体电路1h。

图30表示半导体电路1h中的存储器单元30h的结构的示例。存储器单元30h包括存储元件33h和34h。在存储元件33h中，自由层f被耦接到晶体管31的源极以及晶体管82和83中的每个晶体管的漏极，并且被钉扎层p被耦接到控制线ctrl。在存储元件34h中，自由层f被耦接到晶体管32的源极以及晶体管86和87中的每个晶体管的漏极，并且被钉扎层p被耦接到控制线ctrl。换句话说，在根据本修改示例的存储器单元30h中，根据前面的实施例的存储器单元30(图2)中的存储元件33的方位被颠倒，同时存储元件34的方位被颠倒。另外，在存储器单元30h中，晶体管82和83中的每个晶体管具有耦接到存储元件33h的漏极，并且晶体管86和87中的每个晶体管具有耦接到存储元件34h的漏极。

图31a和31b中的每一个表示存储操作op2中的存储器单元30h的操作的状态。在存储操作op2的第一步骤中，如图4中所示，驱动器22将信号sctrl的电压设置为低电平电压vl(地电平)。在这个示例中，在节点n1的电压vn1是高电平电压vh，并且在节点n2的电压vn2是低电平电压vl，这接通晶体管83和86并且断开晶体管82和87。因此，在存储器单元30h中，如图31a中所示，存储电流istr1依次从晶体管85流到晶体管86，流到存储元件34h，并且流到晶体管25。此时，在存储元件34h中，存储电流istr1从自由层f流到被钉扎层p，因此使自由层f的磁化方向成为与被钉扎层p的磁化方向相同的方向(平行状态)。作为结果，存储元件34h的阻态变为低阻态rl。

另外，在第二步骤中，如图4中所示，驱动器22将信号sctrl的电压设置为高电平电压vh(电源电压电平)。在这个示例中，晶体管83和86接通，并且晶体管82和87断开。如图31b中所示，这使存储电流istr2依次从晶体管24流到存储元件33h，流到晶体管83，并且流到晶体管84。此时，在存储元件33h中，存储电流istr2从被钉扎层p流到自由层f，因此使自由层f的磁化方向与被钉扎层p的磁化方向相反(反平行状态)。作为结果，存储元件33h的阻态变为高阻态rh。

[修改示例1-7]

在前面的实施例中，存储元件33和34被使用磁隧道结元件配置，但这不是限制性的。与图32中示出的存储器单元30j一样，可使用具有可逆地变化的阻态的各种存储元件33j和34j。例如，存储元件33j和34j可具有根据在两个端子之间流动的电流的方向变化的阻态，或者可具有根据施加于所述两个端子的电压的极性变化的阻态。存储元件33j和34j中的每个存储元件可以是单极型元件，或者可以是双极型元件。具体地讲，可使用电阻变化型存储元件、相变存储元件、铁电存储元件等等。

[修改示例1-8]

在前面的实施例中，提供一个电源晶体管12，并且这个电源晶体管12的漏极被耦接到存储器电路20，但这不是限制性的。替代地，例如，可提供三个电源晶体管12a、12b和12c，电源晶体管12a的漏极被耦接到存储器电路20中的存储器单元阵列21，电源晶体管12b的漏极被耦接到存储器电路20中的驱动器22，并且电源晶体管12c的漏极被耦接到存储器电路20中的驱动器23。这允许控制器11对针对存储器单元阵列21以及驱动器22和23中的每一个的供电执行分开的控制。

[修改示例1-9]

在前面的实施例中，电源晶体管12被使用p型mos晶体管配置，但这不是限制性的。替代地，例如，与图33中示出的半导体电路1k一样，电源晶体管可被使用n型mos晶体管配置。半导体电路1k包括控制器11k、电源晶体管12k和存储器电路20k。在这个示例中，电源晶体管12k是n型mos晶体管，具有：栅极，被提供电源控制信号；漏极，耦接到存储器电路20k；和源极，被提供地电压vss1。利用这种结构，在使用存储器电路20k的情况下，半导体电路1k接通电源晶体管12k，以向存储器电路20k提供地电压vss1作为地电压vss。另外，在不使用存储器电路20k的情况下，半导体电路1k断开电源晶体管12k。

[修改示例1-10]

在前面的实施例中，所述技术被应用于sram电路，但这不是限制性的。例如，所述技术可被应用于触发器电路。在下面，参照一些示例描述本修改示例。

图34表示根据本应用示例的触发器电路101的结构的示例。触发器电路101包括主锁存电路101m和从锁存电路101s。对于从锁存电路101s，应用根据前面的实施例的技术。从锁存电路101s包括反相器iv13和iv14、传输门tg2、晶体管tr2、晶体管31、32和81至88以及存储元件33和34。反相器iv13对应于前面的实施例中的反相器iv1，具有耦接到节点n13的输入端子，同时具有耦接到节点n14的输出端子。反相器iv14对应于前面的实施例中的反相器iv2，具有耦接到节点n14的输入端子，同时具有耦接到传输门tg2的一端和晶体管tr2的源极的输出端子。传输门tg2具有耦接到反相器iv14的输出端子和晶体管tr2的源极的一端，同时具有耦接到节点n13的另一端。在这个示例中，晶体管tr2是n型mos晶体管，具有：栅极，被提供信号srstl；源极，耦接到反相器iv14的输出端子和传输门tg2的一端；和漏极，耦接到节点n13。

这里，反相器iv13对应于本公开中的“第一电路”的特定示例。反相器iv14、传输门tg2和晶体管tr2对应于本公开中的“第二电路”的特定示例。

图35是根据本修改示例的另一触发器电路102的结构的示例。触发器电路102包括主锁存电路102m和从锁存电路102s。对于主锁存电路102m，应用根据前面的实施例的技术。主锁存电路102m包括反相器iv11和iv12、传输门tg1、晶体管tr1、晶体管31、32和81至88以及存储元件33和34。反相器iv11对应于前面的实施例中的反相器iv1，具有耦接到节点n11的输入端子，同时具有耦接到节点n12的输出端子。反相器iv12对应于前面的实施例中的反相器iv2，具有耦接到节点n12的输入端子，同时具有耦接到传输门tg1的一端和晶体管tr1的源极的输出端子。传输门tg1具有耦接到反相器iv12的输出端子和晶体管tr1的源极的一端，同时具有耦接到节点n11的另一端。在这个示例中，晶体管tr1是n型mos晶体管，具有：栅极，被提供信号srstl；源极，耦接到反相器iv12的输出端子和传输门tg1的一端；和漏极，耦接到节点n11。

[其它修改示例]

另外，这些修改示例中的两个或更多个修改示例可被组合。

<2.第二实施例>

接下来，描述根据第二实施例的半导体电路2。在本实施例中，每个存储器单元包括一个存储元件。应该注意的是，相同的标号被分派给基本上与根据前面的第一实施例的半导体电路1中的那些部件相同的部件，并且其描述在合适的情况下被省略。

如图1中所示，半导体电路2包括存储器电路50。存储器电路50包括存储器单元阵列51以及驱动器52和53。

图36表示存储器单元阵列51中的存储器单元60的结构的示例。图37表示存储器单元阵列51的结构的示例。存储器单元阵列51包括多个字线wl、多个位线bl、多个位线blb、多个控制线ctrl、多个存储控制线strl、多个存储控制线strlb和多个恢复控制线rstl。

存储器单元60包括sram电路70、晶体管31和85至88以及存储元件33。

sram电路70包括晶体管71至74、45和46。晶体管71至74分别对应于前面的实施例中的晶体管41至44。晶体管71和72被包括在反相器iv3中，并且晶体管73和74被包括在反相器iv4中。在这个示例中，晶体管73的栅长l73等于晶体管71的栅长l71，并且晶体管73的栅宽w73大于晶体管71的栅宽w71(w73>w71)。另外，晶体管72的栅长l72等于晶体管74的栅长l74，并且晶体管72的栅宽w72大于晶体管74的栅宽w74(w72>w74)。紧接在电源激活之后，这使得反相器iv4更容易地产生高电平输出，并且使得反相器iv3更容易地产生低电平输出。

另外，在存储器单元60中，如稍后所述，在恢复操作op4中，在存储元件33的阻态是高阻态rh的情况下，从反相器iv4中的晶体管73朝着节点n1流动的电流变为大于从节点n1流到控制线ctrl的电流，并且在存储元件33的阻态是低阻态rl的情况下，从反相器iv4的晶体管73流到节点n1的电流变为小于从节点n1流到控制线ctrl的电流。

晶体管31具有：栅极，耦接到恢复控制线rstl；漏极，耦接到节点n1；和源极，耦接到晶体管86和87中的每个晶体管的漏极并且耦接到存储元件33的一端。晶体管85具有：栅极，耦接到存储控制线strlb；源极，被提供电源电压vdd；和漏极，耦接到晶体管86的源极。晶体管86具有：栅极，耦接到节点n2；源极，耦接到晶体管85的漏极；和漏极，耦接到晶体管87的漏极，耦接到晶体管31的源极并且耦接到存储元件33的一端。晶体管87具有：栅极，耦接到节点n2；漏极，耦接到晶体管86的漏极，耦接到晶体管31的源极并且耦接到存储元件33的一端；和源极，耦接到晶体管88的漏极。晶体管88具有：栅极，耦接到存储控制线strl；漏极，耦接到晶体管87的源极；和源极，接地。存储元件33具有耦接到晶体管31的源极以及晶体管86和87中的每个晶体管的漏极的一端(被钉扎层p)，同时具有耦接到控制线ctrl的另一端(自由层f)。

基于从控制器11提供的控制信号，驱动器52将信号swl施加于字线wl，将信号sctrl施加于控制线ctrl，将信号sstrl施加于存储控制线strl，将信号sstrlb施加于存储控制线strlb，并且将信号srstl施加于恢复控制线rstl。如图37中所示，驱动器52包括晶体管24和25。晶体管24和25被包括在反相器中，并且驱动器52使用这个反相器驱动控制线ctrl。

经位线bl和blb，驱动器53将信息写到存储器单元阵列51或从存储器单元阵列51读出信息。

这里，晶体管71对应于本公开中的“第十一晶体管”的特定示例。晶体管73对应于本公开中的“第十二晶体管”的特定示例。晶体管74对应于本公开中的“第十三晶体管”的特定示例。晶体管72对应于本公开中的“第十四晶体管”的特定示例。

图38表示半导体电路2中的特定存储器单元60的操作的示例。图39、图40a至40d和图41a至41c中的每一个表示存储器单元60的操作的状态。图39表示正常操作op1中的状态。图40a至40d中的每一个表示在节点n1的电压vn1是高电平电压vh(vn1＝vh)的情况下的状态，图40a和40b中的每一个表示存储操作op2中的状态，图40c表示等待操作op3中的状态，并且图40d表示恢复操作op4中的状态。图41a至41d中的每一个表示在节点n1的电压vn1是低电平电压vl(vn1＝vl)的情况下的状态，图41a和41b中的每一个表示存储操作op2中的状态，图41c表示等待操作op3中的状态，并且图41d表示恢复操作op4中的状态。

(正常操作op1)

在正常操作op1中，如图38中所示，控制器11将电源控制信号spg的电压设置为低电平。这接通电源晶体管12(图1)，并且电源电压vdd被提供给存储器电路50。然后，如图38中所示，驱动器52将信号srstl的电压设置为低电平。这断开晶体管31，如图39中所示。另外，如图38中所示，驱动器52将信号sstrl的电压设置为低电平，并且将信号sstrlb的电压设置为高电平。这断开晶体管85和88中的每个晶体管，如图39中所示。另外，如图38中所示，驱动器52将信号sctrl的电压设置为低电平电压vl(地电平)。

在这个正常操作op1中，信息被写到存储器单元60中的sram电路70，或者信息被从sram电路70读出。此时，如图39中所示，晶体管31、85和88断开。因此，没有电流在存储元件33中流动，并且存储元件33的阻态被保持。

(存储操作op2)

在存储操作op2中，如图38中所示，驱动器52将信号sstrl的电压设置为高电平，并且将信号sstrlb的电压设置为低电平。这断开晶体管85和88中的每个晶体管，如图40a和40b中所示。另外，如图38中所示，驱动器52将信号swl的电压设置为低电平。这断开晶体管45和46。

在这个存储操作op2中，如图38中所示，驱动器52在第一步骤中将信号sctrl的电压设置为低电平电压vl(地电平)，并且在第二步骤中将信号sctrl的电压设置为高电平电压vh(电源电压电平)。以这种方式，根据存储在sram电路70中的信息设置存储元件33的阻态。

具体地讲，例如，如图40a和40b中所示，在节点n1的电压vn1是高电平电压vh(vn1＝vh)的情况下，在节点n2的电压vn2是低电平电压vl(vn2＝vl)，这接通晶体管86并且断开晶体管87。因此，在存储器单元60中，在第一步骤中，如图40a中所示，存储电流istr1依次从晶体管85流到晶体管86，流到存储元件33，并且流到晶体管25。此时，在存储元件33中，存储电流istr1从被钉扎层p流到自由层f。作为结果，存储元件33的阻态变为高阻态rh。而在第二步骤中，如图40b中所示，存储电流不流动。以这种方式，存储元件33的阻态被设置为高阻态rh。

另外，例如，如图41a和41b中所示，在节点n1的电压vn1是低电平电压vl(vn1＝vl)的情况下，在节点n2的电压vn2是高电平电压vh(vn2＝vh)，这接通晶体管87并且断开晶体管86。因此，在第一步骤中，如图41a中所示，存储电流不在存储器单元60中流动。而在第二步骤中，如图41b中所示，存储电流istr2依次从晶体管24流到存储元件33，流到晶体管87，并且流到晶体管88。此时，在存储元件33中，存储电流istr2从自由层f流到被钉扎层p。作为结果，存储元件33的阻态被设置为低阻态rl。

(等待操作op3)

在等待操作op3中，如图38中所示，控制器11将电源控制信号spg的电压设置为高电平。这断开电源晶体管12(图1)，以暂停对存储器电路50的供电。此时，如图40c和41c中所示，存储元件33的阻态被保持。

(恢复操作op4)

在恢复操作op4中，如图38中所示，控制器11将电源控制信号spg的电压设置为低电平。这接通电源晶体管12(图1)，并且电源电压vdd被提供给存储器电路50。在存储器单元60中，这使得反相器iv4更容易地在电源激活之后立即产生高电平输出，并且使得反相器iv3更容易地产生低电平输出，因此使在节点n1的电压vn1朝着高电平电压vh变化并且使在节点n2的电压vn2朝着低电平电压vl变化。然后，驱动器52在电源晶体管12接通之后立即在预定长度的时间段期间将信号srstl的电压设置为高电平。如图40d和41d中所示，这在这个时间段期间接通晶体管31。换句话说，在这个时间段期间，节点n1电耦接到存储元件33。另外，如图38中所示，驱动器52将信号sstrl的电压设置为低电平，并且将信号sstrlb的电压设置为高电平。这断开晶体管85和88中的每个晶体管，如图40d和41d中所示。另外，如图38中所示，驱动器52将信号sctrl的电压设置为低电平电压vl(地电平)。这使节点n1经存储元件33接地。此时，根据存储元件33的阻态设置在sram电路70的电压状态。

具体地讲，例如，如图40d中所示，在存储元件33的阻态是高阻态rh的情况下，节点n1被使用高电阻值下拉。此时，从反相器iv4的晶体管73朝着节点n1流动的电流大于经晶体管31和存储元件33从节点n1流到控制线ctrl的电流。因此，在节点n1的电压被设置为高电平电压vh。

另外，例如，如图41d中所示，在存储元件33的阻态是低阻态rl的情况下，节点n1被使用低电阻值下拉。此时，从反相器iv4的晶体管73朝着节点n1流动的电流小于经晶体管31和存储元件33从节点n1流到控制线ctrl的电流。因此，在节点n1的电压被设置为低电平电压vl。

以这种方式，在存储器单元60中，sram电路70根据存储在存储元件33中的信息存储信息。

图42表示根据本实施例的存储器单元60的布局的示例。在这个示例中，晶体管41至46和31中的每个晶体管被利用具有正常阈值电压(标准vth)的晶体管配置，并且晶体管85至88中的每个晶体管被利用具有低阈值电压(低vth或超低vth)的晶体管配置。应该注意的是，在这个示例中，使用具有超低vth的晶体管。因此，利用具有低阈值电压的晶体管配置晶体管85至88使得可利用较小的面积实现足够的电流。应该注意的是，这不是限制性的，并且存储器单元60中的所有晶体管可被利用具有正常阈值电压的晶体管配置，或者可被利用具有低阈值电压的晶体管配置。

因此，在半导体电路2中，每个存储器单元60包括一个存储元件33。在半导体电路2中，因此与根据第一实施例的半导体电路1相比可减少元件的数量，因此允许减小存储器单元60的面积。作为结果，可减小半导体电路2的整个面积。

另外，在sram电路70中，反相器iv4中的晶体管73的栅宽w73大于反相器iv3中的晶体管71的栅宽w71(w73>w71)，并且反相器iv3中的晶体管72的栅宽w72大于反相器iv4中的晶体管74的栅宽w74(w72>w74)。另外，在sram电路70中，在存储元件33的阻态是高阻态rh(图40d)的情况下，从反相器iv4的晶体管73朝着节点n1流动的电流大于从节点n1流到控制线ctrl的电流，并且在存储元件33的阻态是低阻态rl(图41d)的情况下，从反相器iv4的晶体管73朝着节点n1流动的电流小于从节点n1流到控制线ctrl的电流。这允许半导体电路2利用一个存储元件33实现恢复操作op4。

换句话说，在根据第一实施例的半导体电路1中，在恢复操作op4中，例如，在如图5e中所示存储元件33的阻态是高阻态rh并且存储元件34的阻态是低阻态rl的情况下，节点n2被低电阻值下拉。因此，在节点n2的电压vn2变为低电平电压vl，作为结果，这允许将在节点n1的电压vn1设置为高电平电压vh。然而，简单地从半导体电路1的存储器单元30省略晶体管32和81至84以及存储元件34的结构仅导致节点n1被高电阻值下拉。因此，在这种情况下，即使想要执行恢复操作op4，也难以使在节点n1的电压vn1成为高电平电压vh。

同时，在半导体电路2中，sram电路70具有这样的结构：在节点n1的电压vn1在电源激活之后立即容易地变为高电平电压vh。在存储元件33的阻态是高阻态rh的情况下，如40d中所示，这允许电压vn1成为高电平电压vh。换句话说，即使节点n1被高电阻值下拉，电压vn1也不受很大影响，并且变为高电平电压vh。另外，在存储元件33的阻态是低阻态rl的情况下，如图41d中所示，节点n1被低电阻值下拉，因此使电压vn1成为低电平电压vl。这允许半导体电路2利用一个存储元件33实现恢复操作op4。

如上所述，根据本实施例，每个存储器单元包括一个存储元件，因此允许减小半导体电路的面积。

在本实施例中，sram电路具有这样的结构：在节点n1的电压在电源激活之后立即容易地变为高电平电压，因此使得可利用一个存储元件实现恢复操作。

其它效果与在前面的第一实施例的情况下的那些效果相同。

[修改示例2-1]

在前面的实施例中，设置反相器iv3和iv4中的晶体管71至74中的每个晶体管的栅宽w，但这不是限制性的。替代地，例如，可设置反相器iv3和iv4中的晶体管71至74中的每个晶体管的栅长l。具体地讲，例如，反相器iv4中的晶体管73的栅长l73可小于反相器iv3中的晶体管71的栅长l71(l73<l71)，并且反相器iv3中的晶体管72的栅长l72可小于反相器iv4中的晶体管74的栅长l74(l72<l74)。在这种情况下，在节点n1的电压vn1也可在电源激活之后立即容易地变为高电平电压vh。

[修改示例2-2]

在前面的实施例中，反相器iv4中的晶体管73的栅宽w73大于反相器iv3中的晶体管71的栅宽w71(w73>w71)，并且反相器iv3中的晶体管72的栅宽w72大于反相器iv4中的晶体管74的栅宽w74(w72>w74)，但这不是限制性的。替代地，晶体管72和74的栅宽w72和w74可彼此相等，并且反相器iv4中的晶体管73的栅宽w73可大于反相器iv3中的晶体管71的栅宽w71(w73>w71)。另外，例如，晶体管71和73的栅宽w71和w73可彼此相等，并且反相器iv3中的晶体管72的栅宽w72可大于反相器iv4中的晶体管74的栅宽w74(w72>w74)。在这种情况下，在节点n1的电压vn1也可在电源激活之后立即容易地变为高电平电压vh。

[修改示例2-3]

在前面的实施例中，在恢复操作op4中，使电流从节点n1流到控制线ctrl，但这不是限制性的。另外，可使电流从节点n2流到控制线ctrl。在下面，详细地描述根据本修改示例的半导体电路2c。

图43表示半导体电路2c中的存储器单元60c的结构的示例。存储器单元60c包括sram电路40、晶体管61、62和85至88以及存储元件33。

sram电路40包括晶体管41至46。晶体管41的栅长l41等于晶体管43的栅长l43，并且晶体管41的栅宽w41等于晶体管43的栅宽w43。同样地，晶体管42的栅长l42等于晶体管44的栅长l44，并且晶体管42的栅宽w42等于晶体管44的栅宽w44。换句话说，在前面的第二实施例中，sram电路70具有这样的结构：电压vn1在电源激活之后立即容易地变为高电平电压vh。而在本修改示例中，使用前面的第一实施例中的半导体电路1(图2)中的sram电路40。

晶体管61和62中的每一个是n型mos晶体管。晶体管61具有耦接到恢复控制线rstl的栅极和耦接到节点n1的漏极，同时具有耦接到晶体管86和87中的每个晶体管的漏极以及存储元件33的一端的源极。晶体管62具有耦接到恢复控制线rstl的栅极和耦接到节点n2的漏极，同时具有耦接到控制线ctrl的源极。晶体管62的接通电阻被设置为大于晶体管61的接通电阻。具体地讲，例如，晶体管62的栅长l62可大于晶体管61的栅长l61，或者晶体管62的栅宽w62可小于晶体管61的栅宽w61。

在恢复操作op4中，这种结构在存储元件33的阻态是高阻态rh的情况下允许经晶体管62从节点n2流到控制线ctrl的电流i62大于经晶体管61和存储元件33从节点n1流到控制线ctrl的电流ih，并且在存储元件33的阻态是低阻态rl的情况下允许电流i62小于经晶体管61和存储元件33从节点n1流到控制线ctrl的电流il。作为结果，像前面的实施例的情况一样，在恢复操作op4中，存储器单元60c可根据存储元件33的阻态设置在sram电路40的电压状态。

在这个示例中，sram电路40被用于半导体电路2c，但这不是限制性的。替代地，可使用根据前面的实施例的半导体电路2(图36)中的sram70。

应该注意的是，在这个示例中，晶体管61和62的接通电阻彼此不同，但这不是限制性的。替代地，例如，晶体管61和62的接通电阻可以是几乎相同的，并且电阻元件63可被插入在晶体管62的源极和控制线ctrl之间。例如，可将电阻元件63的电阻值设置为大约在阻态是高阻态rh的情况下的存储元件33的电阻值和在阻态是低阻态rl的情况下的存储元件33的电阻值之间的平均值。

[修改示例2-4]

在前面的实施例中，如图38中所示，信号sstrl和sstrlb在存储操作op2中相对于彼此反相，但这不是限制性的。替代地，例如，像半导体电路1a(图16)的情况一样，信号sstrl和sstrlb可在存储操作op2中是相同的。

[修改示例2-5]

在前面的实施例中，如图37中所示，驱动器52包括产生信号sctrl的反相器(晶体管24和25)，但这不是限制性的。替代地，例如，每个存储器单元可包括产生信号sctrl的反相器。在下面，详细地描述根据本修改示例的半导体电路2e。半导体电路2e包括存储器电路50e。存储器电路50e包括存储器单元阵列51e、驱动器52e和驱动器53。

图44表示存储器单元阵列51e中的存储器单元60c的结构的示例。图45表示存储器单元阵列51e的结构的示例。存储器单元阵列51e包括多个控制线ctrlb。控制线ctrlb在图44和45中沿水平方向延伸。每个控制线ctrlb具有耦接到驱动器52e的一端，并且驱动器52e将信号sctrlb施加于控制线ctrlb。

存储器单元60e包括晶体管37和38。晶体管37和38被包括在反相器中。然后，该反相器基于信号sctrlb产生信号sctrl，并且向存储元件33的另一端提供信号sctrl。

基于从控制器11提供的控制信号，驱动器52e将信号swl施加于字线wl，将信号sctrlb施加于控制线ctrlb，将信号sstrl施加于存储控制线strl，将信号sstrlb施加于存储控制线strlb，并且将信号srstl施加于恢复控制线rstl。

[修改示例2-6]

在前面的实施例中，如图36中所示，存储器单元60包括晶体管85和88，但这不是限制性的。替代地，例如，驱动器52可包括与这些晶体管对应的晶体管。在下面，详细地描述根据本修改示例的半导体电路2f。半导体电路2f包括存储器电路50f。存储器电路50f包括存储器单元阵列51f、驱动器52f和驱动器53。

图46表示存储器单元阵列51f中的存储器单元60f的结构的示例。图47表示存储器单元阵列51f的结构的示例。存储器单元阵列51f包括多个存储控制线strl1和多个存储控制线strlb1。存储控制线strl1在图46和47中沿水平方向延伸。每个存储控制线strl1具有耦接到驱动器52f的一端，并且驱动器52f将信号sstrl1施加于存储控制线strl1。存储控制线strlb1在图46和47中沿水平方向延伸。每个存储控制线strlb1具有耦接到驱动器52f的一端，并且驱动器52f将信号sstrlb1施加于存储控制线strlb1。

存储器单元60f包括晶体管86和87。晶体管86具有耦接到存储控制线strlb1的源极，并且晶体管87具有耦接到存储控制线strl1的源极。

基于从控制器11提供的控制信号，驱动器52f将信号swl施加于字线wl，将信号sctrl施加于控制线ctrl，将信号sstrl1施加于存储控制线strl1，将信号sstrlb1施加于存储控制线strlb1，并且将信号srstl施加于恢复控制线rstl。

如图46中所示，驱动器52f包括晶体管26和27。晶体管26对应于根据前面的实施例的存储器单元60(图36)中的晶体管85。晶体管27对应于根据前面的实施例的存储器单元60中的晶体管88。

图48表示根据本实施例的存储器单元60f的布局的示例。在存储器单元60f中，与根据前面的实施例的存储器单元60(图36和42)相比，因此可减少晶体管的数量，因此允许减小存储器单元60f的面积。

在这个半导体电路2f中，如图46中所示，驱动器52f中的每个晶体管26驱动一个存储控制线strlb1，并且驱动器52f中的每个晶体管27驱动一个存储控制线strl1，但这不是限制性的。替代地，例如，与图49中示出的半导体电路2g一样，驱动器52g中的每个晶体管26可驱动多个(在这个示例中，两个)存储控制线strlb1，并且驱动器52g中的每个晶体管27可驱动多个(在这个示例中，两个)存储控制线strl1。

[修改示例2-7]

在前面的实施例中，如图36和37中所示，字线wl、控制线ctrl、存储控制线strl和strlb以及恢复控制线rstl被配置为在图36和37中沿水平方向延伸，并且位线bl和blb被配置为在图36和37中沿垂直方向延伸，但这不是限制性的。在下面，作为示例，详细地描述具有存储控制线strl和strlb沿垂直方向延伸的结构的半导体电路2h。半导体电路2h包括存储器电路50h。存储器电路50h包括存储器单元阵列51h、驱动器52h和驱动器53h。

图50表示存储器单元阵列51h中的存储器单元60h的结构的示例。图51表示存储器单元阵列51h的结构的示例。存储器单元阵列51h包括多个存储控制线strl2和多个存储控制线strlb2。存储控制线strl2在图50和51中沿垂直方向延伸。每个存储控制线strl2具有耦接到驱动器53h的一端，并且驱动器53h将信号sstrl2施加于存储控制线strl2。存储控制线strlb2在图50和51中沿垂直方向延伸。每个存储控制线strlb2具有耦接到驱动器53h的一端，并且驱动器53h将信号sstrlb2施加于存储控制线strlb2。

存储器单元60h包括晶体管85和88。晶体管85具有耦接到存储控制线strlb2的栅极，并且晶体管88具有耦接到存储控制线strl2的栅极。

基于从控制器11提供的控制信号，驱动器52h将信号swl施加于字线wl，将信号sctrl施加于控制线ctrl，并且将信号srstl施加于恢复控制线rstl。

经位线bl和blb，驱动器53h将信息写到存储器单元阵列51h或从存储器单元阵列51h读出信息。另外，驱动器53h具有这样的功能：基于从控制器11提供的控制信号，将信号sstrl2施加于存储控制线strl2，并且将信号sstrlb2施加于存储控制线strlb2。

如图50中所示，在半导体电路2h中，存储器单元60h包括晶体管85和88。然而，替代地，例如，像修改示例2-6中一样，驱动器53h可包括与这些晶体管对应的晶体管。在下面，详细地描述根据本修改示例的半导体电路2j。半导体电路2j包括存储器电路50j。存储器电路50j包括存储器单元阵列51j、驱动器52h和驱动器53j。

图52表示存储器单元阵列51j中的存储器单元60j的结构的示例。图53表示存储器单元阵列51j的结构的示例。存储器单元阵列51j包括多个存储控制线strl3和多个存储控制线strlb3。存储控制线strl3在图52和53中沿垂直方向延伸。每个存储控制线strl3具有耦接到驱动器53j的一端，并且驱动器53j将信号sstrl3施加于存储控制线strl3。存储控制线strlb3在图52和53中沿垂直方向延伸。每个存储控制线strlb3具有耦接到驱动器53j的一端，并且驱动器53j将信号sstrlb3施加于存储控制线strlb3。

存储器单元60j包括晶体管86和87。晶体管86具有耦接到存储控制线strlb3的源极，并且晶体管87具有耦接到存储控制线strl3的源极。

经位线bl和blb，驱动器53j将信息写到存储器单元阵列51j或从存储器单元阵列51j读出信息。另外，驱动器53j还具有这样的功能：基于从控制器11提供的控制信号，将信号sstrl3施加于存储控制线strl3并且将信号sstrlb3施加于存储控制线strlb3。

如图53中所示，驱动器53j包括晶体管28和29。晶体管28对应于存储器单元60h(图50)中的晶体管85。晶体管29对应于存储器单元60h中的晶体管88。

如图53中所示，在半导体电路2j中，驱动器53j中的每个晶体管28驱动一个存储控制线strlb3，并且驱动器53j中的每个晶体管29驱动一个存储控制线strl3，但这不是限制性的。替代地，与图49中示出的半导体电路2g一样，驱动器53j中的每个晶体管28可驱动多个(在这个示例中，两个)存储控制线strlb3，并且驱动器53j中的每个晶体管29可驱动多个(在这个示例中，两个)存储控制线strl3。

[修改示例2-8]

在前面的实施例中，如图36中所示，存储元件33的被钉扎层p被耦接到晶体管31的源极以及晶体管86和87中的每个晶体管的漏极，并且自由层f被耦接到控制线ctrl，但这不是限制性的。在下面，详细地描述根据本修改示例的半导体电路2k。

图54表示半导体电路2k中的存储器单元60k的结构的示例。存储器单元60k包括晶体管81至84和存储元件33h。晶体管82具有：漏极，耦接到晶体管83的漏极，耦接到晶体管31的源极，并且耦接到存储元件33h的自由层f。晶体管83具有：漏极，耦接到晶体管82的漏极，耦接到晶体管31的源极，并且耦接到存储元件33h的自由层f。存储元件33h具有耦接到晶体管31的源极以及晶体管82和83中的每个晶体管的漏极的自由层f，同时具有耦接到控制线ctrl的被钉扎层p。

图55a、55b、56a和56b中的每一个表示存储操作op2中的存储器单元60k的操作的状态。图55a和55b表示在节点n1的电压vn1是高电平电压vh(vn1＝vh)的情况，并且图56a和56b表示在节点n1的电压vn1是低电平电压vl(vn1＝vl)的情况。

例如，如图55a和55b中所示，在节点n1的电压vn1是高电平电压vh(vn1＝vh)的情况下，晶体管83接通，并且晶体管82断开。因此，在第一步骤中，如图55a中所示，存储电流不在存储器单元60k中流动。而在第二步骤中，如图55b中所示，存储电流istr2依次从晶体管24流到存储元件33h，流到晶体管83，并且流到晶体管84。此时，在存储元件33h中，存储电流istr2从被钉扎层p流到自由层f，并且存储元件33h的阻态被设置为高阻态rh。

另外，例如，如图56a和56b中所示，在节点n1的电压vn1是低电平电压vl(vn1＝vl)的情况下，晶体管82接通，并且晶体管83断开。因此，在第一步骤中，如图56a中所示，存储电流istr1依次从晶体管81流到晶体管82，流到存储元件33h，并且流到晶体管25。此时，在存储元件33h中，存储电流istr1从自由层f流到被钉扎层p，因此使存储元件33h的阻态是低阻态rl。而在第二步骤中，如图56b中所示，存储电流不流动。这将存储元件33h的阻态设置为低阻态rl。

[修改示例2-9]

在前面的实施例中，存储元件33被使用磁隧道结元件配置，但这不是限制性的。与图57中示出的存储器单元60l一样，可使用具有可逆地变化的阻态的各种存储元件33j。例如，存储元件33j可具有根据在两个端子之间流动的电流的方向变化的阻态，或者可具有根据施加于所述两个端子的电压的极性变化的阻态。存储元件33j可以是单极型元件，或者可以是双极型元件。具体地讲，可使用电阻变化型存储元件、相变存储元件、铁电存储元件等等。

[修改示例2-10]

在前面的实施例中，提供一个电源晶体管12，并且这个电源晶体管12的漏极被耦接到存储器电路50，但这不是限制性的。替代地，例如，可提供三个电源晶体管12a、12b和12c，电源晶体管12a的漏极被耦接到存储器电路50的存储器单元阵列21，电源晶体管12b的漏极被耦接到存储器电路50的驱动器52，并且电源晶体管12c的漏极被耦接到存储器电路50的驱动器53。这允许控制器11对针对存储器单元阵列51以及驱动器52和53中的每一个的供电执行分开的控制。

[修改示例2-11]

在前面的实施例中，电源晶体管12被使用p型mos晶体管配置，但这不是限制性的。替代地，例如，像半导体电路1k(图33)的情况一样，电源晶体管可被使用n型mos晶体管配置。

[修改示例2-12]

在前面的实施例中，所述技术被应用于sram电路，但这不是限制性的。例如，所述技术可被应用于触发器电路。在下面，参照一些示例详细地描述本修改示例。

图58表示根据本应用示例的触发器电路111的结构的示例。触发器电路111包括主锁存电路111m和从锁存电路111s。对于从锁存电路111s，应用根据前面的实施例的技术。从锁存电路111s包括反相器iv13和iv14、传输门tg2、晶体管tr2、晶体管31和85至88以及存储元件33。反相器iv13对应于前面的实施例中的反相器iv1，并且反相器iv14对应于前面的实施例中的反相器iv2。在这个示例中，在恢复操作op4中，节点n13被耦接到存储元件33。

图59是根据本应用示例的另一触发器电路112的结构的示例。触发器电路112包括主锁存电路112m和从锁存电路112s。对于从锁存电路112s，应用根据前面的实施例的技术。从锁存电路112s包括反相器iv13和iv14、传输门tg2、晶体管tr2、晶体管31和85至88以及存储元件33。反相器iv13对应于前面的实施例中的反相器iv2，并且反相器iv14对应于前面的实施例中的反相器iv1。在这个示例中，在恢复操作op4中，节点n14被耦接到存储元件33。

图60是根据本修改示例的另一触发器电路113的结构的示例。触发器电路113包括主锁存电路113m和从锁存电路113s。对于主锁存电路113m，应用根据前面的实施例的技术。主锁存电路113m包括反相器iv11和iv12、传输门tg1、晶体管tr1、晶体管31和85至88以及存储元件33。反相器iv11对应于前面的实施例中的反相器iv1，并且反相器iv12对应于前面的实施例中的反相器iv2。在这个示例中，在恢复操作op4中，节点n11被耦接到存储元件33。

图61是根据本修改示例的另一触发器电路114的结构的示例。触发器电路114包括主锁存电路114m和从锁存电路114s。对于主锁存电路114m，应用根据前面的实施例的技术。主锁存电路114m包括反相器iv11和iv12、传输门tg1、晶体管tr1、晶体管31和85至88以及存储元件33。反相器iv11对应于前面的实施例中的反相器iv2，并且反相器iv12对应于前面的实施例中的反相器iv1。在这个示例中，在恢复操作op4中，节点n12被耦接到存储元件33。

[其它修改示例]

另外，这些修改示例中的两个或更多个修改示例可被组合。

<3.应用示例>

接下来，描述在前面的实施例中描述的技术的应用示例及其修改示例。

图62表示根据本应用示例的信息处理器300的示例。信息处理器300是所谓的多核处理器，并且在这个示例中包括两个处理器核部分310和320、辅助高速缓存部分330以及电源控制器301。应该注意的是，在这个示例中，提供两个处理器核部分310和320，但这不是限制性的，并且可提供三个或更多个处理器核部分。另外，信息处理器300可被使用一个半导体芯片实现，或者可被使用多个半导体芯片实现。

处理器核部分310包括电源晶体管311和处理器核312。在这个示例中，电源晶体管311是p型mos晶体管，具有：栅极，被提供电源控制信号；源极，被提供电源电压vdd1；和漏极，耦接到处理器核312。处理器核312包括触发器电路313和主高速缓存314。对于触发器电路313，例如，可使用触发器电路101和102(图34和35)，触发器电路101和102中的每一个包括两个存储元件33和34，或者可使用触发器电路111至114(图58至61)，触发器电路111至114中的每一个包括一个存储元件33。对于主高速缓存314，可使用在前面的实施例中描述的各种存储器单元。这允许处理器核312基于从电源控制器301提供的控制信号执行正常操作op1、存储操作op2、等待操作op3和恢复操作op4。

处理器核部分320具有与处理器核部分310相同的结构。处理器核部分320中的电源晶体管321、处理器核322、触发器电路323和主高速缓存324分别对应于处理器核部分310中的电源晶体管311、处理器核312、触发器电路313和主高速缓存314。

辅助高速缓存部分330包括电源晶体管331和辅助高速缓存332。在这个示例中，电源晶体管331是p型mos晶体管，具有：栅极，被提供电源控制信号；源极，被提供电源电压vdd1；和漏极，耦接到辅助高速缓存332。对于辅助高速缓存332，可使用在前面的实施例中描述的各种存储器单元。这允许辅助高速缓存332基于从电源控制器301提供的控制信号执行正常操作op1、存储操作op2、等待操作op3和恢复操作op4。

电源控制器301基于将要在信息处理器300中执行的处理的负载、向信息处理器300供电的方法(例如，是否从电池供电)等等从处理器核部分310和320之中确定用于操作的处理器核部分，并且基于确定结果控制处理器核部分310和320以及辅助高速缓存部分330的操作。

具体地讲，例如，在操作处理器核部分310并且不操作处理器核部分320的情况下，电源控制器301接通处理器核部分310中的电源晶体管311和辅助高速缓存部分330中的电源晶体管331，并且断开处理器核部分320中的电源晶体管321。另外，例如，在操作处理器核部分310和320的情况下，电源控制器301接通处理器核部分310中的电源晶体管311、处理器核部分320中的电源晶体管321和辅助高速缓存部分330中的电源晶体管331。另外，例如，在既不操作处理器核部分310也不操作处理器核部分320的情况下，电源控制器301断开处理器核部分310中的电源晶体管311、处理器核部分320中的电源晶体管321和辅助高速缓存部分330中的电源晶体管331。

另外，例如，在意图停止处理器核部分310的操作的情况下，电源控制器301指示处理器核部分310在断开处理器核部分310中的电源晶体管311之前立即执行存储操作op2。另外，例如，在意图开始处理器核部分310的操作的情况下，电源控制器301指示处理器核部分310在接通处理器核部分310中的电源晶体管311之后立即执行恢复操作op4。这同样适用于处理器核部分320和辅助高速缓存部分330。

在信息处理器300中，处理器核部分310和320以及辅助高速缓存部分330中的每一个包括电源晶体管，但这不是限制性的。替代地，例如，与图63中示出的信息处理器300a一样，电源控制器可包括电源晶体管。信息处理器300a包括处理器核312和322、辅助高速缓存332以及电源控制器340。电源控制器340包括电源晶体管341至343。在这个示例中，电源晶体管341至343中的每一个是p型mos晶体管。电源晶体管341具有被提供电源电压vdd1的源极和耦接到处理器核312的漏极。电源晶体管342具有被提供电源电压vdd1的源极和耦接到处理器核322的漏极。电源晶体管343具有被提供电源电压vdd1的源极和耦接到辅助高速缓存332的漏极。

虽然以上已参照一些实施例和修改示例以及它们的应用示例描述所述技术，但所述技术不限于这些实施例等，并且可被以各种方式修改。

例如，在前面的实施例等中，所述技术被应用于sram电路和d型触发器电路，但这不是限制性的。具体地讲，例如，所述技术可被应用于另一触发器电路，并且可被应用于锁存电路。

应该注意的是，这里描述的效果仅是说明性的而非限制性的，并且可具有其它效果。

应该注意的是，所述技术可具有下面的结构。

(1)一种半导体电路，包括：

第一电路，能够产生在第一节点的电压的反相电压并且将该反相电压施加于第二节点；

第二电路，能够产生在第二节点的电压的反相电压并且将该反相电压施加于第一节点；

第一晶体管，通过接通而将第一节点耦接到第三节点；

第一存储元件，具有耦接到第三节点的第一端子和被提供控制电压的第二端子，第一存储元件能够呈现第一阻态或第二阻态；

第一电压设置电路，耦接到第三节点，第一电压设置电路能够将在第三节点的电压设置为与在第一节点和第二节点中的预定节点的电压对应的电压；和

驱动器，控制第一晶体管的操作并且设置控制电压。

(2)如(1)所述的半导体电路，其中

所述第一电压设置电路包括：

第二晶体管，具有源极和耦接到第三节点的漏极，第二晶体管基于在第一节点和第二节点中的所述预定节点的电压接通和断开并且通过接通而向第三节点提供第一电压，和

第三晶体管，具有源极和耦接到第三节点的漏极，第三晶体管基于在第一节点和第二节点中的所述预定节点的电压接通和断开并且通过接通而向第三节点提供第二电压。

(3)如(2)所述的半导体电路，还包括：

第四晶体管，具有被施加第一电压的源极和耦接到第二晶体管的源极的漏极，第四晶体管通过接通而向第二晶体管的源极提供第一电压；和

第五晶体管，具有被施加第二电压的源极和耦接到第三晶体管的源极的漏极，第五晶体管通过接通而向第三晶体管的源极提供第二电压，其中

所述驱动器还控制第四晶体管和第五晶体管中的每个晶体管的操作。

(4)如(3)所述的半导体电路，其中

在第一时间段中的第一子时间段中，所述驱动器执行用于设置控制电压的第一驱动，第一驱动用于断开第一晶体管并且接通第四晶体管，并且将从第一电压观察的控制电压的极性设置为第一极性，

在第一时间段中的第二子时间段中，驱动器执行用于设置控制电压的第二驱动，第二驱动用于断开第一晶体管并且接通第五晶体管，并且将从第二电压观察的控制电压的极性设置为不同于第一极性的第二极性，以及

通过第一驱动和第二驱动，驱动器将第一存储元件的阻态设置为与在第一节点的电压对应的阻态。

(5)如(4)所述的半导体电路，其中

在第一时间段之后的第二时间段中，所述驱动器接通第一晶体管并且断开第四晶体管和第五晶体管，由此将在第一节点的电压设置为与第一存储元件的阻态对应的电压。

(6)如(5)所述的半导体电路，包括：控制器，控制对第一电路和第二电路的供电，其中

在第一时间段和第二时间段之间的第三时间段中，所述控制器停止对第一电路和第二电路的供电。

(7)如(2)所述的半导体电路，其中

所述第二晶体管的源极被耦接到第一控制线，

第三晶体管的源极被耦接到第二控制线，以及

所述驱动器包括：

第六晶体管，具有被施加第一电压的源极和耦接到第一控制线的漏极，第六晶体管通过接通而向第一控制线提供第一电压，和

第七晶体管，具有被施加第二电压的源极和耦接到第二控制线的漏极，第七晶体管通过接通而向第二控制线提供第二电压。

(8)如(7)所述的半导体电路，还包括：

第三电路，能够产生在第四节点的电压的反相电压并且将该反相电压施加于第五节点；

第四电路，能够产生在第五节点的电压的反相电压并且将该反相电压施加于第四节点；

第八晶体管，通过接通而将第四节点耦接到第六节点；

第二存储元件，具有耦接到第六节点的第一端子和被提供控制电压的第二端子，第二存储元件能够呈现第一阻态或第二阻态；和

第二电压设置电路，耦接到第六节点，第二电压设置电路能够将在第六节点的电压设置为与在第四节点和第五节点中的预定节点的电压对应的电压，其中

第二电压设置电路包括：

第九晶体管，具有耦接到第六节点的漏极和耦接到第一控制线的源极，第九晶体管基于在第四节点和第五节点中的所述预定节点的电压接通和断开并且通过接通而向第六节点提供第一电压，和

第十晶体管，具有耦接到第六节点的漏极和耦接到第二控制线的源极，第十晶体管基于在第四节点和第五节点中的所述预定节点的电压接通和断开并且通过接通而向第六节点提供第二电压。

(9)如(1)至(8)中任何一项所述的半导体电路，其中

所述第一电路和第二电路中的每一个具有这样的结构，即在第一节点的电压在电源激活之后容易地变为预定电压。

(10)如(9)所述的半导体电路，其中

所述第一电路包括通过接通而耦接第一电源和第二节点的第十一晶体管，第一电源对应于所述预定电压，以及

第二电路包括通过接通而耦接第一电源和第一节点的第十二晶体管，第十二晶体管具有比第十一晶体管的栅宽大的栅宽。

(11)如(9)或(10)所述的半导体电路，其中

所述第二电路包括通过接通而耦接第二电源和第一节点的第十三晶体管，第二电源对应于与所述预定电压不同的电压，以及

第一电路包括通过接通而耦接第二电源和第二节点的第十四晶体管，第十四晶体管具有比第十三晶体管的栅宽大的栅宽。

(12)如(9)至(11)中任何一项所述的半导体电路，其中

所述第一电路包括通过接通而耦接第一电源和第二节点的第十一晶体管，第一电源对应于所述预定电压，以及

第二电路包括通过接通而耦接第一电源和第一节点的第十二晶体管，第十二晶体管具有比第十一晶体管的栅长小的栅长。

(13)如(9)至(12)中任何一项所述的半导体电路，其中

所述第二电路包括通过接通而耦接第二电源和第一节点的第十三晶体管，第二电源对应于与所述预定电压不同的电压，以及

第一电路包括通过接通而耦接第二电源和第二节点的第十四晶体管，第十四晶体管具有比第十三晶体管的栅长小的栅长。

(14)如(9)至(13)中任何一项所述的半导体电路，其中

所述第二电路包括通过接通而耦接第一电源和第一节点的第十二晶体管，第一电源对应于所述预定电压，

驱动器在第二时间段中接通第一晶体管，以及

在第二时间段中，在电源激活之后经第十二晶体管从第一电源流到第一节点的电流的电流值处于第一电流值和第二电流值之间，第一电流值是当第一存储元件处于第一阻态时经第一晶体管从第一节点流到第一存储元件的电流的电流值，并且第二电流值是当第一存储元件处于第二阻态时经第一晶体管从第一节点流到第一存储元件的电流的电流值。

(15)如(1)至(8)中任何一项所述的半导体电路，其中

所述第一电路包括第十一晶体管和第十四晶体管，第十一晶体管通过接通而耦接第一电源和第二节点，第十四晶体管通过接通而耦接第二电源和第二节点，以及

第二电路包括第十二晶体管和第十三晶体管，第十二晶体管通过接通而耦接第一电源和第一节点并且具有与第十一晶体管相同的尺寸，第十三晶体管通过接通而耦接第二电源和第一节点并且具有与第十四晶体管相同的尺寸。

(16)如(1)至(15)中任何一项所述的半导体电路，包括：第十五晶体管，通过接通而将第二节点耦接到第一存储元件的第二端子。

(17)如(16)所述的半导体电路，其中

所述第十五晶体管具有比第一晶体管的栅长大的栅长。

(18)如(16)或(17)所述的半导体电路，其中

所述第十五晶体管具有比第一晶体管的栅宽小的栅宽。

(19)如(16)至(18)中任何一项所述的半导体电路，其中

所述驱动器在第二时间段中接通第一晶体管和第十五晶体管，以及

在第二时间段中，从第二节点流到第十五晶体管的电流处于第一电流值和第二电流值之间，第一电流值是当第一存储元件处于第一阻态时经第一晶体管从第一节点流到第一存储元件的电流的电流值，第二电流值是当第一存储元件处于第二阻态时经第一晶体管从第一节点流到第一存储元件的电流的电流值。

(20)如(2)所述的半导体电路，还包括：

第十六晶体管，通过接通而将第二节点耦接到第七节点；

第三存储元件，具有耦接到第七节点的第一端子和被提供控制电压的第二端子，第三存储元件能够呈现第一阻态或第二阻态；和

第三电压设置电路，耦接到第七节点，第三电压设置电路将在第七节点的电压设置为与在第一节点和第二节点中的所述预定节点的电压对应的电压，其中

所述第三电压设置电路包括：

第十七晶体管，具有源极和耦接到第七节点的漏极，第十七晶体管基于在与所述预定节点不同的节点的电压接通和断开并且通过接通而向第七节点提供第一电压，所述不同节点是第一节点和第二节点中的一个节点，和

第十八晶体管，具有源极和耦接到第七节点的漏极，第十八晶体管基于在与所述预定节点不同的节点的电压接通和断开并且通过接通而向第七节点提供第二电压，所述不同节点是第一节点和第二节点中的一个节点。

(21)如(20)所述的半导体电路，还包括：

第四晶体管，具有被施加第一电压的源极和耦接到第二晶体管的源极的漏极，第四晶体管通过接通而向第二晶体管的源极提供第一电压；

第五晶体管，具有被施加第二电压的源极和耦接到第三晶体管的源极的漏极，第五晶体管通过接通而向第三晶体管的源极提供第二电压；

第十九晶体管，具有被施加第一电压的源极和耦接到第十七晶体管的源极的漏极，第十九晶体管通过接通而向第十七晶体管的源极提供第一电压；和

第二十晶体管，具有被施加第二电压的源极和耦接到第十八晶体管的源极的漏极，第二十晶体管通过接通而向第十八晶体管的源极提供第二电压，其中

所述驱动器还控制第四晶体管、第五晶体管、第十九晶体管和第二十晶体管中的每个晶体管的操作。

(22)如(20)所述的半导体电路，还包括：

第二十一晶体管，具有被施加第一电压的源极以及耦接到第二晶体管的源极和第十七晶体管的源极的漏极，第二十一晶体管通过接通而向第二晶体管的源极和第十七晶体管的源极提供第一电压；和

第二十二晶体管，具有被施加第二电压的源极以及耦接到第三晶体管的源极和第十八晶体管的源极的漏极，第二十二晶体管通过接通而向第三晶体管的源极和第十八晶体管的源极提供第二电压，其中

所述驱动器还控制第二十一晶体管和第二十二晶体管中的每个晶体管的操作。

(23)如(20)至(22)中任何一项所述的半导体电路，其中

所述第二晶体管的源极被耦接到第一控制线，

第三晶体管的源极被耦接到第二控制线，

第十七晶体管的源极被耦接到第一控制线，

第十八晶体管的源极被耦接到第二控制线，以及

所述驱动器包括：

第六晶体管，具有被施加第一电压的源极和耦接到第一控制线的漏极，第六晶体管通过接通而向第一控制线提供第一电压，和

第七晶体管，具有被施加第二电压的源极和耦接到第二控制线的漏极，第七晶体管通过接通而向第二控制线提供第二电压。

(24)如(1)至(23)中任何一项所述的半导体电路，其中

所述驱动器产生控制电压。

(25)如(1)至(23)中任何一项所述的半导体电路，还包括：

第二十三晶体管，具有被施加第一电压的源极和耦接到第一存储元件的第二端子的漏极，第二十三晶体管通过接通而向第一存储元件的第二端子提供第一电压；和

第二十四晶体管，具有被施加第二电压的源极和耦接到第一存储元件的第二端子的漏极，第二十四晶体管通过接通而向第一存储元件的第二端子提供第二电压，其中

所述驱动器还控制第二十三晶体管和第二十四晶体管中的每个晶体管的操作。

(26)如(1)至(25)中任何一项所述的半导体电路，还包括：电源晶体管，通过接通而执行对第一电路和第二电路的供电。

(27)如(2)至(8)中任何一项所述的半导体电路，还包括：触点，其中

所述第一晶体管、第二晶体管和第三晶体管之中的预定晶体管包括扩散层，以及

扩散层、触点和第一存储元件被按照这个次序堆叠。

(28)如(1)至(27)中任何一项所述的半导体电路，还包括：多个金属配线层，其中

所述第一存储元件被布置在所述多个金属配线层之中的最下面的金属配线层下方。

(29)如(1)至(28)中任何一项所述的半导体电路，其中

所述第一存储元件通过使用根据在第一端子和第二端子之间流动的电流的方向可逆地变化的阻态来存储信息。

(30)如(29)所述的半导体电路，其中

所述第一存储元件是单极型元件或双极型元件之一。

(31)如(1)至(28)中任何一项所述的半导体电路，其中

所述第一存储元件是磁隧道结存储元件、电阻变化型存储元件、相变存储元件或铁电存储元件之一。

(32)如(1)至(28)中任何一项所述的半导体电路，其中

所述第一存储元件通过使用根据在第一端子和第二端子之间施加的电压的极性可逆地变化的阻态来存储信息。

(33)如(1)至(32)中任何一项所述的半导体电路，其中

所述第一电路和第二电路被包括在sram电路中。

(34)如(1)至(32)中任何一项所述的半导体电路，其中

所述第一电路和第二电路被包括在锁存电路中。

(35)一种半导体电路系统，包括：

存储部分；和

控制器，控制对存储部分的供电，其中

所述存储部分包括：

第一电路，能够产生在第一节点的电压的反相电压并且将该反相电压施加于第二节点，

第二电路，能够产生在第二节点的电压的反相电压并且将该反相电压施加于第一节点；

第一晶体管，通过接通而将第一节点耦接到第三节点，

第一存储元件，具有耦接到第三节点的第一端子和被提供控制电压的第二端子，第一存储元件能够呈现第一阻态或第二阻态，

第一电压设置电路，耦接到第三节点，第一电压设置电路能够将在第三节点的电压设置为与在第一节点和第二节点中的预定节点的电压对应的电压，和

驱动器，基于来自控制器的指令控制第一晶体管的操作并且设置控制电压。

本申请要求于2016年11月14日提交给日本专利局的日本优先权专利申请jp2016-221977的利益，其全部内容通过引用包含于此。

本领域技术人员应该理解，在不脱离所附权利要求或其等同物的范围的情况下，可以根据设计的需要和其它因素做出各种变型、组合、子组合和替换。