一种存储器的擦除方法和系统与流程

本发明实施例涉及存储器技术领域，尤其涉及一种存储器的擦除方法和系统。

背景技术：

存储器时一种在编程时必须用到的元件，如nandflash存储器，nandflash存储器是一种非易失存储器，具有改写速度快，存储容量大等优点。而nandflash存储器擦除操作时，会发生校验失败，每次校验失败后，就需要增加擦除电压的幅值。现有技术中，擦除数据数据时，第一次对存储器的存储单元的衬底施加一个较高的擦除电压，该较高的擦除电压，使存储单元的浮动栅极和衬底之间的压差很大，从会降低存储单元使用的可靠性。

因此，如何提高存储器使用的可靠性，就成了存储器技术领域的需求。

技术实现要素：

本发明提供一种存储器的擦除方法和系统，以解决存储器在擦除时可靠性降低的技术问题。

第一方面，本发明实施例提供了一种存储器的擦除方法，其包括以下步骤：擦除时序c1时，向存储单元施加台阶擦除电压，所述台阶擦除电压具有台阶状上升的电压波形，所述电压波形包括预设数量的电压台阶，每个电压台阶具有预设的台阶宽度，相邻电压台阶之间具有预设的台阶增幅d-erase；校验时序y1时，向存储单元施加校验电压，校验成功则结束；若校验失败，校验时序y1后再次增加擦除电压的幅值以再次进行校验。

优选地，擦除时序c1时，台阶擦除电压的第一个电压台阶具有初步擦除电压，台阶擦除电压的最后一个电压台阶具有目标擦除电压，初步擦除电压值为目标擦除电压值的20％～70％。

优选地，预设的所述台阶增幅d-erase的值为目标擦除电压值的5％～30％。

优选地，所述台阶擦除电压的增幅d-erase维持不变或随台阶上升减小。

优选地，所述电压台阶的预设数量为2至5个。

优选地，所述目标擦除电压的范围是18v～24v。

优选地，预设的所述台阶宽度为0.05～0.5s。

优选地，擦除时序c1时，对所有字线施加第一电压，对存储单元的衬底施加台阶擦除电压。

优选地，校验时序y1时，对所有字线施加校验电压，将所有位线预充到预充电电压；接着对所有位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若放电后位线的电压都低于所述第一判定电压，则表示校验成功可以结束操作，反之，表示校验失败需再次对存储器进行擦除并进行校验，所述校验电压的范围是0v～1v，所述预充电电压的范围是1v～1.2v。

第二方面，本发明还提供一种存储器的擦除系统，存储器的擦除系统包括：擦除模块，用于擦除时序c1时，向存储单元施加台阶擦除电压，所述台阶擦除电压具有台阶状上升的电压波形，所述电压波形包括预设数量的电压台阶，每个电压台阶具有预设的台阶宽度，相邻电压台阶之间具有预设的台阶增幅d-erase；校验模块，用于校验时序y1时，向存储单元施加校验电压，校验成功则结束；若校验失败，校验时序y1后擦除模块再次增加擦除电压的幅值，校验模块以再次进行校验。

与现有技术相比，本发明通过提供一种存储器的擦除方法和系统，通过对存储单元施加台阶擦除电压,台阶擦除电压具有台阶状上升的电压波形，所述电压波形包括预设数量的电压台阶，每个电压台阶具有预设的台阶宽度，相邻电压台阶之间具有预设的台阶增幅d-erase，没有把擦除电压一次提高到台阶擦除电压的最大值，使存储单元的浮动栅极和衬底的压差较小，能有效的减小擦除期间的峰值电流，同时提高存储单元的可靠性。

附图说明

图1为本发明实施例a中存储器的擦除方法的流程示意图。

图2为本发明实施例a中的存储单元的芯片结构示意图。

图3为本发明实施例a中存储器阵列的电路结构示意图。

图4为本发明实施例a中的存储器的擦除方法的不同时刻电压的波形示意图。

图5为实施例a中擦除电压的幅值随校验失败次数增加的幅值变化示意图。

图6为本发明实施例b中存储器的擦除系统的模块结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。

实施例a

请参阅图1，图1为本发明实施例a中存储器的擦除方法的流程示意图，该存储器的擦除方法用于提高存储器读取数据的耐久性和易用性，以提高存储器的寿命，存储器的擦除方法包括以下步骤：

步骤s1：擦除时序c1时，向存储单元施加台阶擦除电压，所述台阶擦除电压具有台阶状上升的电压波形，所述电压波形包括预设数量的电压台阶，每个电压台阶具有预设的台阶宽度，相邻电压台阶之间具有预设的台阶增幅d-erase；

步骤s2：校验时序y1时，向存储单元施加校验电压，校验成功则结束；

步骤s3：若校验失败，校验时序y1后再次增加擦除电压的幅值以再次进行校验。

请参阅图2，图2是存储单元111的芯片结构示意图。存储单元111包括衬底1111、源极1112、漏极1113、穿隧氧化膜1114、浮动栅极1115和控制栅极1116，所述衬底1111上包括p阱区，所述源极1112和漏极1113设置在p阱区，源极1112和漏极1113之间形成沟道，所述穿隧氧化膜1114形成在源极1112和漏极1113间的沟道上，所述浮动栅极1115设置在穿隧氧化膜1114上，控制栅极1116设置在浮动栅极1115上。可以理解，控制栅极1116和浮动栅极1115之间设置有介电质膜1117。当浮动栅极1115中未蓄积有电荷时，即写入有数据“1”时，阈值处于负状态，存储单元111通过控制栅极1116为0v而导通。当浮动栅极1115中蓄积有电子时，即写入有数据“0”时，阈值偏移为正，存储单元通过控制栅极1116为0v而断开。但是，存储单元并不限于存储单个位，也可存储多个位。

在步骤s1中，步骤s1即为擦除步骤，对存储器擦除数据。存储器优选为nand型存储器。其中，请参阅图3，图3为存储器阵列的电路结构示意图。存储器包括n条字线(wl1、wl2、…、wln)、m条位线(bl1、bl2、…、blm)、一条选择栅极线sgs、一条选择栅极线sgd和一条共用源极线sl，虚线框11标识出来的存储单元部分称为一条存储单元串。每条存储单元串包括多个上述的存储单元111(即mc1～mcn)；位线侧选择晶体管td，其连接于作为一个端部的存储单元mcn；以及源极线侧选择晶体管ts，连接于作为另一个端部的存储单元mc1，其中位线侧选择晶体管td的漏极连接于对应的1条位线bl，源极线侧选择晶体管ts的源极连接于共用源极线sl。存储单元111的控制栅极连接于字线wli(i＝0～n)，位线侧选择晶体管td的栅极连接于选择栅极线sgd，源极线侧选择晶体管ts的栅极连接于选择栅极线sgs。

请一并参阅图4和图5，图4为本发明存储器的擦除方法不同时刻的波形示意图，图5为实施例a中擦除电压的幅值随校验失败次数增加的幅值变化示意图，本实施例提供了一种具体的擦除步骤，擦除时序c1时，对所有字线wl1～wln施加第一电压，对存储单元111的衬底1111施加台阶擦除电压，台阶擦除电压具有台阶状上升的电压波形，所述电压波形包括预设数量的电压台阶，每个电压台阶具有预设的台阶宽度，相邻电压台阶之间具有预设的台阶增幅d-erase。所述第一电压为0v或负电压。可以理解，擦除时序c1和擦除时序c1之后对存储单元111的衬底1111施加的电压都为擦除电压vers，擦除电压vers的范围为18～24v，优选为19v～23v。擦除电压vers会通过存储模块的衬底pn结正向导通传输至所有的位线bl和共用源极线sl上，让选择栅极线sgd和选择栅极线sgs处于悬浮状态。

本实施例中，电压台阶的预设数量为3个。台阶擦除电压的第一个电压台阶具有初步擦除电压vers1，台阶擦除电压的最后一个电压台阶具有目标擦除电压。目标擦除电压的范围是18v～24v。具体的，在擦除时序c1时，对所有字线wl1～wln施加第一电压，对存储单元111的衬底1111施加台阶擦除电压的第一个电压台阶，即初步擦除电压vers1，维持台阶擦除电压的幅值vers1不变第一时间，再使台阶擦除电压的幅值vers1增加台阶增幅d-erase，台阶擦除电压的幅值为vers1+d-erase；再维台阶擦除电压的幅值vers1+d-erase不变第一时间，再使台阶擦除电压的幅值vers1+d-erase增加台阶增幅d-erase，台阶擦除电压的幅值为vers1+d-erase+d-erase＝vers1+2d-erase；再维持台阶擦除电压的幅值vers1+2d-erase不变第一时间，再使台阶擦除电压的幅值vers1+2d-erase增加台阶增幅d-erase，台阶擦除电压的幅值为vers1+2d-erase+d-erase＝vers1+3d-erase。此时台阶擦除电压的幅值vers1+3d-erase为台阶擦除电压的最大值：目标擦除电压。

台阶擦除电压vers，即为在现有技术中，对存储器擦除数据时，对存储单元111的衬底1111第一次应当施加的擦除电压。本发明通过先对衬底1111施加台阶擦除电压的第一个电压台阶,再使台阶擦除电压逐步呈台阶状上升到目标擦除电压，没有把台阶擦除电压一次提高到目标擦除电压，使存储单元111的浮动栅极1115和衬底1111的压差较小，能有效的减小擦除期间的峰值电流，同时提高存储单元111的可靠性。优选地，初步擦除电压值vers1为目标擦除电压值的20％～70％，例如为25％，30％，35％，40％，45％，50％，55％，60％，65％。台阶增幅d-erase即为台阶擦除电压每呈台阶状上升一次的增幅，优选地，台阶增幅d-eras的值为目标擦除电压值的5％～30％，例如可以是10％，15％，20％，25％。优选地，在擦除时序c1时，预设的所述台阶增幅d-eras维持不变；或台阶增幅d-eras随台阶上升减小，如台阶增幅d-eras包括第一增幅d-eras1和第二增幅d-eras2，第一次对存储单元111的衬底1111施加的台阶擦除电压呈台阶状增大时，台阶擦除电压的增幅为d-eras1，第二次施加的台阶擦除电压增大时，台阶擦除电压的增幅为d-eras2。d-eras1＞d-eras2。优选地，电压台阶的预设数量为2至5个，进一步优选为3个或4个。可以理解，预设的所述台阶宽度为电压台阶维持其大小的时间。优选地，预设的台阶宽度为0.05-0.5s，如可以为0.1s，0.2s，0.3s，0.4s，每个电压台阶预设的台阶宽度可相等或者不等。优选擦除时序c1中，所有相邻的两个台阶宽度都相等。

在步骤s2中，校验时序y1时，对存储器中的所有字线wl1～wln施加校验电压，将所有位线bl1～blm预充到预充电电压；接着对所有位线bl1～blm进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若所有位线bl1～blm的电压都低于第一判定电压，则表示擦除校验操作成功，操作结束，反之，则校验失败，需要再次向对存储器进行擦除并进行校验。优选地，校验电压的范围是0v～1v。所述预充电电压的范围是1v～1.2v，第一判定电压为06.～1v，优选为0.8v。可以理解，擦除时序c1时为向存储单元的一区块内所有存储单元擦除数据的时间段，校验时序y1为对擦除时序c1时擦除数据后的所有存储单元进行校验的时间段。

在步骤s3中，校验时序y1校验失败，在擦除时序c2-cn再次向存储单元施加具有增幅dvers的擦除电压以再次进行校验，直到第n次的擦除电压vers+(n-1)dvers(其中，n为正整数，且n≥1)的幅值大于等于擦除阈值，并且在校验时序yn校验成功。本实施例中，擦除电压的增幅dvers与擦除电压的幅值vers+(n-1)dvers成反比，擦除电压越大，擦除电压的增幅dvers越小，优选地，随着擦除电压的幅值vers+(n-1)dvers的按阶段增大，dvers减小。

具体的，设擦除电压幅值的第一阈值为m1，擦除电压幅值的第二阈值为m2，当擦除电压的幅值vers+(n-1)dvers小于第一阈值m1时，擦除电压的增幅dvers为dvers1，当擦除电压的幅值vers+(n-1)dvers大于等于第一阈值m1且小于第二阈值m2时，擦除电压的增幅dvers为dvers2，当擦除电压的幅值vers+(n-1)dvers大于等于第二阈值m2时，擦除电压的增幅dvers为dvers3。本实施例，擦除电压的增幅dvers1大于擦除电压的增幅dvers2，擦除电压的增幅dvers2大于擦除电压的增幅dvers3，擦除电压幅值的第一阈值为m1小于擦除电压幅值的第一阈值为m2。

具体的，擦除时序c2时，台阶擦除电压的幅值vers小于第一阈值m1，则对所有字线wl1～wln施加第一电压，对存储单元111的衬底施加擦除电压vers+dvers1。

校验时序y2时，对存储器中的所有字线wl1～wln施加校验电压，将所有位线bl1～blm预充到预充电电压；接着对所有位线bl1～blm进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，其中有位线的电压高于第一判定电压，校验失败。

擦除时序c3时，擦除电压的幅值vers+dvers1小于第一阈值m1，则对所有字线wl1～wln施加第一电压，对存储单元111的衬底施加擦除电压vers+dvers1+dvers1＝vers+2dvers1。

校验时序y3时，对存储器中的所有字线wl1～wln施加校验电压，将所有位线bl1～blm预充到预充电电压；接着对所有位线bl1～blm进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，其中有位线的电压高于第一判定电压，校验失败。

依照上述擦除和校验方法，直至擦除时序c5对存储单元111的衬底施加的擦除电压的幅值为vers+2dvers1+dvers2+dvers3时，使放电后的位线电压低于第一判定电压，才能校验成功。此时擦除电压的幅值vers+2dvers1+dvers2+dvers3大于擦除阈值。

即擦除电压的幅值vers+(n-1)dvers＜m1时，每次校验失败擦除电压的增幅为dvers1，m1≤vers+(n-1)dvers＜m2时，每次校验失败擦除电压的增幅为dvers2，擦除电压的幅值vers+(n-1)dvers≥m2时，每次校验失败擦除电压的增幅为dvers3。本实施例中，是把擦除电压的增幅dvers变化分为三个阶段进行调整。可以理解，m1、m2、dvers1、dvers2和dvers3的数值可以根据需要改变，如m1、m2、dvers1、dvers2和dvers3的数值可以根据擦除阈值改变。优选地，m2-m1＞dvers1，在vers+(n-1)dvers＜m1时，擦除电压的幅值增大dvers1，也不会使擦除电压的幅值大于m2。可以理解，也可以把擦除电压的增幅变化分为两个阶段，或三个以上的阶段，本发明中不做限定，凡是不脱离本发明构思的情况下，都属于本发明的保护范围。

随着擦除电压的幅值增大，擦除电压逐渐接近擦除阈值。由于擦除电压的幅值增大，擦除电压的增幅dvers减小，因此在擦除电压的幅值接近擦除阈值后，校验失败再次增加擦除电压的幅值，即使擦除电压的幅值超过擦除阈值，擦除电压的幅值也不会超过擦除阈值很多，从而不会对存储单元111的穿隧氧化膜1114造成影响，减小过渡擦除效应，提高了存储器的存储单元的寿命，且保证了擦除成功的速率。

实施例b

请参阅图6，图6是本发明存储器的擦除系统12的模块结构示意图。该存储器的擦除系统12能执行本发明任意实施例所提供的存储器的擦除方法。该存储器的擦除系统12包括：

擦除模块121，用于擦除时序c1时，向存储单元施加台阶擦除电压，所述台阶擦除电压具有台阶状上升的电压波形，所述电压波形包括预设数量的电压台阶，每个电压台阶具有预设的台阶宽度，相邻电压台阶之间具有预设的台阶增幅d-erase；

校验模块122，用于校验时序y1时，向存储单元施加校验电压，校验成功则结束；

若校验失败，校验时序y1后擦除模块121再次增加擦除电压的幅值，校验模块122以再次进行校验。

本发明通过对衬底1111施加台阶擦除电压,台阶擦除电压具有台阶状上升的电压波形，所述电压波形包括预设数量的电压台阶，每个电压台阶具有预设的台阶宽度，相邻电压台阶之间具有预设的台阶增幅d-erase,台阶擦除电压经过多次呈台阶状上升达到台阶擦除电压的最大值，没有把台阶擦除电压一次提高到目标擦除电压，使存储单元111的浮动栅极1115和衬底1111的压差较小，能有效的减小擦除期间的峰值电流，同时提高存储单元的可靠性。

可以理解，本发明实施例a和实施例b中的内容可互为补充和说明。

与现有技术相比，本发明通过提供一种存储器的擦除方法和系统，通过对存储单元施加台阶擦除电压,台阶擦除电压具有台阶状上升的电压波形，所述电压波形包括预设数量的电压台阶，每个电压台阶具有预设的台阶宽度，相邻电压台阶之间具有预设的台阶增幅d-erase，没有把擦除电压一次提高到台阶擦除电压的最大值，使存储单元的浮动栅极和衬底的压差较小，能有效的减小擦除期间的峰值电流，同时提高存储单元的可靠性。

值得注意的是，上述所有实施例中，所包括的各个单元和模块只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。