专利名称：存储电路的备份方法
技术领域：
本发明一般地涉及集成电路存储器，并具体地涉及用于存储电路中的一种改进的备份方法。
为了降低制造成本，集成电路的制造者们都在寻找改进产量并降低有缺陷的部件的报废率的方法。降低报废率的一种方法，是在集成电路上设置备份或辅助电路部件。这种方法在能够通过测试确定有缺陷的部件的位置，且电路容易重新配置以用等价的备份部件替换有缺陷的部件的情况下，是可行的。这种方法被广泛地用于诸如随机存取存储器的集成电路存储器阵列中。
存储电路的特征在于多个存储单元的有规则的重复。各个存储单元的位置由唯一的地址确定，该地址一般标明了存储器矩阵阵列中具体的行和列。该存储电路包括行和列解码器，该解码器对存储电路的地址输入端处的信号的不同组合进行解码。存储电路，通过在同一电路上包含若干重复的存储单元行和/或列，来提供备份。为备份的行或列设置了单独的解码器，这些解码器能够用诸如可熔断联线的可编程元件进行编程。一旦集成电路得到测试且有缺陷的存储单元的位置得到确定，可编程的备份解码器就得到编程，以解码与有缺陷的单元所在的行或列相对应的地址。有缺陷的行或列被依次阻塞。这样，每当有缺陷的行或列被寻址时，就选择备份的等价物来代替。
为了阻塞有缺陷的行或列，已有的存储电路通常利用激光熔断保险丝来实际断开有缺陷的元件，或者在逻辑上不选择有缺陷的行或列。这两种方法都有问题。实际断开有缺陷的行或列一般要求用激光破坏间隔为列或行的间距的保险丝元件。保险丝元件之间的紧密间隔，使得很难对准目标，并要求激光破坏有很高的精度。保险丝元件还倾向于占据较大的面积，从而增大了集成电路的尺寸和成本。在逻辑上不选择有缺陷的元件，要求将一个阻塞输入端加到主解码器上。该阻塞输入端受到可编程备份解码器的输出的驱动，从而当选择备份行或列时，该输出被确认，从而在逻辑上阻塞主解码器。但这种方法，由于增大了存储器存取时间而减慢了装置的速度。由于在备份元件得到选择与主解码器得到阻塞之间有几个选通门的延迟，因而在主解码器选择有缺陷的元件与备份解码器选择备份的行或列之间有一个期间。因此，存取受到了延迟，直到有缺陷的元件得到清除，之后才能读取数据。
因此，存储电路需要一种改进的备份方法。
本发明提供了一种备份方法和用于实施该方法的电路，从而不再需要借助可熔断联线来不选择或在逻辑上不选择。本发明的该备份方法，使得所选择的等价备份元件的内容取代所选择的有缺陷的元件的内容。有缺陷的元件不需要被阻塞，并被允许产生坏的数据。因此，该电路既不需要用激光对具有列的间距的保险丝元件进行破坏，也不会遭受由于在逻辑上不选择电路所引起的延迟。
在一个实施例中，本发明提供了一种用于在集成电路存储器中提供备份的方法，它包括以下步骤对电路进行测试，以确定有缺陷的元件的位置；对电路进行编程，以在有缺陷的元件受到寻址时选择对应的备份元件；允许有缺陷的元件在被寻址时产生有缺陷的信息；用相应的备份元件产生的信息盖过有缺陷的信息。
用于实施本发明的该方法的电路的一个实施例，包括存储电路，它带有多个存储单元，每一个存储单元都位于列与行的交点上；以及，地址解码器，用于通过响应一个地址输入来确认一条全局解码线而选择一个存储单元。该存储电路还包括备份存储元件和可编程备份解码器，用于通过确认一条备份解码线来选择备份存储元件。该电路还包括晶体管，这些晶体管用于响应于全局解码线和备份解码线而将选定的位线耦合到数据线。该数据线还通过电阻而与预定的电压相耦合，并通过电阻装置与一个电压检测装置的输入端相耦合，该电压检测装置检测被存取的存储单元的内容。电流只通过选择备份元件才流过该电阻装置。其结果，当一条备份解码线被确认时，在检测装置的输入端上出现了较大的电压降。在电压检测装置的输入端，由于选择数据线上的备份元件而出现的、比正常电压降大的电压降，有效地克服了在数据线上的有缺陷的存储单元的影响。因此，备份存储器的内容盖过了有缺陷的存储器的内容，而不用断开或不选择有缺陷的存储元件。
在另一个实施例中，本发明提供了存储电路中的备份元件，该备份元件包括大于用在主元件中的存储单元的存储单元。这种备份存储单元能够具有存储电容器—该存储电容器的大于主DRAM存储单元中的存储电容器；该备份存储单元也可以带有存储单元存取晶体管，该晶体管大于用在主SRAM存储单元中的存取晶体管。较大的备份存储单元可以由并联运行的两个正常大小的备份存储单元组成。根据本实施例的较大的存储单元，产生了更强的信号，该信号能够压过较小的有缺陷的主单元的输出。因此，不需要断开或不选择有缺陷的元件。
通过以下结合附图的详细描述，能够对本发明的备份电路的性质和优点有更好的理解。
图1是动态随机存取存储电路的一部分的电路示意图，显示了根据本发明的列备份；图2显示了用于根据本发明的动态随机存取存储电路的行备份方法；图3显示了用于根据本发明的静态随机存取存储器电路的行备份方案；图4显示了根据本发明的静态随机存取存储器电路中的行备份的另一实施例。
本发明的备份方法既可用在采用备份行和/或列的静态和动态随机存取存储电路中。图1是动态随机存取存储电路(DRAM)的一部分的电路设置的一个例子，显示了根据本发明的列备份方法。主存储器阵列中的多条列线100中的每一条，都包括被预置到预定电压的BIT和BIT线。BIT和BIT与多个存储单元(未显示)相连。一旦一个存储单元受到存取，则响应于被存取的存储单元的内容而在BIT和BIT之间产生一个电压差。一个检测放大器104与各个列线100相连并检测BIT和BIT之间的电压差。检测放大器104对该差分电压进行放大以在BIT和BIT上产生完全互补的逻辑电平。一对选择晶体管108和110的源极/漏极端，分别将各个列100中的BIT和BIT线连接到一对互补的输入/输出(I/O)线。一条全局列解码线106与各列100中的选择晶体管108和110的栅极端相连，从而使得在被确认时选定的BIT和BIT与I/O和I/O线相连。I/O和I/O分别经过PMOS晶体管112和114而与正电源电压相连。晶体管112和114的长度和宽度得到适当选择，以获得有效的源极至漏极电阻，例如400欧姆。在存储器读取周期中，PMOS晶体管112和114的栅极处于负电源电压VSS。I/O和I/O分别通过一对电阻116和118而与差分I/O检测放大器120的差分输入端相连。
当全局列解码器被确认时，一对位线与I/O线相连，且在该I/O线上产生出一个差分电压。假定在对列100i中的存储单元进行存取时，BITi和BITi分别移到正电源电压VDD和负电源电压VSS。当全局列解码线106i处于VDD时，NMOS选择晶体管110将具有大的栅极至源极电压。因而选择晶体管110将导通且其导电沟道将使I/O与BITi相连。电流开始从VDD，经过PMOS晶体管114和选择晶体管110，并通过检测放大器104i而到达VSS。该电流的量是固定的，并受到选择晶体管110的饱和电流的限制。假定PMOS晶体管114的有效电阻值为例如400欧姆且饱和电流为1mA，则在I/O处的电压从VDD降至VDD—0.4V。在I/O处的电压仍然保持在VDD。如果没有选择备份列解码器，则在电阻116和118上没有电压降，因为没有电流流入I/O检测放大器120的输入端。因此，在I/O检测放大器120的输入端产生了0.4的电压差。当I/O检测放大器120的负输入端的电压比在其正输入端的电压低0.4V时，I/O检测放大器120的输出将为高，表示逻辑“1”。
现在，假定有缺陷的列是列100i，备份列解码器得到编程以在列100i被寻址时选择备份列102。因此，当全局列解码线106i被确认时，备份列解码器122也被确认。备份选择晶体管124和126分别将备份列102的BIT和BIT线连接到I/O和I/O。该连接与主列线类似，只是备份选择晶体管将备份BIT和BIT连接到电阻116和118的另一侧的(即直接在差分I/O检测放大器120的输入端处的)I/O线。即，在所有主列线100同在节点128和130处的I/O线相连的同时，备份列线102与在节点132和134处的I/O线相连。假定在被存取的备份存储单元中的正确数据的极性与在列100i中的存储单元中的被存取的数据的极性相反。当列100i被选择时，除了从有缺陷的列100i流过PMOS晶体管114的1mA电流以外，还将有一个1mA的电流，从VDD经过PMOS晶体管112和电阻116，通过备份列选择晶体管124，并经过备份检测放大器136，而流入VSS。如果电阻116的电阻值也是400欧姆，则通过晶体管124的1mA电流在400欧姆电阻116上产生0.4V的电压降，并在400欧姆的PMOS晶体管112上产生第二个0.4V的电压降。因此，在节点132上的电压将等于VDD—0.8V。其结果，差分I/O检测放大器120的正输入端的电压将比其负输入端的电压低0.4V。因此，输出的数据将表示逻辑“0”而不是逻辑“1”。因此，备份列102的内容将盖过有缺陷的列100i的内容，从而不需要断开或不选择有缺陷的列100i。电阻116和118的加入所引起的延迟是可忽略的，因为在节点132和134处的寄生电容的值非常小。例如，当节点132和134处的寄生电容的值是典型的诸如0.05pF时，驱动节点132或134的电阻116或118的RC常数所造成的延迟，将大约为400欧姆×0.05pF＝0.02ns。
与上述实施例非常类似的一种方式，是通过在循环之间使PMOS晶体管112和114导通，而将I/O线预置到VDD，并随后在读取循环开始时使它们关断。PMOS晶体管112和114大体上在选择晶体管108和110被导通的同时被关断。操作的基本原理是同样的，与上述实施例(其中通过将I/O线与VDD断开而使I/O线上的电压指数衰减到最小电压VDD—0.4V)不同的，是该实施例的电路允许I/O线上的电压直接下降到VSS，如果有足够的时间的话。但选择晶体管108、110、124和126在此发生之前很长时间就已经被不选择。然而，在这两个实施例中，当选定了备份元件时，流过电阻116或118的电流在I/O线上产生了起支配作用的电压降。
因此，本发明的备份电路不会干扰有缺陷的元件的运行，并允许有缺陷的元件产生坏数据。然而，通过如图1所示地加上一对小的电阻，来自备份元件的数据盖过了坏数据。这种电路因而不需要设置在列间距上的保险丝或用于逻辑不选择的额外电路。
本发明的根据相同原理的另一个实施例，增大了备份选择晶体管124和126的尺寸，并且不需要电阻116和118。较大的备份选择晶体管，使流过晶体管124和126的饱和电流比正常的选择晶体管108和110的饱和电流大。因此，当选择了备份列102时，它使得比(有缺陷的)正常列所产生的电流更大的电流流过PMOS晶体管112和114中的一个。这又使得在其PMOS晶体管112或114上产生的电压降比正常列产生的电压降大。当备份列被选择时，较大的电压降盖过了I/O线上由于来自有缺陷的列的坏数据而引起的较小的电压降。根据备份检测放大器136的稳定要求，这种方式可能还要求增大备份检测放大器136中的晶体管的规格。
本发明的基于相同原理的另一实施例，能够被用于行备份。图2显示了根据该实施例的用于DRAM的行备份电路。有缺陷的存储单元200包括一个存取晶体管202；存取晶体管202将存储电容器204连接到位线。在给定阵列中的行线206与多个存储单元200的存取晶体管的栅极相连。当具体行线206i得到选择时，与该行线相连的所有存取晶体管202都导通，使位线寄生电容210与存储单元存储电容器204一起得到充电。一个检测放大器检测来自存储单元的位线电压的增大或减小，并根据存储在存储单元中的原有电压将互补位线驱动到全逻辑电平(VSS和VDD)。随后一个选定的列解码线将选定的一对位线连接到I/O线，就象结合图1所描述的那样。该电路还包括对备份行208进行选择的可编程备份行解码器(未显示)。当行206被发现为有缺陷时，备份行解码器得到编程，从而时有缺陷的行受到寻址时，一个备份行208也得到选择。
为了不需要阻塞有缺陷的行206，在备份存储单元212中的存储电容器214被作得较大，例如为主存储单元200中的存储电容器204的两倍。或者，可以与正常单元一起同时选择两个正常大小的备份单元，从而达到相同的效果。当选择有缺陷的行206时，在位线上的电荷的量受到存储电容器204和备份存储电容器214两者的影响。然而，由备份存储电容器214造成的ΔV将为存储电容器204造成的电压改变的两倍。因此，备份存储单元212控制了位线上的电荷分配并有效地压过了有缺陷的存储单元的影响。同样地，不需要保险丝或逻辑不选择。较大的备份存储电容器214，增大了备份存储单元212的尺寸。然而，由于备份存储单元212的数目有限，对集成电路芯片的总体影响不大。
与这些技术等价的技术，可以被应用到静态随机存取存储器(SRAM)电路。例如根据本发明的原理，至少有两种在SRAM中设置行备份的方法。在第一个实施例中，可以通过在带有SRAM备份行的BIT和BIT上包含一对电阻，而获得占据支配地位的备份行—其中SRAM备份行与这些电阻的另一侧相连。参见图4，其中显示了存储单元400和备份存储单元402。这两种存储单元的结构类似，只是主存储单元在节点418和420与BIT和BIT相连，而备份存储单元在位于电阻408和410的另一侧的节点422和424处与BIT和BIT相连。该实施例的操作与图1所示的列备份电路类似。当选择有缺陷的行424时，也选择了相应的备份行426。来自各个行(400和402)的一个存储单元与选定的一对BIT和BIT线相连。与结合图1描述的列备份电路类似，电流只当备份存储单元402得到选择时流过电阻408或410。这产生了一个较大的电压降，该电压降压过了BIT和BIT上的有缺陷的存储单元的影响。一个差分检测放大器416与节点422和424相连，从而响应于备份存储单元402的内容。该电路不需要阻塞有缺陷的行，并使正确的输出数据能够盖过包含在有缺陷的行中的坏数据。
在第二实施例中，在备份行中用于通常的SRAM单元的所有NMOS晶体管都作得比在主存储器阵列中的NMOS晶体管宽。图3显示了通常的SRAM单元300和备份单元302。存储单元300包括分别将该单元连接到BIT和BIT的存取晶体管304和306。BIT和BIT被电阻(或PMOS晶体管)326和328分别充电到VDD。存取晶体管304和306的栅极连接到备份解码线316。存储单元300还包括由一对交叉耦合的晶体管308和310构成的存储锁存器和负载器件312和314。除了晶体管的大小以外，备份存储单元302的结构与存储单元300的相同，而备份存取晶体管318和320分别将其连接到BIT和BIT。存取晶体管318和320的栅极与备份行330相连。然而，存取晶体管318和320和备份单元302的交叉耦合的晶体管322和324的宽度，比存储单元300中的相应晶体管的宽度宽。因此，当选择了有缺陷的行时，流过备份单元302的电阻326或328的读取电流将大于有缺陷的单元的读取电流。因而备份存储单元302将产生较大的电压降，从而使得其内容盖过有缺陷的单元的内容。不需要保险丝或逻辑不选择以阻塞有缺陷的行。注意在此情况下，备份SRAM单元302中的晶体管322和324的交叉耦合对也必须增大，以保证锁存器的稳定性。
总之，本发明提供了用于存储电路的备份方法，它不需要在实际上断开或在逻辑上不选择有缺陷的元件。有缺陷的元件被允许运行和产生坏数据。本发明的备份电路提供了一种机制，使得备份元件能够压过有缺陷的元件的影响。已经描述了几种不同的装置，用于提供与集成电路存储器结合的占据控制地位的备份元件。
虽然以上给出了对本发明的具体实施例的完整描述，但可以采用各种修正、变形和替换。因此，本发明的范围不仅限于所述的实施例，而应该由所附的权利要求书限定。
权利要求
1.用于在集成电路存储器中提供备份的方法，包括以下步骤(a)测试电路以确定有缺陷的元件的位置；(b)对该电路进行编程以在有缺陷的元件受到寻址时选择对应的备份元件；(c)允许有缺陷的元件在受到寻址时在数据线上提供有缺陷的信息；(d)用对应的备份元件在所述数据线上提供的正确信息盖过该有缺陷的信息。
2.一种存储电路，包括多个主存储元件，其每一个都位于列和行的交点上；具有用于接收地址输入信息的输入端的地址解码器，该地址解码器用于通过响应于地址输入而确认一个解码线来选择主存储元件；备份存储元件；与该备份存储元件耦合的可编程备份解码器，用于通过响应预定地址输入信息而确认一条备份解码线来选择备份存储元件中的一个；选择电路，用于响应于相应的解码线和备份解码线而将所述多个主存储元件中选定的一个和所述备份存储元件中相应的一个与一条数据线相耦合；检测电路，其输入端与该数据线耦合，用于检测被存取的存储元件的内容；以及与该数据线相耦合的装置，该装置用于当选定了一个备份元件时在该数据线上产生比有缺陷的信号更强的备份信号，其中更强的备份信号盖过了有缺陷的信号，从而不需要阻塞有缺陷的元件。
3.根据权利要求2的存储电路，其中用于产生的装置是将数据线的第一段耦合到该数据线的第二段的电阻元件，其中主存储元件耦合到该第一段，且备份存储元件耦合到第二段和检测电路。
4.根据权利要求3的存储电路，其中当备份元件得到选择时在电阻元件上的电压降使备份信号比有缺陷的信号强。
5.根据权利要求3的存储电路，其中一个负载元件将数据线的第一段耦合到一个基准电压。
6.根据权利要求2的存储电路，其中用于产生的装置是比对应的主存储元件大的备份存储元件。
7.根据权利要求6的存储电路，其中较大的备份存储元件是备份存储单元存储电容器，该存储电容器比主存储单元存储电容器大。
8.根据权利要求6的存储电路，其中较大的备份存储元件是比主存储单元存取晶体管大的备份存储单元存取晶体管。
9.根据权利要求6的存储电路，其中较大的备份存储元件是比将主存储元件耦合到数据线的选择电路大的、将备份存储元件耦合到数据线的选择电路。
10.在动态随机存取存储电路中的列备份电路，包括列选择晶体管，用于将主列线耦合到第一段数据线；将第一段数据线耦合到第二段数据线的电阻元件；与第二段数据线相耦合的差分检测放大器；以及备份列选择晶体管，用于将备份列线耦合到第二段数据线，其中当备份列得到选择时在电阻元件上的电压降使来自备份列线的数据盖过来自主列线的数据。
11.在动态随机存取存储电路中的列备份电路，包括列选择晶体管，用于将列线耦合到第一段数据线；将第一段数据线耦合到第二段数据线的电阻元件；与第二段数据线相耦合的差分检测放大器；以及备份列选择晶体管，用于将备份列线耦合到第二段数据线，其中只有当备份列得到选择时并响应这种选择，电流才流过电阻元件以在该数据线上产生较大的电压降。
12.在动态随机存取存储电路中的列备份电路，包括一个主存储器列选择晶体管，用于将一条列线耦合到数据线；与该数据线耦合的差分检测放大器；以及备份列选择晶体管，用于将一条备份列线耦合到数据线，其中该备份列选择晶体管大于主存储器列选择晶体管。
13.在动态随机存取存储电路中的行备份电路，包括多个主存储单元，其每一个都包括一个将一个存储电容器耦合到一条位线的存取晶体管；一条主存储器行线，它与多个存取晶体管的栅极相耦合；多个备份存储单元，其每一个都包括一个备份存取晶体管，该备份存取晶体管将一个备份存储电容器耦合到该位线；以及耦合到多个备份存取晶体管的栅极的备份行线，其中在备份存储单元中的备份存储电容器大于在主存储单元中的存储电容器。
14.在静态随机存取存储器电路中的行备份电路，包括一个主存储单元，包括存储锁存器和分别将该存储锁存器耦合到互补的一对位线的第一段的一对存取晶体管；一个电阻元件，它将互补的位线对的第一段耦合到该互补的位线对的第二段；一个备份存储单元，它包括存储锁存器和一对备份存取晶体管，该对备份存取晶体管将该备份存储锁存器分别耦合到互补的位线对的第二段；以及检测电路，其输入端耦合到互补的位线对的第二段，其中当备份存储单元受到存取时在电阻元件上的一个电压降使备份存储单元的内容盖过主存储单元的内容。
15.在静态随机存取存储器电路中的行备份电路，包括一个主存储单元，它包括一个存储锁存器和一对存取晶体管，这对存取晶体管将该存储锁存器分别耦合到互补的位线对的第一段；电阻装置，它将互补的位线对的第一段耦合到该互补的位线对的第二段；一个备份存储单元，它包括一个备份存储锁存器和一对备份存取晶体管，该对备份存取晶体管将该备份存储锁存器分别耦合到该互补的位线对的第二段；检测装置，其一个输入端耦合到该互补的位线对的第二段，其中只有当该备份存储单元受到存取时而且响应于对该备份存储单元的存取流过该电阻装置的电流才在互补的位线对的第二段上产生了一个较大的电压降。
全文摘要
一种用于存储电路的备份方法，它不需要对有缺陷的元件进行实际断开或逻辑上的不选择。本发明不需要阻塞有缺陷的元件，并允许它运行和产生坏数据。该电路得到适当的设计，从而使备份元件能够压过有缺陷的元件。公布了根据该原理的用于存储电路(诸如动态和静态随机存取存储器)的各种行和列备份方式。
文档编号G11C11/401GK1121247SQ9510605
公开日1996年4月24日 申请日期1995年5月30日 优先权日1994年5月31日
发明者罗伯特J·普罗斯汀 申请人:汤森、汤森·库里埃和克鲁法律事务所