专利名称：半导体存储器的制作方法
技术领域：
本发明涉及半导体存储器。特别是涉及向读出放大器驱动电路供电的电源电路及与其连接的配线群。
以往，可以使用将从外部输入的电源电压降压后的内部电源电压用于各种外围电路的半导体存储器。由于半导体元件的微小化，能降低工作电压是其主要理由。另外，使用不依赖外部电源电压的内部电源电压的必要性也是一个重要理由。可是，这种电源电路使用的降压晶体管必须驱动大电流，所以容易造成大型化。更具体地说，为了将相当于电流驱动能力的W/L(晶体管的栅宽/晶体管的栅长)设定成大的值，就必须使W大。这样，降压晶体管就会在芯片上占据较大的空间，其配置方法一向都成问题。
以往电源配线的迂回连接在半导体存储器的设计上也存在种种问题。即在某一时间内有较大的电流流过电源配线，因此有必要使用大容量的配线，也就需要粗的金属配线。但是半导体存储器工作时，最为耗电的部位是读出放大器的驱动电路，该读出放大器驱动电路在许多情况下是在存储单元阵列或磁心存储块的两端边缘相对地配置。因此就必须将粗金属配线迂回配置于存储单元之间，这关系到芯片面积的增大。为了解决这种问题，美国专利5231607中详细地公开了在存储单元阵列上方平行配置多条电源配线的技术，但是从电源电路到存储单元仍然需要配置粗配线群。
如上所述，现有的半导体存储器存在电源配线占有面积大、芯片面积减少得不充分的问题。
本发明的目的是消除上述缺点，提供这样一种半导体存储器，它备有示增大芯片面积就能将足够的电力供给要它的部位的电源电路和电源配线。
为了达到上述目的，本发明提供的半导体存储器的特征是备有磁心存储块、电源电路、以及电源配线群，上述磁心存储块是这样构成的，即将存储单元按行列形式配置成存储单元阵列，将读出放大器按列形式配置成读出放大器阵列，且将多个存储单元阵列和读出放大器阵列分别交替配置，将分别对应于该读出放大器阵列的多个第1读出放大器驱动电路分别配置在读出放大器阵列的端部；上述电源电路沿该磁心存储块的第1长边及第1短边配置成L形状，向多个第1读出放大器驱动电路供给电力；上述电源配线群在磁心存储块上方配置成网格状，与电源电路和多个读出放大器驱动电路连接。
由于采用本发明提供的方法，在磁心存储块上方配置成网格状且与电源电路和多个读出放大器驱动电路连接的电源配线群形成平面状配线，并能向该平面状配线下方的各部位供给充分的电力。另外，平面状配线即使其一部分配线和连接点等处继线，也能利用其它完整的配线路径、绕过缺陷部分进行供电。其结果是有助于提高合格率。另外，该平面状配线配置在磁心存储块正上方，能从其长边及短边双方由电源电路供给电力。因此不需要从电源电路至平面状配线的配线，有助于减少芯片面积。
图1是表示本发明的实施例的主要部分的半导体存储器的平面图。
图2是表示本发明的实施例的主要部分的半导体存储器的平面图。
图3是放大后更详细地表示本发明的实施例的主要部分的平面图。
图4是简要地说明本发明的作用效果的平面图。
图5是放大后更详细地表示本发明的实施例的主要部分的平面图。
图6是放大后更详细地表示本发明的实施例的主要部分的电路图。
图7是详细地表示本发明的实施例的另一主要部分的电路图。
图8是详细地表示本发明的实施例的又一主要部分的电路图。
图9是简要说明本发明的另一实施例及其作用效果的平面图。
图10是本发明实施例的半导体存储器中升压电路的电路图。
图11是图10中的升压电路的工作特性曲线图。
图12是图10中的升压电路的详细电路图。
图13是图10中的升压电路的详细电路图。
图14是图10中的升压电路的详细电路图。
图15是图12、13、14所示的电路动作说明图。
图16是表示本发明的实施例的总体结构的平面图。
图17是表示本发明实施例的外部电源电位供给线VCC的模式的平面图。
图18是表示本发明实施例的内部电源电位供给线VDD的模式的平面图。
图19是表示本发明实施例的接地电位供给线VSS的模式的平面图。
图20是表示本发明实施例的升压电位供给线VPP的模式的平面图。
图21是本发明实施例的断面图。
图中CB磁心存储块PSLC行方向电源配线PSLR列方向电源配线PSADP型沟道读出放大器驱动电路40电源电路下面对照
本发明的半导体存储器。不言而喻，本发明能用于各种半导体存储器(SRAM、EPROM、MROM等)，但由于用于DRAM时结构最好，所以下面以DRAM为例进行说明。
图1是只将本发明的DRAM的主要部分即磁心存储块CB取出以进行说明的平面图。该磁心存储块具有16M位的容量。分别具有256K位容量的64个存储单元阵列Cell中的32个配置在上半面(Cell11～Cell132)，另外32个配置在下半面(Cell21～Cell232)。66个读出放大器列S/A11～S/A233分别配置在各存储单元阵列Cell之间。每一个P沟道读出放大器驱动电路PSAD11～PSAD233对应于各个读出放大器列，该P沟道读出放大器驱动电路PSAD用于驱动读出放大器列内的P沟道读出放大器。另外，每一个N沟道读出放大器驱动电路NSAD11～NSAD233对应于各个读出放大器列，该N沟道读出放大器驱动电路NSAD用于驱动读出放大器列内的N沟道读出放大器。行译码电路RD11～RD232分别配置在各存储单元阵列Cell的靠中央部分的一端，用于驱动存储单元阵列Cell内的字线。字线驱动信号发生电路WDRV11～WDRV217及冗余熔丝RFUSE11～RFUSE216配置在各行译码电路RD之间。行控制电路RC1～RC33及中间输入输出缓冲器DB1～DB32配置在存储单元阵列Cell的上半面和下半面之间之间。列选择线CSL与配置在磁心存储块CB右端上下部位的列译码电路C/D1、C/D2连接，用于驱动读出放大电路内的列选通晶体管等，并选择一列或数列位线。
从存储单元阵列Cell内的动态存储单元读出的数据被读出放大器列S/A内的读出放大器放大后，通过读出放大器列S/A上的图中未示出的DQ线，被输送到磁心存储块CB的中央部，在这里由中间输入输出缓冲器DB再次放大，并通过将该中央部横向分成左右两部分的图中未示出的RWD线被输送到磁心存储块CB外部。
图1所示的磁心存储块正常工作时，消耗电力最大的是读出放大器驱动电路PSAD、NSAD。这是因为必须使读出放大器列内的多个读出放大电路公共连接的驱动线充放电。该充放电相当于通过读出放大器内的晶体管进行位线的充放电。因此工作时，为了供给位线充放电所需的电流，读出放大器驱动电路就需要大功率。在P沟道读出放大器驱动电路PSAD中必须用大容量配线供给电源电位VDD，在N沟道读出放大器驱动电路中必须用大容量的配线供给接地电位VSS。
向如上构成的磁心存储块CB内的各读出放大器驱动电路PSAD、NSAD供给电源电位等用的电源电路及电源配线的结构如图2所示。图中示出了供给VDD的电源配线结构。电源电路40沿磁心存储块CB的长边及短边配置而呈L状，从电源电路40的长边一侧与其连接的多条列方向的电源配线PSLR平行于列方向配置，从短边一侧与其连接的多条行方向的电源配线PSLC平行于行方向配置。该各列方向电源配线PSLR及各行方向电源配线PSLC都连接在P沟道读出放大器驱动电路PSAD上。多条列方向电源配线PSLR及多条行方向电源配线PSLC于交点CPT互相连接。
图3示出了电源电路40的放大平面图。电源电路40由多个N沟道MOS晶体管列构成。各N沟道MOS晶体管具有漏极43、源极44、读两者及栅极46正下方构成SDG区域45。从外部输入的电源电位VCC由VCC配线41供给漏极43。源极44面向磁心存储块CB连接在列方向电源配线PSLR或行方向电源配线PSLC上。栅极在连接点区域42与VPPD配线连接。该VPPD配线供给电源电路40中的输出级N沟道MOS晶体管的基准电位。该N沟道MOS晶体管相当于图10中后面所述的电源电路的输出级N沟道MOS晶体管Q66。
在图4中说明图2所示电源电路及电源配线结构的作用。沿行方向及列方向纵横配置的多条列方向电源配线PSLR及多条行方向电源配线PSLC形成平面状配线。这样，在磁心存储块CB上方呈网格状配置的连接电源电路和多个读出放大器驱动电路的电源配线群形成平面状配线，能向该平面状配线下方的各部位供给充分电力。即使平面状配线的一部分配线和连接点等处断线，也能利用其它完整的配线路经绕过缺陷部分供给电力。其结果是有助于提高合格率。该平面状配线配置在磁心存储块的正上方，从长边及短边双方由电源电路供给电力。因此不需要从电源电路到平面状配线的配线，有助于减小芯片面积。
图5示出了夹在2个读出放大器列S/A之间的存储单元阵列Cell的结构。在各读出放大电路10中形成两对位线对BLL、/BLL及BLR、/BLR分别连接的共用读出放大器结构，如图5所示，每两个读出放大器为一束，通过交错式排列，构成存储单元阵列。由晶体管及电容器构成的动态型存储单元MC连接着各位线。存储单元MC中属于同一列的存储单元连接着同一位线对，属于同一行的存储单元连接着同一字线WL。如上所述，字线WL由行译码电路RD选择驱动。行译码电路至少包括由P沟道型晶体管将字线充电到“H”(高)电平的字线驱动电路，作为其驱动源是采用上述的字线驱动信号发生电路WDRV，作为其电源是采用产生升压电位VPP的VPP发生电路即VPP激励电路。
接着，将图5中的读出放大电路10的详细结构示于图6中。位线对BL、/BL通过由信号线TL驱动的N沟道MOS晶体管Q9、Q10分别连接在左侧位线对BLL、/BLL上，通过由信号线TR驱动的N沟道MOS晶体管Q11、Q12分别连接在右侧位线对BLR、/BLR上。由N沟道MOS晶体管Q1、Q2构成的N沟道读出放大器和由P沟道MOS晶体管Q7、Q8构成的P沟道读出放大器连接在位线对BL、/BL上，N沟道读出放大器的驱动端子6通过由列选择线CSL驱动的MOS晶体管Q5连接在/DSSA上，且通过其栅极连接VCC起电阻元件作用的MOS晶体管Q6连接在/SAN上。P沟道读出放大器的驱动端子11连接在P沟道读出放大器驱动信号线SAP上。SAP由上述的P沟道型读出放大器驱动电路驱动。位线BL、/BL通过由列选择线CSL驱动的MOS晶体管Q3、Q4分别连接在数据线DQ、/DQ上，数据线DQ、/DQ上的微小电位差由上述的数据线放大电路DQB放大到逻辑振幅。由利用EQL信号线驱动的MOS晶体管Q13、Q14、Q15构成的均衡电路连接在左侧位线对BLL、/BLL上，在均衡期间将供给1/2VCC的VBL线和左侧位线对连接起来。另外，由通过EQR信号线驱动的MOS晶体管Q16、Q17、Q18构成的均衡电路连接在右侧位线对BLR、/BLR上，在均衡期间将供给1/2VCC的VBL线和右侧位线对连接起来。
接着，说明图5，图6所示的读出放大电路10的动作。假定被选择的存储单元是连接在左侧位线对上的单元。当TL变成“H”电平时，MOS晶体管Q9、Q10导通，左侧位线对和位线对连接。当TR变为“L”(低)电平时，MOS晶体管Q11、Q12被导通，右侧位线对和位线对断开。同时，EQL从“H”电平下降到“L”电平，均衡动作被解除。接着字线WL被激活，一旦选择了动态型存储单元MC，则表明位线对BL、/BL上存在微小电位差。接着，第1、第2读出放大器驱动线/SAN及/DSSA从1/2VCC(大约相当于内部电源电压的一半)下降到VSS(接地电位)。于是通过MOS晶体管Q3、Q4的动作，微小电位差被放大，从BL或/BL一侧被引向VSS一侧。这时，被选择的列选择线CSL如果上升到“H”电平，则MOS晶体管Q5导通，只有与该CSL连接的读出放大器才被有选择地以较高的速度被激活。该放大了的电位差通过列选择晶体管Q3、Q4被输送给数据线对DQ、/DQ，由数据线放大电路3等变换成逻辑振幅，作为输出数据被读出到芯片外部。另外，P沟道读出放大器也与N沟道读出放大器的动作并行动作，通过SAP从1/2VCC上升到VCC，位线对的微小电位差被放大，从BL或/BL一侧被引向VCC一侧。其结果，经过规定的时间后，左侧位线对、位线对都被放大到VCC/VSS逻辑振幅。/SAN、/DSSA同时且独立地被驱动，但由于/SAN必须同时激活1行读出放大器，所以寄生电容较大，由于只是由CSL选择的读出放大器被激活，所以/DSSA有较小的寄生电容。后面所述的读出放大器驱动线选择电路虽将读出放大器驱动线分为第1及第2驱动线，进行独立地驱动，但由于作为电阻元件的MOS晶体管Q6在每个读出放大器中都分别被连接在/SAN和读出放大器的驱动端子6之间，所以从/DSSA看不到/SAN的较大的电容。因此能高速地驱动/DSSA。
以上所示是被选择的存储单元连接在左侧位线对上的情况，而被选择的存储单元连接在右侧位线对上的情况也大致相同，所以说明从略。
图7中示出了P沟道读出放大器驱动电路PSAD的详细结构。P沟道读出放大器工作时，通过SAP向驱动端子11供给电源电位即VDD，进行读出动作。P沟道读出放大器驱动电路PSAD的驱动控制电路20由源极连接电源VDD的P沟道MOS晶体管所构成的驱动电路21、用于SAP线的均衡的N沟道MOS晶体管Q21、以及根据行地址R.Add发生选择信号的译码电路22构成。工作时通过驱动电路21进行位线的充电。该驱动电路21连接着上述的平面状配线。
图8示出了N沟道读出放大器驱动电路NSAD的详细结构。为了高速驱动读出放大器，驱动用晶体管必须具有尽可能高的驱动能力，为了在芯片上实现这一要求，就需要有较大的区域，因此将驱动用晶体管分散配置。驱动电路13被分成若干个，分别含有一对以接地电平驱动/SAN、/DSSA的N沟道MOS晶体管。各驱动用MOS晶体管通过同一控制信号线SEL驱动栅极。/SAN、/DSSA分别用MOS晶体管Q19、Q20连接在呈1/2VCC电平的端子上。控制信号SEL通过反相电路15使根据行地址R.Add发生选择信号的译码电路16反相而生成。MOS晶体管Q19、Q20用SEL和反相信号驱动。列译码电路C/D根据列地址C.Add驱动列选择线CSL。14是辅助驱动电容易于变大的/SAM用的辅助晶体管。19是包括上述各器件的驱动控制电路。这样，通过分散配置驱动用晶体管，可以达到与实际上设置驱动能力大的大尺寸MOS晶体管同样的效果。只需稍微增大芯片面积就能进行读出放大器驱动线的高速驱动。
向图8所示的N沟道读出放大器驱动电路驱动用晶体管13、14供给的接地电位由与电源电位同样纵横配置的接地配线群(与电源电位实际上同样形成平面状配线)供给。后面将说明在同一配线层配置接地用及电源用的两种配线群的方法。
通过使用图7、图8所示的读出放大器驱动电路、以及采用图2、图3所示的配线结构，能尽量避免局部电位的“反常”现象(如果是电源电位，则电位局部下降，如果是接地电位，则电位局部上升)，这不仅能防止误动作，而且还与高速化相关。
图9示出了图4所示例的变形例。它是用电源电路40将平面状配线或沿磁心存储块边缘包围起来而成的。这样一来，上面一侧的P沟道读出放大器及下面一侧的P沟道读出放大器两者都接近电源电路40，因此更有助于高速化和防止误动作。但是，在图4所示结构中，由于在磁心存储块和外部之间通过RWD线进行数据相互传输的位置L上不存在电源电路40，因此具有配线极其容易的效果。在图4的结构中更有助于芯片面积的减少。
接着参照图10～图15说明本发明的DRAM的电源系统的详细结构。
图10示出了电源系统的电路结构。即它由基准电位发生电路50、比较电路51、52、53、环形振荡电路54、55、56、驱动电路57、58、59、充电激励电路60、61、62、分压电路63、64、65、以及电源降压晶体管Q66构成。由图可知，通过N沟道MOS晶体管即电源降压晶体管Q66使从外部输入的外部电位VCC降压，产生VDD，通过充电激励电路60、61使该VDD进一步升压，产生升压电位VPP。电源降压晶体管Q66利用将VDD升压后的电位即VPPD驱动。并且，VPP由等待时专用系统和工作时专用系统这两种系统产生。这样由3个升压系统构成，分别独立地通过反馈型控制方式进行升压动作。
图11将VPP、VPP0、VDD相对于VCC的变化形态同单元电容器极板电位VPL、位线电位VBL、基板电位VBB一并示出。在从约3V到约4V之间存在电位无变化区域。
图12示出了环形振荡器54及驱动电路57的局部详细结构。环形振荡器54是将“与非”门541及偶数级的反相器542、543、544、545、546、547连接成环形。驱动电路57是将反相电路571、572、573、574、575、576、577、578、579、580、581、582、583、584串联，分别依次产生延迟信号输出即/C0、C0、/C1、C1、/C2、C2、/C3、C3、/C4、C4、/C5、C5、/C6、C6。
图13示出了驱动电路57的其余部分的详细结构。信号A1由信号C1及C4通过“与非”门585及反相器586、587、589生成。信号B1由信号C1及C6通过“与非”门590及反相器591、592、593生成。信号C11由信号C3、/C6、C2、/C0通过“与或非”门604、反相器605、606、607生成。信号C12由信号C3、/C6、C2、/C0通过“或与非”门608、反相器609、610、611、612生成。信号A2由信号C1及C4通过“或非”门594及倒相器595、596、597、598生成。信号B2由信号C1及C6从“或非”门599及反相器600、601、602、603生成。
图14示出了充电激励电路62的详细结构。该充电激励电路由电容器Q31、Q32、Q33、Q34、Q41、Q42及沟道型MOS晶体管Q35、Q36、Q37、Q38、Q39、Q40构成。
图15示出了充电激励电路的动作。充电激励电路由上下彼此对称的电路构成，但为了简单起见，只说明上半部分的动作。另外，为了简化说明，不考虑一切寄生电容，并设电容耦合比无限大。由驱动电路57来的信号C0至信号C6的波形如图15所示。在一个周期动作结束后的初始状态下，节点A及节点B的电位为VDD，节点C处的电位为2VDD。在时刻t1，如信号C1从VSS变为VDD，则通过电容器Q41的电容耦合，节点C从2VDD升压到3VDD。在时刻t2，如信号A1从VSS上升到VDD，则通过电容器Q31的电容耦合，节点A从VDD升压到2VDD。由于3VDD加在MOS晶体管Q39的栅极上，所以2VDD被输送到节点B。接着，在时刻t3，如信号B1从VSS上升到VDD，则通过电容器Q33的电容耦合，节点B从2VDD升压到3VDD。这时，MOS晶体管Q39截止。其结果是栅极上加了3VDD的MOS晶体管Q35导通，节点A的2VDD被输送到输出节点即VPP节点上。接着在时刻t4，C1再次上升，在时刻t5，A1、B1从VDD下降到VSS，在时刻t6，C1下降。在升压、输送动作结束的时刻t5前后，使C1达到VDD、使节点C达到3VDD的理由是使节点B可靠地初始化到VDD。
如上所述，从理论上讲，稳定的输出应为2VDD，但实际上由于采用非反馈控制，以及由于寄生电容的存在，VDD为3V时，与此相对应，VPPOL约为3.5V。与以往的情况相比较，这是一种效率非常高的充电激励电路。另外，VPP的产生情况也大致相同。
图16是本发明的DRAM的简略结构图。假定是总存储容量为64M位的DRAM。在半导体芯片9上配置着由4个16M位的存储单元及其附带的读出放大器、译码器等磁心部分的外围电路构成的磁心存储块CB0、CB1、CB2、CB3。图1中的磁心存储块CB与其相当。产生字线升压电位VPP的VPP发生电路即VPP激励电路分别配置在CB0和CB1之间及CB2和CB3之间。数据多路复用电路MUX及数据缓冲电路DIB分别配置在各磁心存储块CB的数据输出部。保持列冗余电路的转换数据的熔丝阵列CFUSE分别配置在磁心存储块附近，发生1/2VDD等中间电位的基准电位用的基准电位发生电路VREF配置在CB0和CB1之间，电源接通后进行芯片内部的初始化时发生初始化信号的通电复位电路PWRON配置在CB2和CB3之间。基片电位发生电路SSB、数据输入输出缓冲器及衰减器、根据数据输出幅值选择衰减器的IO数据多路复用电路XIMUX按顺序配置在CB0和CB2之间，自刷新控制电路、地址缓冲器、行系统控制电路RAS series、以及数据控制电路DC按顺序配置在CB1和CB3之间。另外，列部分译码电路CPD、地址转移检测电路ATD、行部分译码电路RPD、列地址开关电路ASD分别配置在芯片9的中心部位。
图17～20是表示本实施例中的电源线VCC、接地线VSS、内部电源线VDD、以及内部升压电源线VPP等各自的同线平面图。
图17中有25U等的配线是以μm为单位表示的配线宽度。用实线表示的部分是第2层使用金属配线的部分，其它部分是第1层使用金属配线的部分。VDD Tr是由从外部输入的电源VCC生成内部电源电压VDD用的晶体管，在存储块间区域配置4个，沿各磁心存储块的两边分别呈L形配置。在本发明的主要部分也有这种晶体管。有VPLA的地方是VPP升压电路的充电激励电路。
如图18，图19所示，接地线VSS及内部电源线VDD呈网格状配置在磁心存储块上方，向各磁心存储块内的读出放大器驱动电路、译码电路等供电。又如图20所示，内部升压电源线VPP迂回连接于磁心存储块的外围部分，以便避开衰减器列两侧的总线，并连接在稳定化电容元件即VPP Cap上。该稳定化电容元件中有几个分别配置在磁心存储块1、2之间及磁心存储块3、4之间。
利用上述结构，可以对大容量的DRAM采用最好的电源线、信号线等的配线方法，由于高速化、芯片面积减小、噪声减小而能达到高可靠性，特别适用于低电源电压马区动的DRAM。
图21示出了本发明的半导体存储器的配线区域的断面图。在硅基片70上形成约300nm的由氧化膜构成的元件隔离用绝缘膜71，在该绝缘膜上形成第1层多晶硅配线72。多晶硅配线72由掺入了N型杂质的150nm的多晶硅层和规定厚度的氮化物膜层的叠层膜构成。在多晶硅配线72上通过与氮化物膜层合计厚度为350nm的BPSG层形成第2层多晶硅配线73。多晶硅配线73由200nm的硅化钨构成。在多晶硅配线73上通过至少为300nm的TEOS氧化膜形成第1层金属配线层即铝配线层74。厚度为400nm。在铝配线层74上通过1000nm的TEOS氧化膜形成第2层金属配线层即厚度为800nm的铝配线层75。如图5所示，假定第2层金属配线层与第1层金属配线层的线宽相等，每单位长度的阻值非常小。利用图3、图4所示的配线结构，总线的主要部分及电源线的主要部分基本上能使用第2层电阻小的配线层，它非常适合于高速DRAM。这里，第1层金属配线层74构成CSL配线、行方向的电源配线PSLC、以及行方向的接地电源配线，第2层金属配线75构成字线的低电阻化用的旁路线、列方向的电源线PSLR、以及列方向的电源地线。这样，可由两层金属配线层分别形成网格状电源配线群、接地配线群、CSL配线群、以及字线旁路配线群共四种配线。特别是前两者利用第1、2层金属配线，能够成平面状配线。它们能使电源配线穿过CSL配线或字线旁路配线等的间隙配置，并在第1、2层配线的交点取作连接点。
以上详细说明了将本发明用于64M位DRAM时的实施例，但本发明不限于上述结构，只要不脱离本发明的主旨，是可以进行各种变更的，这是不言而喻的。
另外，与本申请的权利要求中的各主要构成部件一并记载的附图中的参照符号是为了容易理解本发明用的，并非用来将本申请的发明技术范围限定在附图所示的实施例而记载的。
本发明的效果是能向磁心存储块内的各部位充分供电、提高合格率、有助于减小芯片面积。
权利要求
1.一种半导体存储器，其特征在于备有磁心存储块(CB)、电源电路(40)及电源配线群(PSLC、PSLR)，上述磁心存储块是这样构成的，即将存储单元按行列形式配置成存储单元阵列，将读出放大器按列形式配置成读出放大器阵列，且将多个存储单元阵列和读出放大器阵列分别交替配置，将分别对应于该读出放大器阵列的多个第1读出放大器驱动电路分别配置在读出放大器阵列的端部；上述电源电路沿该磁心存储块的第1长边及第1短边配置成L形状，向上述多个第1读出放大器驱动电路供电；上述电源配线群在上述磁心存储块上方配置成网格状，与上述电源电路和上述多个读出放大器驱动电路连接。
2.根据权利要求1所述的半导体存储器，其特征在于上述电源配线群由沿行方向配置的多个第1电源配线群(PSLC)和沿列方向配置的第2电源配线群(PSLR)构成，上术第1电源配线群和上述第2电源配线群互相交叉、在各交叉位置互相连接。
3.根据权利要求1所述的半导体存储器，其特征在于上述电源电路还沿着与上述第1长边的相对的第2长边及与上述第1短边相对的第2短边配置，包围着上述磁心存储块。
4.根据权利要求1所述的半导体存储器，其特征在于上述多个第1读出放大器驱动电路沿上述磁心存储块的第1及第2长边配置成列状。
5.根据权利要求2所述的半导体存储器，其特征在于上述磁心存储块包括译码电路及平行于与译码电路连接的上述第2电源配线群配置的多条选择线，上述第2电源配线群与上述多条选择线在同一配线层中形成。
6.根据权利要求1所述的半导体存储器，其特征在于上述磁心存储块包括分别与上述读出放大器阵列对应配置在该读出放大器阵列端部的多个第2读出放大器驱动电路，在上述磁心存储块上方还备有呈网格状配置的与上述多个第2读出放大器驱动电路连接的接地配线群。
7.根据权利要求1所述的半导体存储器，其特征在于上述电源电路备有其一端连接从外部输入的电源端子、另一端连接上述电源配线群、其控制电极由基准电位控制的MOS晶体管。
8.根据权利要求7所述的半导体存储器，其特征在于上述基准电位由将从上述MOS晶体管的上述另一端获得的电源电位用作电源之一的基准电位发生电路生成。
9.根据权利要求8所述的半导体存储器，其特征在于上述基准电位发生电路将上述渐减电位升压后获得上述基准电位。
10.根据权利要求1至9中任何一项所述的半导体存储器，其特征在于上述电源电路除向上述第1读出放大器驱动电路供电处，还向其它外围电路供电。
全文摘要
本发明的半导体存储器备有将多个存储单元阵列和读出放大器阵列分别交替配置且将多个读出放大器驱动电路配置在该读出放大器阵列端部构成的磁心存储块CB、沿该磁心存储块的长边及短边呈L形配置的电源电路40、以及呈网格状配置在磁心存储块上方且与电源电路和多个读出放大器驱动电路连接的电源配线群PSLC、PSLR。采用本发明能提供一种不增大芯片面积就能向读出放大器驱动电路等需要电力的部位供给充分电力的半导体存储器。
文档编号G11C11/401GK1134023SQ9610043
公开日1996年10月23日 申请日期1996年1月16日 优先权日1995年1月17日
发明者竹中博幸 申请人:株式会社东芝