专利名称：半导体存储器的制作方法
技术领域：
本发明涉及一种对半导体存储器的器件测试有效的技术。
过去，对于动态随机存取存储器(DRAM)等的半导体存储器的测试和不良位的分析所使用的方法是，将作为测试对象的半导体存储器的各输入输出引出脚与存储器测试器连接，再以存储器单元为单位进行数据的写入和读出。
近年来，伴随半导体技术的提高而引起的半导体存储器的大容量化，增加了器件测试所需要的成本。为了削减该测试成本，一般在半导体存储器的内部存在平常工作时不使用的测试专用电路。
此外，在DRAM等的市场上迫切要求多位化，最近所谓×8、×16的多位产品已成为主流产品。若伴随这样的多位化而使器件的引出脚数增加，则对测试器也要求增加引出脚数，因此，在测试器的引出脚数是一定的情况下，伴随着多位化的器件引出脚数的增加，单位时间可以测试的器件的个数减少，测试成本增加。对此，提出了一种内部存在测试专用电路的存储器，该存储器如果是将4个输入输出引出脚压缩成1个输入输出引出脚的×16的产品的话、则在外观上具有与×4产品一样的引出脚数。这样一来，若具有将4个输入输出引出脚压缩成1个输入输出引出脚的测试专用电路，则可以使单位时间可测定的器件的个数增加4倍，可以大幅度地削减测试成本。
在上述半导体存储器中，为了最紧密地充填存储器单元以使芯片面积减小，从外部供给的地址逻辑值和数据逻辑值与芯片内部的比特的物理位置和在此记录的数据在顺序上不对应。但是，在实际测试时，一般都想指定写入存储器单元的物理地址，为了弥补该逻辑值和物理值的不同，通常进行地址加密(scramble)和数据加密处理。通常，在存储器测试器中装有用于进行地址加密和数据加密处理的软件。存储器测试器使用该软件对该芯片进行必要的加密处理，向器件提供加密处理后的信号，进行器件的物理测试及分析。
但是，在具有象上述那样将4个输入输出引出脚压缩成1个输入输出引出脚的测试专用电路的半导体存储器中，如果4个输入输出引出脚应该处理的数据加密逻辑不同，即使想要通过软件并加上数据加密从与外部连接的测试器来进行测试，也存在对所要的物理地址不能进行数据的写入和读出的问题。
本发明的目的在于提供一种象上述那样内部装有将多个输入输出引出脚压缩成1个输入输出引出脚的电路的半导体存储器，该装置可更好地执行数据加密处理。
本发明的半导体存储器是一种在与指定的逻辑地址对应的存储器单元的物理地址上进行数据的写入和读出的半导体存储器，其特征在于，内部装有设定测试模式的模式设定装置；在模式设定时、将向规定个数的输入输出引出脚中的1个引出脚输入的数据输入到上述规定个数的输入输出引出脚中的其余引出脚的数据输入控制电路；输入数据加密电路，相对于各输入输出引出脚具有使从数据输入控制电路输入的数据信号的值有选择地反转的电路，以便在测试模式设定时使被指定的逻辑地址的配置顺序与存储器单元的物理地址的配置顺序相等；输出数据用的加密电路，相对于各输入输出引出脚具有使从存储器单元读出的数据信号的值有选择地反转的电路，以便在测试模式设定时使被指定的逻辑地址的配置顺序与存储器单元的物理地址的配置顺序相等；数据输出控制电路，在测试模式设定时，根据从输出数据用的加密电路向规定个数的输入输出引出脚输出的数据判定数据的读出错误，将该判定结果输出到上述规定个数的输入输出引出脚中的1个引出脚上。
本发明的半导体存储器是一种在与指定的逻辑地址对应的存储器单元的物理地址上进行数据的写入和读出的半导体存储器，其特征在于，内部装有设定测试模式的模式设定装置；在模式设定时、将向规定个数的输入输出引出脚中的1个引出脚输入的数据输入到上述规定个数的输入输出引出脚中的其余引出脚的数据输入控制电路；输入数据用的加密电路相对于各输入输出引出脚具有使从数据输入控制电路输入的数据信号的值有选择地反转的电路，以便在测试模式设定时使被指定的逻辑地址的配置顺序与存储器单元的物理地址的配置顺序相等；输出数据用的加密电路，包括相对于各输入输出引出脚的、使从数据输入控制电路输入的数据信号的值有选择地反转的电路，以便在测试模式设定时使被指定的逻辑地址的配置顺序与存储器单元的物理地址的配置顺序相等；根据从存储器单元读出到规定个数的输入输出引出脚的数据来判定数据的读出错误，并将其判定结果输出到上述规定个数的输入输出引出脚中的1个引出脚上的电路部；和在不设定测试模式时将从存储器单元读出的数据直接输出到各输入输出引出脚的电路部。
图1是表示本发明的实施例1的半导体存储器的DRAM的结构的图。
图2是表示数据输入控制电路的结构的图。
图3是表示输入数据用的加密电路的结构的图。
图4的(a)～(c)是表示写入存储器单元阵列的数据的图形的图。
图5是表示输入数据加密逻辑电路的一个例子的图。
图6是表示输出数据加密电路的结构的图。
图7是表示本发明的实施例2的半导体存储器的DRAM的结构的图。
图8是表示输入输出数据用的加密电路的结构的图。
图9是表示本发明的实施例3的半导体存储器的DRAM的结构的图。
图10是表示输出数据用的加密电路的结构的图。
本发明的半导体存储器是将多个输入输出引出脚压缩成1个输入输出引出脚的半导体存储器，因内部具有测试用的加密电路，故不经过测试一侧的软件处理也可以执行加密处理。进而，上述加密电路具有对各个输入输出引出脚的数据单独执行适当的加密处理的电路。由此，即使在压缩输入输出引出脚时，也可以将规定的测试图形写入存储器单元。以下就具备上述特征的半导存储器的实施例1～3进行说明。
(1)实施例1图1是表示本发明的实施例1的半导体存储器的DRAM的结构的逻辑图。时钟发生·控制电路1产生接受从外部输入的控制信号/RAS和/CAS进行内部工作所必要的时钟和控制信号。附在RAS之前的“/”表示RAS的反转信号。其它的信号也一样。
地址缓冲器2暂时存储从地址输入输出引出脚A0～An输入的地址数据。
行地址译码器3将地址缓冲器2给出的地址信号译码成内部地址，激活存储器单元阵列5内包含的特定的字线。
列地址译码器4将地址缓冲器2给出的地址信号译码成内部地址，提供用于从与激活的字线连接的存储器单元中取出特定的数据的信号。
读出放大器13将从存储器单元阵列5中读出的信号或从外部写入的数据信号放大。
测试模式入口判定电路12平常向时钟发生·控制电路1输出“L”信号，而根据从外部来的特定地址信号的输入向时钟发生·控制电路1输出“H”信号，设定器件的测试模式。
时钟发生·控制电路1根据测试模式入口电路12来的“H”信号的输入、把“H”的驱动信号TE输出到行地址译码器3、列地址译码器4、数据输入控制电路8和数据输出控制电路10上，切换这些电路的模式。此外，对输入数据用的加密电路9和输出数据用的加密电路11输出选择加密数据的种类(写入存储器单元的数据的图形)的控制信号ZDTSCR1～3。
数据输入缓冲器6暂时存储从数据输入输出引出脚DQ1～DQn输入的数据。
数据输入控制电路8平常将输入的数据信号WDFn直接作为数据信号WDn输出，在测试模式设定时，将4个输入输出引出脚压缩成1个输入输出引出脚，例如，把数据输入输出引出脚DQ1输入的数据信号WDF1作为数据信号WD1～WD4输出。
输入数据用的加密电路9平常将输入的数据信号WDn直接作为数据信号WDGn输出，在测试模式设定时，对从各引出脚输入的数据进行适当的加密处理之后，将其作为数据信号WDGn输出。该加密处理把从各引出脚输入的数据的值有选择地反转后进行，使存储器单元5的逻辑地址的配置顺序和物理地址的配置顺序一致。通过该加密处理，在存储器单元阵列5中按规定的图形写入“H”或“L”。
输出数据用的加密电路11平常将从存储器单元阵列5读出的数据信号RDFn直接作为数据信号RDn输出，在测试模式设定时，把在加密处理后的状态下读出的数据信号RDFn译码并作为数据信号Rdn输出。
数据输出控制电路10平常将输入的数据信号RDn直接作为数据信号RDGn输出，在测试模式设定时，对每4个数据信号RD1～RD4检查存储器单元的异常，将其判定结果作为数据信号RDG1输出。
数据输出缓冲器7最后将数据输出到数据输入输出引出脚DQ1～DQn。
图2是表示数据输入控制电路8的结构的图。在本电路中，输入从数据输入缓冲器6输入的4个端子的数据信号WDF1～WDF4，同时，输入时钟发生·控制电路1来的驱动信号TE。数据输入控制电路8在时钟发生·控制电路1所输入的驱动信号TE为“H”时，将4个输入输出引出脚压缩成1个输入输出引出脚。由此，将进行存储器测试时所用的引出脚数减少到1/4，用存储器测试器同时可测试的器件数增加4倍。
该数据输入控制电路8具有4个输入数据转换电路20、24、25、26。各输入数据转换电路20、24、25、26的结构相同，分别输入驱动信号TE和用反相器27产生的驱动信号的反相信号ZTE。在各输入数据转换电路20、24、25、26的所有的输入端子WDFn上输入数据信号WDF1，在各输入数据转换电路20、24、25、26的输入端子TWDFn上分别输入数据信号WDF1、WDF2、WDF3、WDF4。
继续在参照图2的同时，以输入数据转换电路20为例说明其结构及工作。本电路20由2个clocked CMOS21、22及1个反相器23构成。当驱动信号TE为“H”、信号ZTE为“L”时，即测试模式设定时，clockedCMOS22被启动、输入到输入端子TWDFn的数据信号WDF1从输出端子WDn输出。另一方面，当驱动信号TE为“L”、信号ZTE为“H”时，即不是测试模式设定时，clocked CMOS21被启动、输入到输入端子WDFn的数据信号WDF1从输出端子WDn输出。
输入数据转换电路24在“L”的驱动信号TE输入时输出信号WDF2，在“H”的驱动信号TE输入时输出信号WDF1。输入数据转换电路25在“L”的驱动信号TE输入时输出信号WDF3，在“H”的驱动信号TE输入时输出信号WDF1。输入数据转换电路26在“L”的驱动信号TE输入时输出信号WDF4，在“H”的驱动信号TE输入时输出信号WDF1。
通过采用上述结构，在通常状态(驱动信号TE＝“L”)下，从4个输入输出引出脚输入的数据信号WDF1～WDF4直接作为WD1～WD4向次级的输入数据用的加密电路9输出。在测试模式设定时(驱动信号TE＝“H”)，对1个输入输出引出脚输入的数据信号WDF1作为WD1～WD4向次级的输入数据用的加密电路9输出，实现了4个输入输出引出脚压缩为1个输入输出引出脚。
图3是表示输入数据用的加密电路9的结构的图。输入数据用的加密电路9对输入数据信号WD1～WD4进行加密处理，按照规定的图形(方格图形、线条图形、单一图形)向存储器阵列5写入“H”或“L”。在测试模式设定时，输入数据信号WD1～WD4全部是数据信号RDF1。此外，在测试模式设定时，数据信号WDF1固定在“H”或“L”的任一个值上。输入数据用的加密电路9由4个输入数据加密逻辑部50、80、85、90和同样构成的4个数据加密控制部60、81、86、91构成。输入数据加密逻辑部50、80、85、90根据输入的X地址和Y地址输出3种加密数据。该加密数据是有选择地使输入数据信号WD1～WD4的数据值反转、以使存储器单元阵列5中的逻辑地址的配置顺序与物理地址的配置顺序一致。数据加密控制部60、81、86、91根据从输入数据逻辑部50、80、85、90输出的3种加密数据，把通过从时钟发生·控制电路1输入的控制信号ZDTSCR1～3中的1个设为“H”的控制信号来特别指定的加密数据输出至EXOR门70、82、87、92的1个输入端子上。将数据信号WD1～WD2输入到各个EXOR门70、82、87、92的剩下的输入端。在该EXOR门70、82、87、92中执行输入数据信号WD1～WD4的加密处理。即，若从数据加密控制部输出的加密数据是“H”时，各EXOR门将把数据信号WDn反转的数据作为数据信号WDGn输出，若是“L”时，则把数据信号WDn直接作为WDGn输出。
继续参照图3说明输入数据加密逻辑部50的结构。该逻辑部50由3个逻辑电路51、52、53构成。逻辑电路51根据输入的X地址和Y地址输出加密数据，该加密数据是按照图4的(a)所示的方格图形向存储器单元阵列5交替写入“H”和“L”的数据。逻辑电路52根据输入的X地址和Y地址输出加密数据，该加密数据是按照图4的(b)所示的线条图形向存储器单元阵列5写入“H”和“L”的数据。逻辑电路53根据输入的X地址和Y地址输出加密数据，该加密数据是如图4的(C)所示的那样向存储器单元阵列5只写入“H”和“L”中的任何一个的数据。输入数据加密逻辑电路的结构由各器件，而且由各输入输出引出脚的逻辑地址和物理地址的关系来特别指定。所以，对各逻辑部准备了合适的输入数据加密逻辑电路。由此，进行对应于4个输入输出引出脚的恰当的加密处理。
图5是表示输入数据逻辑电路51的结构的图。本电路中，在EXOR门55中求出向电路输入的X地址的最低位X0的值和Y地址最低位Y0的值的“异或”，进而，在EXOR门56中求出上述EXOR门55的输出和X地址低1位X1的值的“异或”，并将该“异或”值作为加密数据输出，来控制是否向与输入的逻辑地址的值对应的物理地址写入数据。
这里，再参照图3说明数据加密控制部60的结构。数据加密控制部60具有3个clocked CMOS61、62、63。clocked CMOS61、62、63由时钟发生·控制电路1输出的ZDTSCR1～3控制。时钟发生·控制电路1在使用输入数据加密逻辑电路51时，输出“L”的控制信号ZDTSCR1和“H”的控制信号ZDTSCR2、3。这时，clocked CMOS61启动，将输入数据加密逻辑电路51中生成的加密数据(按方格图形写入“H”及“L”的数据)输出到EXOR门70的输入端子。
当使用输入数据加密逻辑电路52时，输出“L”的控制信号ZDTSCR2和“H”的控制信号ZDTSCR1、3。这时，clocked CMOS62启动，将输入数据加密逻辑电路52中生成的加密数据(按线条图形写入“H”及“L”的数据)输出到EXOR门70的输入端子。
当使用输入数据加密逻辑电路53时，输出“L”的控制信号ZDTSCR3和“H”的控制信号ZDTSCR1、2。这时，clocked CMOS63启动，将输入数据加密逻辑电路53中生成的加密数据(按单一图形只写入“H”及“L”中的任一个的数据)输出到EXOR门70的输入端子。
若从数据加密控制部60输出的加密数据是“H”，则EXOR70将把数据信号WD1反转的数据作为数据信号WDG1输出，若是“L”时，则把数据信号WD1直接作为WDG1输出。
这里，当控制信号ZDTSCR1～3全部是“H”时，即，不是测试模式设定时，“H”信号通过3输入端的AND门(图中用3输入端的NAND门67+反相器68来表示)向N沟道场效应管69的栅极输入。由此，该N沟道场效应管69导通，数据加密控制部60的输出固定在“L”，输入EXOR门70的信号WD1直接作为信号WDG1输出。
输出数据用的加密电路11与图3所示的输入数据用的加密电路的结构相同。在图3中，输出数据用的加密电路11中的输入输出数据用括弧书写表示。即，在EXOR门70、82、87、92中，取代数据信号WD1～WD4而输入数据信号RDF1～RDF4，从各EXOR门取代数据信号WDG1～WDG4而输出数据信号RD1～RD4。
象本实施例的存储器那样，在将4个输入输出引出脚压缩成1个输入输出引出脚后进行测试时，对从存储器单元5读出的4个数据进行比较判定，必须将其判定结果输出给1个输入输出引出脚。在测试模式设定时，在向存储器单元5写入和读出数据正常地进行的情况下，输入到数据输出控制电路10的数据信号RD1～RD4成为“H”或“L”。在测试模式设定时，数据输出控制电路10将4个数据信号RD1～RD4进行比较，对向存储器单元的数据的写入和读出是否异常进行调查，将其判定结果作为数据信号RDG1输出。另一方面，在不是测试模式设定时，输出数据用的加密电路11输出的数据信号RD1～RD4直接作为数据信号RDG1～RDG4输出给数据输出缓冲器7。
下面，说明数据输出控制电路10的结构及工作。图6是表示输出控制电路10的结构的图。从数据比较器191来的判定结果信号TRDn输入到输出数据转换电路150，数据比较器191由驱动信号TE、经反相器190反相的驱动信号TE的反转信号ZTE、读出的数据信号RD1和EXNOR门构成。2个clocked CMOS151、152由驱动信号TE和反转信号ZTE驱动。当驱动信号TE是“H”、即测试模式设定时，clocked CMOS152启动，把从数据比较器191输出的判别结果信号作为数据信号RDG1输出。数据比较器191由4个输入端的EXNOR构成，在输入的数据信号RD1～RD4的值是“H”和“L”中的任何一个时，输出“H”的数据信号TRDn。数据信号TRDn经反相器153反相后作为表示判别结果的数据信号RDG1输出。
另一方面，当驱动信号是“L”、即不是测试模式设定时，clockedCMOS151启动，把数据信号RD1直接作为数据信号RDG1输出。从clockedCMOS 151及152输出的信号经反相器再次反转，所以，结果是输出与输入信号相同的信号。
驱动信号TE、经反相器190反相的驱动信号TE的反转信号ZTE和读出的数据信号RD2输入到输出数据转换电路160。输出数据转换电路160由1个clocked CMOS161和反相器162构成。当驱动信号TE是“H”、即测试模式设定时，clocked CMOS161被禁止，不进行数据的传送。当驱动信号TE是“L”、即不是测试模式设定时，clocked CMOS161启动，数据信号RD2直接作为数据信号RDG2输出。
输出数据转换电路170在测试模式设定时不进行数据的的传送输出，在不是测试模式设定时把数据信号RD3直接作为数据信号RDG3输出。输出数据转换电路180在测试模式设定时不进行数据的传送输出，在不是测试模式设定时把数据信号RD4直接作为数据信号RDG4输出。再有，输出数据转换电路170、180和输出数据转换电路160的结构相同，这里省略重复的说明。
(2)实施例2图7是表示本发明的实施例2的半导体存储器的DRAM的结构的框图。对与图1所示的DRAM相同的构成部分添加相同的参照序号。在图1所示的DRAM中，分别设有输入数据用、输出数据用的加密电路10、11。如已经用图3所说明过的那样，加密电路本身的结构对输入用和输出用来说没有什么不同的部分。在本实施例的DRAM中，具有输入输出数据用的加密电路100，将图3所示的输入数据用的加密电路10内的加密逻辑部和加密控制部用于输入数据加密电路9和输出数据加密电路11。
图8是表示输入输出数据用的加密电路100的结构的图。加密逻辑部101、105、109、113与刚才用图3说明过加密逻辑部50的结构相同。加密控制部102、106、110、114与刚才用图3说明过的数据加密控制部60的结构相同。本电路的特征是，除了具有将输入数据信号WD1～WD4输入的EXOR门103、107、111、115之外，还具有将输出数据信号RDF1～RDF4输入的EXOR门104、108、112、116。在各EXOR门的其余端子上输入从加密控制部102、106、110、114输出的加密数据。通过采用这样的结构，可以使电路结构简单、削减芯片面积。再有，电路的结构及工作与刚才用图3说明过的输入数据用的加密电路10和输出数据用的加密电路11相同，故在此省略重复的说明。
(3)实施例3在通常使用时，很重视半导体存储器读写数据所要的时间(存取时间)。特别希望读出数据的速度高。上述实施例1和2所公开的DRAM的结构是，即使在不设定测试模式时读出和写入数据也通过加密电路。如图3和图8所示，在加密电路内读出和写入数据要通过延迟时间较长的EXOR门，因为这一原因而使存取时间变长。
图9是表示本发明的实施例3的半导体存储器的DRAM的结构的图。本DRAM的结构特征是，具有以降低数据读出时的存取时间为目的而构成的输出数据用的加密电路200。再有，对与图1所示的DRAM的结构相同的构成部分附加相同的参照序号。
图10是表示输出数据用的加密电路200的结构的图，输出数据用的加密电路200不采用象上述实施例1和2所示的输出数据加密电路11及输入输出数据加密电路100那样、把从存储器单元5读出的输出数据RDF1～RDF4输入到EXOR门之后再进行加密数据的译码的结构，而是采用把读出的数据信号RDF1～RDF4直接输入到数据转换电路210、220、230、240的结构。因此，加密译码用的EXOR门的延迟没有了，可以缩短通常使用时的存取时间。再有，数据转换电路210、220、230与图6的电路160、170、180的结构相同，数据转换电路240与图6的电路150的结构相同。
另一方面，测试模式设定时的数据比较电路象以下那样来构成。图中的加密电路260、270、280、290，其中包含有与图3所示的加密逻辑部50和数据加密控制部60相同结构的电路，其输出与来自加密控制部的输出相同。此外，该加密电路260、270、280、290也可以如图8所示与输入数据用的加密电路共用。
如用图3所说明的那样，进行加密处理时，若从加密电路输出的加密数据是“H”，则把输入的数据信号反相输出，若是“L”则直接输出。在将4个输入输出引出脚压缩成1个时，若从存储器单元正确地读出了数据，则在RDF1～RDF4读出的数据内、经加密处理反转后写入存储器单元5的数据的个数与从4个加密电路输出的加密数据的“H”信号的个数一致。因此，将数据信号RDF1～RDF4输入到EXNOR门251来输出对应于经加密处理反转了的数据的个数的信号，同时把从4个加密电路260、270、280、290输出的加密数据输入到EXNOR门252，使对应于该EXNOR门252输出信号中的“H”信号的个数的信号输出。而且，将从EXNOR门251和252输出的2个信号输入到EXNOR门253中进行比较，看两者的个数是否一致。从EXNOR门253输出的判别结果输入到输出数据转换电路240的输入端子TRDn。输出数据转换电路240在驱动信号TE是“H”时、即测试模式设定时，将把输入该输入端子TRDn的数据反转了的数据作为数据信号RDG1输出。通过采用这样的结构来执行测试模式设定时数据的适当的判别，同时，可以防止测试模式不设定时读出数据速度的降低。
在本发明的半导体存储器中，即使在把多个输入输出引出脚压缩成1个输入输出引出脚的情况下，因具有对各输入输出引出脚进行加密处理的电路，故可以执行加密处理，在不依赖测试器的情况下根据各输入输出引出脚逻辑地址的配置顺序和物理地址的配置顺序的关系把“H”及“L”按规定的图形写入存储器单元，能够进行恰当的器件测试。
在本发明的半导体存储器中，通过采用在通常的数据读出、即测试模式不设定时不通过加密电路的结构，可以防止因加密电路引起的数据读出速度的降低。
权利要求
1.一种在与指定的逻辑地址对应的存储器单元的物理地址上进行数据的写入和读出的半导体存储器，其特征在于，内部装有设定测试模式的模式设定装置；数据输入控制电路，在模式设定时、将向规定个数的输入输出引出脚中的1个引出脚输入的数据输入到上述规定个数的输入输出引出脚中的其余引出脚；输入数据加密电路，相对于各输入输出引出脚具有使从数据输入控制电路输入的数据信号的值有选择地反转的电路，以便在测试模式设定时使被指定的逻辑地址的配置顺序与存储器单元的物理地址的配置顺序相等；输出数据用的加密电路，相对于各输入输出引出脚具有使从存储器单元读出的数据信号的值有选择地反转的电路，以便在测试模式设定时使被指定的逻辑地址的配置顺序与存储器单元的物理地址的配置顺序相等；数据输出控制电路，在测试模式设定时，根据从输出数据用的加密电路向规定个数的输入输出引出脚输出的数据来判定数据的读出错误，将其判定结果输出到上述规定个数的输入输出引出脚中的1个引出脚上。
2.一种在与指定的逻辑地址对应的存储器单元的物理地址上进行数据的写入和读出的半导体存储器，其特征在于，内部装有设定测试模式的模式设定装置；数据输入控制电路，在模式设定时、将向规定个数的输入输出引出脚中的1个引出脚输入的数据输入到上述规定个数的输入输出引出脚中的其余引出脚；输入数据用的加密电路，相对于各输入输出引出脚具有使从数据输入控制电路输入的数据信号的值有选择地反转的电路、以便在测试模式设定时使被指定的逻辑地址的配置顺序与存储器单元的物理地址的配置顺序相等；输出数据用的加密电路，包括相对于各输入输出引出脚的、使从数据输入控制电路输入的数据信号的值有选择地反转的电路，以便在测试模式设定时使被指定的逻辑地址的配置顺序与存储器单元的物理地址的配置顺序相等；根据从存储器单元读出到规定个数的输入输出引出脚的数据来判定数据的读出错误，并将该判定结果输出到上述规定个数的输入输出引出脚中的1个引出脚上的电路部；和在不设定测试模式时将从存储器单元读出的数据直接输出到各输入输出引出脚的电路部。
全文摘要
提供一种半导体存储器,具有在将多个输入输出引出脚压缩成1个输入输出引出脚的同时执行恰当的加密处理的电路。本发明的半导体存储器内部装有:设定测试模式的模式设定装置;数据输入控制电路;输入数据用的加密电路;输出数据用的加密电路;以及数据输出控制电路。
文档编号G11C29/12GK1190240SQ9711841
公开日1998年8月12日 申请日期1997年9月4日 优先权日1997年2月4日
发明者有木卓弥 申请人:三菱电机株式会社